JPH04109496A

JPH04109496A - 半導体記憶装置

Info

Publication number: JPH04109496A
Application number: JP2231965A
Authority: JP
Inventors: Minoru Okawa; 大川　実; Kazuo Kobayashi; 和男小林; Makoto Yamamoto; 誠山本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-29
Filing date: 1990-08-29
Publication date: 1992-04-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、例えばフラッシュＥＥＰＲＯＭ等の電気的
に書き込み可能なメモリセルを備えた半導体記憶装置に
関する。

〔従来の技術〕

第３図はＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｒＳｏｌｉｄ−
８ｔａｔｅ　Ｃ１ｒｃｕｊｔｓ、　Ｖｏｌ、２３．Ｎｏ
、５．０ｃｔｏｂｅｒ↑９８８．ｐｐ、Ｌ１５７−１．
１．６３に開示された従来のフラッシュＥＥＰＲＯＭの
基本構成を示すブロック図である。同図において、１は
メモリセルアレイであり、フローテイングゲートを有す
るメモリトランジスタからなるメモリセル（図示せず）
がマトリクス状に配置され、行中位にワード線（図示せ
ず）、列単位にビット線（図示せず゛）に接続されてい
る。ワード線の選択はロウデコーダ２、ビット線の選択
はコラムデコーダ３により行われる。ロウデコーダ２は
、活性状態時に、アドレスレジスタ４から取込んだ行ア
ドレスに基づき、選択的にワード線を活性化する。

一方、非活性状態時には全ワード線をフローティングに
する。また、コラムデコーダ３は、活性状態時にアドレ
スレジスタ４から取込んだ列アドレスに基づき、Ｙケー
ト５を選択的にオンさせ書き込み回路６あるいはセンス
アンプ８とビット線の一端とを選択的に接続する。ソー
ス線スイッチ９はコラムデコーダコ３の指示に従い図示
しないソース線の電位設定を行う。

アドレスレジスタ４は入力信号バッファ１］を介して得
られる制御信号に基づき、外部アドレス信号ＡＯ〜Ａ１
４を取込み、行アドレス及び列アドレスをそれぞれロウ
デコーダ２及びコラムデコダ３に出力する。センスアン
プ８は活性状態時に、Ｙケート５を介して得られたメモ
リセルアレイ］中のメモリセル（メモリトランジスタ）
のｄ己憶データを検出してそのセンス出力を人出力ハッ
ファ］０に与えている。

人出力バッファ］０は、入力信号バッファ１１を介して
得られる制御信号に基つき、外部より得られる１ハイド
の入（出）カデータｌ１００〜■１０７を書き込みデー
タとして書き込み回路６に与えたり、センスアンプ８か
ら読出したデータを］ハイドの（入）出力データｌ１０
０−１１０７として外部に出力したり、入（出）カデー
タｌ１０Ｏ〜ｌ１０７をコマンドレジスタ１２に出力し
たりしている。

このコマンドレジスタ〕２にラッチされたラッチデータ
はコマンドデコーダ１３で解析される。

コマンドデコーダ１Ｂは高電圧源■ＰＰに接続され、こ
の高電圧源ＶＰＰの電位か１２Ｖ程度の高電圧Ｖ　　に
なると活性状態となり、コマンドデータＰ１１夕］２にラッチされたコマンドデータに基づき、ソース
線スイッチ９、ヘリファイ電圧発生回路１４及びブロク
ラノ、電圧発生回路］５を制御する。

ハ、リファイ電圧制御回路］４及びブロクラム電圧発生
回路］５はコマンドデコーダ１３の指示に従い、後述す
るヘリファイ電圧及びブロクラム電圧を発生する。

上記すべての構成部１〜１５には電源■。０及び接地電
位■ｓｓか与えられ、また、ソース線スイッチ９、ヘリ
ファイ電圧制御回路１４及びプロクラム電圧発生回路１
５には高電圧源■ＰＰか接続される。

第４図は第３図で示したフラッシュＥＥＰＲＯＭのメモ
リセルアレイ１周辺を示す回路構成図である。同図に示
すように、メモリセルアレイ１中にマトリクス状に配置
されたメモリトランジスタ３０（図中９個（３Ｘ３）表
示）のドレインは列単位に共通にビット線ＢＬ］〜ＢＬ
３に、コントロールゲートは行単位で共通にワード線Ｗ
ＬＩ〜ＷＬ３にそれぞれ接続され、ソースは全てソース
線ＳＬに接続されている。ビット線ＢＬＩ〜ＢＬ３それ
ぞれの一端はＹケートＹＧＩ〜ＹＧ３に接続され、ワー
ド線ＷＬｌ〜ＷＬ３それぞれの一端はロウデコーダ２に
接続されており、ソース線ＳＬはソース線スイッチ９に
接続されている。Ｙヶ−１−ＹＧＩ〜ＹＧ３はそれぞれ
コラムデコーダ３の出力によりオン／オフか制御され、
ワード線ＷＬ１〜ＷＬ３はそれぞれ書き込み及び読み８
し時にロウデコーダ２により活性／非活性が制御される
。また、ＹゲートＹＧＩ〜ＹＧ３は共通にＩ１０線１０
Ｌを介してセンスアンプ８及び書き込み回路６に接続さ
れる。なお、第５図でワード線ＷＬとビット線ＢＬとを
活性化するこさにより選択されるメモリトランジスタ３
０は１個であるが、実際には同様な構成のメモリセルア
レイを他に設けて、人出力バッファのデータ転送ビット
数である８ビット分に相当する８個（１バイト）のメモ
リトランジスタ３０が同時に選択されるように構成され
ている。

第５図は第４図で示したメモリトランジスタ３０の構造
を示す断面図である。同図において、３１はＰ型半導体
基板であり、３２はＮ型のドレイン拡散領域、３３はＮ
型のソース拡散領域である。

これらトレイン拡散領域３２．ソース拡散領域３３間の
Ｐ型半導体基板３】の表面部がチャネル領域３８として
規定される。また、３４はフローティングゲートであり
、トレイン拡散領域３２の一部」二からソース拡散βｎ
域３３の一部上にがけて、トンネリング可能な１００人
程度の膜厚のゲート酸化膜３５を介して形成されている
。さらにコントロールゲート３６がゲート酸化膜３７を
介してフローティングゲート３４上に形成されている。

以下、上記構成のフラッシュＥＥＰＲＯＭの動作につい
て主に第４図を参照して説明する。なお、説明の都合上
メモリセルアレイ１のマトリクス構成が第４図に示すよ
うに３×３であるとする。

まず、書き込み動作について、第４図の点線で囲まれた
選択メモリトランジスタ３ｏへの書き込みを例に挙げて
説明する。

書き込み時に図示しない書き込み制御手段の制御下で、
書き込み回路６を活性化させて、Ｉ１０線１０Ｌに１．
２　Ｖ程度の高電圧■　　を印加する。

ＰＰＩ＋そして、コラムデコーダ３によりＹヶ−１−Ｙ　Ｇ　１
のゲートのみを高電圧■　　に昇圧し、他のＹヶＰＨ −トＹＧ２、ＹＧ３の子−トはＬに設定する。また、ロ
ウデコーダ２により、ワード線ＷＬＩのみを高電圧Ｖ　
　に昇圧する。そして、ソース線スＰＨイッチ９によりソース線ＳＬをＬに設定する（接地する
）。

このように設定すると、選択メモリトランジスタ３０の
ドレイン及びコントロールゲートに高電圧■　　が印加
され、ソースが接地される。従っＰＰ）Ｉて、メモリトランジスタ３０のチャネル領域３８を流れ
る電子がトレイン拡散領域３２近傍のピンチオフ領域に
おいてドレイン−ソース間の電圧で加速され、アバラン
シェ崩壊によりホットエレクトロンとなりコントロール
ゲート３６による電界によりケート酸化膜３５のエネル
ギーギャップを越えてフローティングゲート３４に注入
されることにより、選択メモリトランジスタ３０の閾値
が高くなる（７Ｖ以上）。この状態を“０”書き込み状
態とする。

なお、この動（′ｌ’　ｌ：　古き込み動作の−っであ
る書き込み（ブロクラム）パルス印加動作にずきず、実
際には、後述する書き込みｔ・リファイ動作とを併せて
、書き込み動作となる。

次に、消去動作について説明する。消去動ｆ′ｌ；　１
．ｉ全メモリ］・ランシスタ３０に対し一括してイｊわ
れ、消去制御手段７の制御Ｆて、ソース線スイッチ９に
よりソース線ＳＬを高電圧Ｖ　　に４圧し、コＰＩＩラムデコーダ３により全てのＹケートＹＧＩ〜ＹＧ３の
ゲートにＬを与え、ロウデコーダ２により、全てのワー
ド線ＷＬＩ〜ＷＬ３をＬに設定する。

このように設定すると、全てのメモリトランジスタ３０
のドレインかフローティング状態に、コントロールケー
トが接地され、ソースに高電圧Ｖ　　が印加される。従
って、ゲート酸化膜３５ＰＨに高電界がかかり、トンネル現象によりフローティング
ゲート３４にＭ積されていた電子かソース拡散領域３３
に引抜かれることにより、メモリトランジスタの閾値か
低くなる（　Ｉ　Ｖ程度）。すなわち、ＥＰＲＯＭにお
いて、紫外線消去した状態と同じになる。この状態を“
１″書き込み状態とする。

なお、この動作は消去動作の一つである消去パルス印加
動作にすぎず、実際には、後述する消去前書き込み動作
とベリファイ動作とを併せて、消去動作となる。

次に読み出し動作について、第４図の点線て囲んた選択
メモリトランジスタ３０の記憶データの読み出しを例に
挙げて説明する。

図示しない読み出し制御手段の制御下で、コラムデコー
ダ３によりＹゲート酸化膜のゲートのみにＨ（電源ｖ　
　；５Ｖ程度）を与え、他のＹヶＣトＹＧ２、ＹＧ３のゲートはＬに設定する。また、ロウ
デコーダ２により、ワード線ＷＬＩのみをＨに設定し、
他のワード線ＷＬ２．ＷＬ３をＬに設定する。そして、
ソース線スイッチ９によりソース線ＳＬを接地する。

このように設定すると、選択メモリトランジスタ３０の
コントロールゲートにＨか付与され、ソースか接地され
る。従って、選択メモリトランジスタ１に“０”か記憶
されている場合、選択メモリトランジスタ３０はオフ状
態を維持するため、ビット線ＢＬＩを介してＩ１０線１
０Ｌからソス線ＳＬにかけて電流か流れず、選択メモリ
トランジスタ３０に“〕”か記憶されている場合、選択
メモリトランジスタ３０はオンするため、ビット線ＢＬ
Ｉを介してＩ１０線１０Ｌからソース線ＳＬにかけて電
流が流れる。この電流の流れの有無をセンスアンプ８に
より検出することにより、選択メモリトランジスタ３０
に記憶されたデータの読み出しが行える。

ところで、ＥＦＲＯＭにおける紫外線消去のように、紫
外線によりフローティングゲートに蓄積された電子を励
起し、フローティングゲートから除去する場合は、フロ
ーディングゲートか電気的に中性になれば電子の放出は
終了する。一方、上記したフラッシュＥＥＦＲＯＭのよ
うに、消去動作にトンネル現象を利用した場合は、消去
時間が長いとフローティングケート３４中に蓄積された
電子か過剰に引き抜かれフローテイングゲート３４か市
に帯電する５工能性かある。フローティンクツγ−ト３
４がｉＦ　ｌこ帯電すると、メモリトランジスタ３０の
閾値電圧は負になってしまう。このような過消去メモリ
トラン／スケは常時オン状部となり、この過消去メモリ
トランジスタを介してリク電流か流れるため、過消去メ
モリトランジスタとビット線ＢＬを共用するメモリトラ
ンジスタの読み出しが不可能になってしまう。また、書
き込み時においても、過消去されたメモリトランジスタ
を介してリーク電流が流れるため書き込み特性か劣化し
、最悪の場合書き込み不能となってしまう。

そこで、前述した消去パルス印加動作時において、ソー
ス拡散領域３３に高電圧Ｖ　　を印加すｐｐ＋＋る消去パルスの幅を短くして、１回消去パルスを印加す
る度に全メモリトランジスタ３０の記憶データを読出し
、全メモリトランジスタ３０か消去（“］”書き込み）
状態にされたか否かを確認する消去ヘリファイ動作を並
行して実行する。以下、消去パルス印加動作と消去へリ
ファイ動作を繰返し、消去へリファイ動作により全メモ
リトラン；スタ１の消去状態を確認すると、直ちに消去
動作を終ｒする。二のように、短い消去パルスで行う消
去パルス印加動作に加えて消去へり７アイ動作を実行す
ることにより、過消去メモリトランジスタか生成される
のを防止している。このような消去パルス印加動作と消
去へリファイ動作（以下、「消去／ベリファイ動作」と
略す場合がある）からなる自動消去機能を備えた消去動
作かフラッシュＥＥＰＲＯＭの消去時に実行されるのか
一般的である。

また、書き込み時においても、書き込みパルス印加動作
後に、当該選択メモリセルに“０”か書き込まれたか否
かをチエツクする書き込みベリファイ動作を並行して行
う（以下、「書き込み／ベリファイ動作」と略す場合が
ある）のが−船釣である。

第６Ａ図は書き込み／ベリファイ動作を示すフローチャ
ートであり、第７Ａ図はそのタミング図である。なお、
第６Ａ図のフローチャートは全メモリセルにデータを書
き込む場合のフローチャートである。

第６Ａ図及び第７Ａ図を参照して、ます、ステップＳ１
て電源■ｃｏの電位が５Ｖに、高電圧源Ｖ　の電位か１
２Ｖ程度の高電位Ｖ　　に設定さＰ　Ｐ　　　　　　　
　　　　　　　　Ｐ　Ｐ　Ｈれる。高電圧源Ｖ　か高電
位Ｖ　　になるとコマＰＰ　　　　　　ＰＰＨンドデコーダ１３が活性状態となる。そして、ステップ
Ｓ２で変数ＡＤＤＲが最初のアドレス値ＦＩＲ９Ｔ＋、
、０ｃＡＴＩＯＮに設定された後、ステップＳ３で書き
込み回数ＸがＯに初期化される（期間ＴＩ）。

そして、ステップＳ４で書き込みイネーブル信号ＷＥが
立ち下げられ、その後の立ち上り時に人出力ハッファ１
０を介してコマンドレジスタ］２にラッチされた書き込
み（プログラム）モードを指示する人力データｌ１００
−ｒ１０７　（４０Ｈ）か、コマンドデコーダ］３によ
り解析されることにより書き込みモードの設定が行われ
る（期間Ｔ２）。

そして、ステップＳ５で、書き込みイネーブル信号ＷＥ
が再び立ち下げられ、アドレスレジスタ４に変数ＡＤＤ
Ｉ？の指示する外部アドレスが与えられる。そして、書
き込みイネーブル信号ＷＥの立ち上がりとともに、入出
カバソファ１０を介して書き込み回路７に書き込みデー
タＤＩＮを取り込む（期間Ｔ３）。

次に、ステップＳ６て高電圧Ｖ　　の書き込みＰＰ）Ｉパルスかブロクラム電圧発生回路１５からロウデコーダ
２及びコラムデコーダ３に印加され、前述した書き込み
（パルス印加）動作が実行されることにより“Ｏ”か書
き込まれた後、続いてステップＳ７で書き込み回数Ｘが
１カウントされる（期間Ｔ４）。

その後、ステップＳ８で、書き込みイネーブル信号ＷＥ
か立ち下げられ、その後の立ち上かり時に人出力ハッフ
ァ１０を介してコマンドレジスタ１２にラッチされたベ
リファイモードを指示する人力データｌ１００〜ｌ１０
７　（ＣＯＨ）が、コマンドデコーダ１３により解析さ
れることにより書き込みベリファイモードとなる（期間
Ｔ　５　＞。

そして、ステップＳ９てヘリファイ電圧発生回路１４か
らベリファイ電圧（７，０Ｖ程度）かロウデコーダ２及
びコラムデコーダ３に印加される（期間Ｔ６）。

そして、ステ・イブ５１．１あるいはＳ　］、　６にお
いて、ステップＳ６で書き込んたメモリトランジスタの
記憶内容の読み出しを行い、読み出した内容と書き込み
データＤＩＮとを比較することにより、書き込みベリフ
ァイか行われる（期間Ｔ７）。このとき、メモリトラン
ジスタのコン）・ロールゲートに付与されるベリファイ
電圧を通常の電源■。０のレベルである５Ｖより高くす
ることにより、書き込み条件を通常の読み出し動作時よ
り厳しくしている。

この書き込みベリファイの結果が書き込み良好（ＰＡＳ
Ｓ）と判断された場合、変数ＡＤＤＲが最終アドレス値
ＬＡＳＴ　　ＬＯＣＡＴＩＯＮでなければ（ステップ５
１２）、ステップ３１．３で変数ＡＤＤＲをインクリメ
ントしてステップＳ３に戻り、書き込み回数ＸをＯに初
期化した後、インクリメントされた変数ＡＩ）ＤＲの指
示する外部アドレスに該当するメモｌ　ｌ。

ラン、スタに列して書き込み／ヘリファイ動イ′１か続
けられる。

方、書き込みへリファイ結果が書き込み不良（ＦＡＩＬ
）と判断された場合、変数ＡＤＤＲを変更することなく
、再び同じメモリトランジスタに対して書き込み／ベリ
ファイ動作か行われる。そして、同一メモリトランジス
タに対し２５回の書き込み不良判定がなされれば、ステ
ップＳ　１０及び５１、６を縁由してステップＳ　１．
７で不良デバイス判定か行われて終了する。

一方、同一メモリトランジスタに対し２５回の書き込み
不良判定がなされなければ、書き込み／ヘリファイカ変
数ＡＤＤＲがＬＡＳＴ　　ＬＯＣＡＴＩＯＮ＋＝達する
まで続けられ、ステップＳ１２て変数ＡＤＤＲかＬＡＳ
丁ＬＯＣＡＴＩＯＮに達すると、ステップＳ１４て読み
出しモードに移った後、ステップＳ１５て高電圧源Ｖ　
の電位か５Ｖ程度のＶ　　に設定することにＰ　Ｐ　　
　　　　　　　　　Ｐ　Ｐ　Ｌよりコマンドデコーダ１
３を非活性状態にした後終了する。

第６Ｂ図は消去／ベリファイ動作を示すフロチャートで
あり、第７Ｂ図はそのタイミンク図である。

第６Ｂ図及び第７Ｂ図を参照して、まず、ステップＳ２
］で電源Ｖｃｃの電位が５■に、高電圧源■　の電位が
１．２　Ｖ程度の高電位■　　に設定さＰ　Ｐ　　　　
　　　　　　　　　　　Ｐ　Ｐｌ、１れる。高電圧源Ｖ
　か高電位Ｖ　　になるとコマＰＰ　　　　　　ＰＰＨンドデコータ１３が活性状態となる。その後、ステップ
Ｓ２２で消去前書き込み動作が行われる。

この消去前書き込み動作により、全メモリトランジスタ
に対し“０”書き込みがなされ閾値が高められる。消去
前書き込み動作を実行することにより、閾値が低い（消
去状態に近い）メモリトランジスタをさらに消去して過
消去状態にしてしまうのを予め回避することができる。

そして、ステップ３２３で変数ＡＤＤＲが最初のアドレ
ス値ＦＩＲ３ＴＬＯＣＡＴＪＯＮに設定された後、ステ
ップＳ２４で消去回数Ｘが０に初期化される（期間Ｔ１
１）。

そして、ステップＳ２５で書き込みイネーブル信号ＷＥ
が立ち下げられ、その後の立ち上がり時に入出カバソフ
ァ］Ｏを介してコマンドレジスタ１２にラッチされた消
去モートを指示する人カデタｌ１００−ｒ１０７　（２
０Ｈ）が、コマンドデコーダ］３により解析されること
により消去モトの設定（認識）か行われる（期間Ｔ１２
）。

そして、ステップＳ２６で、書き込みイネーブル信号Ｗ
Ｅが再び立ち下げられ、その後の立ち上がり時にステッ
プＳ２５同様、コマンドレジスタ１２にラッチされた消
去モートを指示する入力データｌ１００〜ｌ１０７　（
２０Ｈ）が、コマンドデコーダ１３により解析されるこ
とにより消去モードの確認が行われる（期間Ｔ１３）。

次に、ステップＳ２７で高電圧Ｖ　　の書き込Ｐ１１みパルスかプログラム電圧発生回路１５がらソース線ス
イッチ９に印加され、全メモリトランジスタのソースに
高電位Ｖ　　が付与されることによＰＰＩ（り前述した消去（パルス印加）動作が実行され、続いて
ステップ５２８で消去回数Ｘが１カウントされる（期間
Ｔ１４）。

その後、ステップＳ２９で、書き込みイネーブ小信号Ｗ
Ｅか立ぢドげられ、その後の立ち上かり時に人出カバソ
ファ１０を介してコマンドレジスタ１２にラッチされた
書き込みヘリファイモートを指示する人力データＩ　／
　００〜ｌ１０７　（ＡＯＨ）か、コマンドデコーダ１
３により解析されることにより消去ベリファイモートと
なる。そして、ステップ５３０て−、リファイ電圧発生
回路１４からヘリファイ電圧（３２■程度）がロウデコ
ーダ２及びコラムデコーダ３に印加される（期間Ｔ１５
）。

そして、ステップＳ３２あるいはＳ３７において、変数
＾ＤＤＲで指定されたメモリトランジスタの記憶内容の
読み出しを行い、消去ベリファイが行われる（期間Ｔ１
６）。このとき、メモリトランジスタのコントロールゲ
ートに付与されるベリファイ電圧を通常の５■より低く
することにより、消去条件を通常の読み出し動作時より
厳しくしている。

この消去ベリファイの結果が消去良好（Ｐ　Ａ、　ＳＳ
）と判断された場合、変数ＡＤＤ］’７が最終アドレス
値ＩＡｓＴ　　ｌ、０ＣＡＴ［Ｏへ［でなければ（ステ
ップ８３３）、ステップＳ３４て変数ＡＤＤＲをインク
リメントしてステップＳ２９に戻り、インクリメントさ
れた変数ＡＤＤＲの指示する外部アドレスに該当するメ
モリトランジスタに対して消去／ベリファイ動作か続け
られる。

一方、消去ベリファイ結果か消去不良（ＦＡＩＬ）と判
断された場合、変数＾ＤＤＲを変更することなく、再び
同しメモリトランジスタに対して消去／ベリファイ動作
が行われる。そして、同一メモリトランジスタに対し１
０００回の消去不良判定がなされれば、ステップＳ３］
及びＳ３７を縁由してステップ５３８で不良デバイス判
定が行われて終了する。

通常、同一メモリトランジスタに対し１０００回の消去
不良判定がなされることはなく、ベリファイ動作が変数
＾ＤＤＲかＬＡＳＴ　　ＬＯＣＡＴＩＯＮに達するまで
続けられ、ステップＳ３３て変数ＡＤＤＲが１、＾ＳＴ
Ｉ、０ＣＡＴ！ＯＮに達すると、ステップＳ３５て読み
出しモートに移った後、ステップＳ３６で高電圧源■　
の電位か５■程度の低電位■　　に設定されｐ　ｐ　　
　　　　　　　　　　　　ｐ　ｐ　ｉ、、、。

終了する。

第８図はコマンドデコーダ１３の内部を示すブロック図
である。同図に示すように、コマンドデコーダ１３はサ
ブデコーダ］、　３　ａ及び１３ｂから構成されており
、サブデコーダ１３　ａは、書き込みイネーブル信号Ｗ
Ｅ　（第８図では便宜上、ＷＥαで示す。）の立ち上か
り時に、人出カバソファ１０を介してコマンドレジスタ
１２にラッチされたデータの解析を行い、消去モード（
２０Ｈ）であると認識するとＨｌノベルの消去認識信号
ＥＲ５１をコマンドレジスタ１２に出力する（第６ズの
ステップＳ２５の動作に相当）。そして、サブデコーダ
１３　ｂは、次の書き込みイネーブル信号ＷＥ（第８図
では、便宜上、ＷＥβて示す。）の立ち上がり時にコマ
ンドレジスタ１２にラッチされデータの解析を行い、消
去モード（２０Ｈ）の確認を行うとＨレベルの消去確認
信号ＥＲ５２を外部に出力する（第６図のステップＳ２
６の動作に相当）。このＨレベルの消去確認信号ＥＲ３
２が出力された時、コマンドデコーダ］３ははしめて消
去／ヘリファイ動作の制御を行う。

次に、複数のフラッシュＥＥＰＲＯＭデバイスに対（２
て、外部入出力端子を共通に接続することにより、複数
個のデバイスを同時に消去／ベリファイする複数デバイ
ス消去について説明する。

第９図は複数デバイス消去対象である２個のデバイス３
９ａ、３９ｂの外部人出力信号との接続状態を示した配
線図である。なお、同図において、ＯＥはアウトプット
イネーブル信号、ＣＥはチップイネーブル信号を示して
いる。同図に示すように、書き込みイネーブル信号ＷＥ
Ｉ、ＷＥ２を各デバイス３９ａ、３９ｂの書き込みイネ
ーブル信号ＷＥの人力部にそれぞれ接続している以外は
、同一の信号がデバイス３９ａ、３９ｂ共通に与えられ
るように接続している。

第１０図は、第９図で示した配線を施した複数デバイス
に対する消去／ベリファイ動作を示すフローチャートで
ある。なお、この動作の大部分は第６Ｂ図で示した単数
デバイスの消去／ベリファイ動作と同様であるため、以
ド、異なる点のろ述へる。

ステップＳ４５の全消去モートの設定は、書き込みイネ
ーブル信号ＷＥ］及びＷＦ２か共に立ち下げられ、その
後の立ち上かり時に人出力バッファ１０を介してコマン
ドレジスタ］２にラッチされ消去モートを指示する入力
データｉ　／　ＯＯ〜■１０７　（２０Ｈ）か、デバイ
ス３９ａ、３９ｂ双方のコマンドデコーダ１３内のサブ
デコーダ］３ａにより解析されることにより消去モード
に設定される。

そして、ステップ５４．６で書き込みイネーブル信号Ｗ
ＥＩ及びＷＦ２か再び立ち下げられ、その後の立ち上が
り時にステップ８４５同様、コマンドレジスタ］２にラ
ッチされ消去モードを指示する入力データｌ１００〜ｌ
１０７　（２０Ｈ）が、デバイス３９ａ、３９ｂ双方の
コマンドデコーダ１３内のサブデコーダ１３ｂにより解
析されることにより消去モードの確認が行われる。

また、ステップＳ５２の消去ベリファイ結果が消去不良
（Ｆ　Ａ、　Ｉ　Ｌ　）と判断されｔ：場合、変数ＡＤ
ＤＲを変更することなく、ステップＳ５９及びＳ６０に
おいて書き込みイネーブル信号Ｗ　Ｅ　１．、　。

ＷＦ２を選□択的にＬレベルに立ち下げた後立ち上げる
ことにより、デバイス３Ｑａ、３９ｂのうぢ、消去不良
か生したメモリトランジスタを何するデバイスに対して
のみ消去モートの設定及び確認を行う。従って、これに
続いて行われるステップＳ４７の消去（パルス印加）動
作は、消去不良か牛したデバイスに対してのみ行われる
。

このようにデバイスを選択的に消去するのは、消去不良
か生じていないデバイスに列して消去動作を行うと、そ
のデバイスか過消去になる可能性か高いためである。

〔発明が解決しようとする課題〕

従来のフラッシュＥＥＰＲＯＭ等の半導体記憶装置は以
上のように構成されており、複数デバイス消去／ベリフ
ァイ動作のように、複数デバイスそれぞれに対する所定
の動作の実行を、外部からる制御信号を各デバイス間々
にり、えることにより行っていた。

このため、デバイスの数に応じて制御信号の数も増え、
これらデバイスと制御信号間の配線数も増加してしまう
という問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、複数のデバイスに対し選択的に所定の動作を
実行する場合であっても、デバイス数に応じて該所定の
動作の実行／不実行を指示する制御信号の数を増加させ
る必要のない半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕この発明にかかる半導体記憶装置は、所定の動作を、外
部から付与される制御信号と内部のコマンド記憶用メモ
リセルの記憶内容とに基づき行っている。

〔作用〕

この発明においては、外部から付与される制御信号と内
部のコマンド記憶用メモリセルの記憶内容とに基づき所
定の動作を実行するため、各デバイス間でコマンド記憶
用メモリセルの記憶内容を変えることにより、同一の制
御信号か与えられてもデバイス間でこの制御信号に対す
る応答を変えることができる。

〔実施例〕

第１Ａ図はこの発明の一実施例であるフラッシュＥ　Ｅ
　Ｐ　ＲＯＭの基本構成を示すブロック図である。

同図に示すように、従来のメモリセルアレイ］に加えて
１ハイド容量のコマンド記憶用メモリセル行１Ａか形成
されている。このコマンド記憶用メモリセル行ＩＡはフ
ローティングゲートを有するメモリトランジスタからな
るメモリセル（図示せず）か１行配置され、全てのメモ
リセルか共通の専用ワード線（図示せず）に接続される
とともに、それぞれが異なるビット線（図示せず）に接
続されている。このコマンド記憶用メモリセル行１Ａの
メモリセル選択は、セレクタ４１により専用ワード線を
活性化し、Ｙゲート５を選択的にオンさせることにより
行われる。なお、コマンド記憶用メモリセル行１Ａ内の
メモリセル（メモリトランジスタ）の構造は第５図の従
来例と同様である。

セレクタ４１はコマンドデコーダ１−３′　によりその
活性／非活性か制御され、活性状態になるとコマンド記
憶用メモリセル行ＩＡの全てのメモリセルを選択する。

コマンドデコーダ１３′は、後述する消去モート認識及
び確認時に、セレクタ４１、ソース線スイッチ９及びセ
ンスアンプ８を制御し、コマンド記憶用メモリセル行Ｉ
Ａの全てのメモリセルの記憶内容をセンスアンプ８のセ
ンス出力から取り込むことかできる。また、予め設定さ
れたコマンド記憶用書き込み／消去命令コートかコマン
ドレジスタ１２内に格納された場合には、セレクタ４１
、書き込み回路７及びソース線スイッチ９を制御し、コ
マンド記憶用メモリセル行１Ａの全メモリセルに対する
書き込み／消去を行うことができる。なお、他の構成は
従来と同様であるため説明は省略する。

第１Ｂ図はコマンドデコーダ１３′の内部を示すブロッ
ク図である。同図に示すように、サブデコーダ１．３　
ａは、書き込みイネーブル信号ＷＥ（第１Ａ図では便宜
上ＷＥαで示す）の立ち一１ｒ、かり時に、人出力ハソ
ファ］Ｏを介してコマンドレジスタ１２にラッチされた
データの解析を行い消去モート（２０Ｈ）であると認識
するとＨレベルの消去認識信号ＥＲ５］をコマンドレジ
スタ］２に出力する（第６Ｂ図のステップＳ２５に相当
、以下、「消去モード認忠時」という）とともに、同時
にＨレベルの読み出し指令信号ＳＲをセレクタ４］、ソ
ース線スイッチ９及びセンスアンプ８ニ出力し、コマン
ド記憶用メモリセル行］Ａの全メモリセルの記憶内容の
センスアンプ８への読み出しを行う。

サブデコーダ１３ｂは、次の書き込みイネーブル信号Ｗ
Ｅ　（第１Ａ図では便宜上ＷＥβて示す）の立ち下かり
時に、コマンドレジスタ１２にう・ソチされたデータの
解析を行い、消去モード（２０Ｈ）の確認を行うとＨレ
ベルの消去確認信号ＥＲ８２を外部に出力する（第６Ｂ
図のステップＳ２６に相当、以Ｆ、「消去モート確認時
」という）。

このとき、センスアンプ８からのセンス出力を取り込み
、このセンス出力より得られたデータ、つまり、コマン
ド記憶用メモリセル行ＩＡのメモリセルに記憶されたデ
ータとコマンドレジスタ１２にラッチされデータとを比
較し、両者の一致かあった場合にもＨレベルの消去確認
信号ＥＲ８２を外部に出力する。なお、他の構成は第８
図で示した従来例と同様であるため、説明は省略する。

第２図は第１Ａ図及び第１Ｂ図で示した本実施例のフラ
ッシュＥＥＰＲＯＭが複数デバイス消去対象となった場
合、２個のデバイス４３ａ、４３ｂの外部人出力信号と
の接続状態を示した配線図である。なお、同図において
、ＯＥはアウトプットイネーブル信号、ＣＥはチップイ
ネーブル信号を示している。同図に示すように、書き込
みイネーブル信号ＷＥを含めて、全ての信号がデバイス
４３ａ、４３ｂ共通に与えられるように接続している。

第１図で示したフラッシュＥＥＰＲＯＭを第２図で示し
たように配線した場合における複数デノーイス消去動作
の説明を行う。全体の流れは第１０図で示した従来例と
同様であるため、従来と異なる部分の第１０図の各ステ
ップについてのみ述べる。

まず、コマンド記憶用書き込み命令コードをコマンドレ
ジスタ１２内に格納し、予めデバイス４３ａ及び４３ｂ
それぞれのコマンド記憶用メモリセル行ＩＡのメモリセ
ルに固有の消去確認データ（２１Ｈ）及び（２２Ｈ）を
書き込んでおく。この（２１，Ｈ）及び（２２Ｈ）がデ
バイス４３ａ及び４３ｂ固有の消去モート確認データと
なる。

そして、ステップＳ４５の消去モード認識時には、人出
カバソファ１０を介して消去モード認識データ（２０Ｈ
）をコマンドレジスタ１２に格納し、デバイス４３ａ及
び４３ｂ双方のコマンドデコーダ１３８′に消去モード
（２０Ｈ）であると認識させることにより、コマンドデ
コーダ１３′からＨレベルの消去認識信号ＥＲ３１をコ
マンドレジスタ１２に出力させる。同時に、コマンドデ
コーグ１３′からＨレベルの読み出し指令信号ＳＲもセ
レクタ４１、ソース線スイッチ９及びセンスアンプ８に
出力され、コマンド記憶用メモリセル行１Ａのメモリセ
ルの記憶内容のセンスアンプ８への読み出しか行われる
。

続くステップＳ４６の消去モート確認時にも、人出力バ
ッファ１０を介して消去モード確認データ（２０Ｈ）を
コマンドレジスタ１２に格納し、デバイス４３ａ及び４
３ｂ双方のコマントデコダ１３ｂ′からＨレベルの消去
確認信号ＥＲ３２を出力させて消去モードであると確認
させる。

従って、その直後に行われるステップＳ４７ての消去（
パルス印加）動作実行時にはデバイス４３ａ及び４３ｂ
双方に対して消去パルスが印加される。

一方、ステップＳ５２でデバイス４３ａ及び４３ｂのう
ち少なくとも一方に未消去が検出されると、ステップＳ
５９に移行する。

ステップＳ５９てはステップＳ４５の消去モト認識時間
様、入出力ハソファ］Ｏを介して消去モート認識データ
（２０Ｈ）をコマンドレジスタ］２に格納し、デバイス
４３ａ及び４３ｂ双力のコマンドデコーダ］３ａ′に消
去モート（２（’ｌ　Ｈ）であると認°識させることに
より、コマントデコタ１３′からＨレベルの消去認識信
号ＥＲ５１をコマンドレジスタ］２に出力させる。同時
に、コマンドデコーダ］３′からＨレベルの読み出し指
令信号ＳＲかセレクタ４１、ソース線スイッチ９及びセ
ンスアンプ８に出力され、コマンド記憶用メモリセル行
１Ａのメモリセルの記憶内容のセンスアンプ８への読み
出しか行われる。

そして、続くステップＳ６０の消去モート確認時におい
て、ステップＳ５２でデバイス４３ａ及び４３ｂ双方に
未消去が検出された場合、消去対象か全デバイスとなる
ため、ステップ５４６同様、入出力ハソファ１０を介し
て消去モード確認ブタ（２０Ｈ）をコマンドレジスタ］
２に格納し、デバイス４３ａ及び４３ｂ双方のコマンド
デコーダ１．３８　　及び］３ｂ′からＨレベルの消去
確認信号ＥＲ３２を出力させて消去モードであると確認
させる。従って、その直後に行われるステップＳ４７て
の消去（パルス印加）動作実行時にはデバイス４３ａ及
び４３ｂ双方に対して消去パルスか印加される。

一方、ステップＳ５２でデバイス４３ａのみ未消去か検
出された場合、ステップＳ６０において、消去対象かデ
バイス４３ａのみとなるため、人出カハソファ１０を介
してデバイス４３ａ固有ノ消去モード確認データ（２１
Ｈ）がコマンドレジスタ１２に格納され、センスアンプ
８のセンス出力として２１Ｈを取り込んたデバイス４３
ａのコマンドデコーダ１３ａ′の消去確認信号ＥＲ５２
のみがＨレベルとなり、デバイス４３ａに対する選択消
去モードの確認が行われる。従って、その直後に行われ
るステップＳ４７ての消去（パルス印加）動作実行時に
はデバイス４３ａに対してのみ消去パルスが印加される
。

また、ステップＳ５２でデバイス４３ｂのみ未消去が検
出された場合、ステップＳ６０において、消去対象がデ
バイス４３ｂのみとなるため、人出カバソファ］０を介
してデバイス４３ｂ固Ｈの消去モード確認データ（２２
Ｈ）かコマンドレジスタ］２に格納され、センスアンプ
８のセンス出力として２２Ｈを取り込んたデバイス４３
ｂのコマンドデコーダ１３ｂ′の消去確認信号ＥＲ３２
のみかＨレベルとなり、デバイス４３ｂに女、１する選
択消去モードの確認か行われる。従って、その直後に行
われるステップＳ４７ての消去（パルス印加）動作実行
時にはデバイス４３ｂに対してのみ消去パルスか印加さ
れる。

このように、各デバイス４３ａ及び４３ｂそれぞれのコ
マンド記憶用メモリセル行］Ａに固有の消去確認データ
を格納可能にしたため、同一の書き込みイネーブル信号
ＷＥをデバイス共通の制御信号としても、消去モート確
認時にコマンドレジスタ］２にラッチさせるデータを各
デバイス間で固有の消去確認データに設定することによ
り各デバイスに対し選択的に消去を行うことかできる。

従って、従来のように、デバイス数に応して書き込みイ
ネーブル信号用の配線を増設する必要がなくなる分、配
線数を減らすことかできる。

なお、この実施例では、消去モート確認時に消去７１象
デバイスの選択が可能なよフラッシュＥＥＰＲＯＭを示
したか、消去モート認、識時に消去対象デバイスの選択
を行うようにすることもてきる。

また、この実施例ではフラッシュＥ　Ｅ　Ｐ　ＲＯＭの
消去時を例に挙げたが、消去時に限らず、書き込ろ時等
、複数のデバイスに対し選択的に所定の動作を実行する
場合にこの発明を適用することかできる。さらには、不
揮発性半導体記憶装置に限らず、ＤＲＡＭ等の揮発性半
導体記憶装置等であっても、複数のデバイスに対し選択
的に所定の動作を実行する場合にこの発明を適用するこ
とかできる。

〔発明の効果〕

以上説明したように、この発明の半導体記憶装置によれ
ば、外部から付与される制御信号と内部のコマンド記憶
用メモリセルの記憶内容とに基づき所定の動作の実行を
行うため、各デバイス間でコマンド記憶用メモリセルの
記憶内容を変えることにより、同一の制御信号かｈえら
れてもデバイス間で制御信号に対する応答を変えること
かできる。

従って、複数のデバイスに対し１つの制御信号を共通に
イ・１勺しても、デバイス間で前記所定の動作の実行／
不実行を選択させる機能を持たせることかできるため、
デバイスの数か増加しても制御信号線は１本で済み、制
御信号線の配線量を増加する必要はない。

【図面の簡単な説明】

第１Ａ図はこの発明の一実施例であるフラッシュＥ　Ｅ
　Ｐ　Ｒ，ＯＭのの基本構成を示すブロック図、第１Ｂ
図はそのコマンドデコーダ周辺を示すブロック図、第２
図は第１Ａ図及び第１Ｂ図で示した２つのフラッシュＥ
　Ｅ　Ｐ　ＲＯＭデバイスの外部信号との接続状態を示
した配線図、第３図は従来のフラッシュＥＥＰＲＯＭの
基本構成を示すブロック図、第４図は第３図で示したメ
モリセルアレイの詳細を示す回路図、第５図は第４図で
示したメモリトランジスタの構造を示す断面図、第６Ａ
図は従来のフラッシュＥＥＰＲＯ〜１の書き込み動作を
示すフローチャー１・、第６Ｂ図は従来のフラッシュＥ
　Ｅ　Ｐ　ＲＯＭの消去動作を示すフローチャー、第７
Ａ図は従来のフラッシュＥ　Ｅ　Ｐ　ＲＯＭの書き込み
動作を示す波形図、第７Ｂ図は従来のフラッシュＥＥＰ
ＲＯＭの消去動作を示す波形図、第８図は従来のフラッ
シュＥＥＰＲＯＭのコマンドデコーダ周辺を示すブロッ
ク図、第９図は２つの従来のフラッシュＥＥＰＲＯＭデ
バイスの外部信号との接続状態を示した配線図、第１０
図は従来のフラッシュＥＥＰＲＯＭの複数デバイス消去
動作を示すフローチャートである。図において、１はメモリセルアレイ、］Ａはコマンド記
憶用メモリセル行、５はＹゲート、７は書き込み回路、
８はセンスアンプ、９はソース線スイッチ、１０は人出
力バッファ、］１は入力信号バッファ、］２はコマンド
レジスタ、１３′はコマンドデコーダ、１３ａ、１３ｂ
はサブデコーダ、４］はセレクタである。なお、各図中同一符号は同一または相当部分をボす。

Claims

【特許請求の範囲】

（１）電気的書き込み可能なメモリセルを備えた半導体
記憶装置であって、所定の動作を、外部から付与される制御信号と内部のコ
マンド記憶用メモリセルの記憶内容とに基づき行うこと
を特徴とする半導体記憶装置。