KR100279226B1

KR100279226B1 - 비휘발성 반도체 기억 장치

Info

Publication number: KR100279226B1
Application number: KR1019980014449A
Authority: KR
Inventors: 토시유키 시게무라
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1997-06-06
Filing date: 1998-04-23
Publication date: 2001-01-15
Also published as: US5978273A; DE69835635T2; DE69835635D1; EP0883133A3; KR19990006395A; EP0883133A2; EP0883133B1; JP3411186B2; JPH10340591A

Abstract

복수의 비휘발성 메모리셀을 갖는 데이터 기억 블록을 포함하고, 데이터 기억 블록의 비휘발성 메모리셀에 데이터를 기입하기 전에 이 데이터 기억 블록 내의 각 비휘발성 메모리셀의 데이터를 소거하는 상기 비휘발성 반도체 기억 장치는:

데이터 기억 블록의 각 비휘발성 메모리셀과 동시에 소거되는 복수의 비휘발성 메모리셀을 갖는 소거 종료 데이터 기억 영역;

데이터 기억 블록의 비휘발성 메모리셀의 데이터 및 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 데이터의 소거 후, 복수의 비트를 포함하는 소거 종료 데이터를 소거 종료 데이터 기억 영역에 기입하기 위한 기입 요소; 및

소거 종료 데이터 기역 영역의 소거 종료 데이터를 판독하기 위한 판독 요소를 더 포함하고 있다.

Description

비휘발성 반도체 기억 장치

본 발명은, 데이터의 재기입이 가능한 비휘발성 반도체 기억장치에 관한 것이다.

잘 알려진 바와 같이, 사용자측에서 데이터의 재기입이 가능한 비휘발성 반도체 기억장치로서는, EPROM(Erasable Programmable Read-Only Memory)이나 EEPR0M (Electrically Erasable Programmable Read-Only Memory) 등이 있다.

EPROM의 경우는, 프로그래머(또는 라이터)로 불리우는 기입 요소를 이용하여 데이터를 기입한다. EPROM에서는, 자외선의 조사에 의해 모든 메모리셀 어레이의 데이터를 일괄해서 소거한다.

EPROM의 각 메모리셀은 1개의 트랜지스터로 구성할 수 있어, 메모리셀이 차지하는 면적이 감소한다. 이것은 대용량의 집적화가 용이하고, 비트 단가를 낮출 수 있다는 이점이 있다.

그러나, 칩에 자외선을 조사하여 EPROM의 데이터를 소거하기 때문에, 비싼 석영 유리를 사용한 세라믹 패키지가 필요하다. 이 때문에 칩단가의 절감에는 한계가 있다. 또한, 전용 기입 장치에 의해 데이터를 기입하기 때문에, EPROM은 칩의 탈착이 가능한 소켓을 통해 기판에 설치해야 한다. 이것은 칩(즉, EPROM)을 떼어 여기에 데이터를 기입하고, 칩을 소켓에 다시 삽입하도록 한다. 이것은 번거로울 뿐만 아니라, 칩 설치에 필요한 비용 측면에서도 바람직하지 못하다.

반면에 EEPROM의 경우는, 기판에 설치한 상태로 데이터의 기입과 소거를 할 수 있다는 이점을 갖는다. 그러나, 예컨대 비트 단위로 기입과 소거를 가능하게 하기 위하여, 각 메모리셀마다 선택된 메모리셀을 인에이블하기 위한 선택 트랜지스터를 필요로 한다. 따라서, EEPROM의 각 메모리셀에 필요한 면적이 EPROM의 메모리셀의 1.5 내지 2배 정도로 된다. 따라서, EPROM에 비해 EEPROM의 비트 단가가 증가한다. 그러므로, EEPROM은 대용량화에는 부적절하다.

EPROM과 EEPROM의 장점을 겸비한 비휘발성 반도체 기억장치로서, 플래시 메모리가 제안되었다. 이 플래시 메모리의 메모리셀은, 예컨대 미국 특허 제 4949158호에 개시되어 있다. 도 9는 이 플래시 메모리 내의 메모리셀의 구조를 보여주고 있는 개략도이다. 도 9에 나타난 것처럼, 미국 특허 제 4949158호에 의한 메모리셀은, MOSFET(Metal 0xide Semiconductor Field Effect Transistor)의 제어게이트 CG에 게이트 산화막을 마련하여, 이 게이트 산화막 중에 부유게이트 FG(Floating Gate)를 배치한 부유게이트형 FET(Field Effect Transistor)이다.

상술한 플래시 메모리에 있어서는, 각각의 메모리셀을 선택 트랜지스터를 생략한 1트랜지스터에 의해서 구성하고, 복수의 메모리셀을 칩단위나 블록단위로 일괄해서 소거한다. 따라서, 플래시 메모리의 비트단가를 EPROM과 같은 정도로 절감할 수 있고, 대용량화에도 적합하다. 더구나, EEPROM과 같이, 칩을 탈착하지 않고 플래시 메모리에 대한 데이터의 기입이나 소거가 가능하다. 또한, 자외선의 조사를 필요로 하지 않기 때문에, 염가인 플라스틱 패키지를 이용할 수가 있다.

일반적으로, NOR형 플래시 메모리와 NAND형 플래시 메모리가 사용된다. NOR형 플래시 메모리에서는, 메모리셀의 트랜지스터(이하 셀 트랜지스터라 한다)를 1개씩 비트선에 접속한다. NAND형 플래시 메모리에서는, 직렬 접속된 복수의 셀 트랜지스터를 일괄해서 비트선에 접속한다. 따라서, NAND형 플래시 메모리는, 비트선과 셀 트랜지스터의 접속면적이 작기 때문에, 메모리셀의 면적을 더욱 축소할 수 있다. 그러나, 랜덤 액세스에 의한 데이터 판독 속도는 느리다. 또한, 플래시 메모리에는, NOR와 NAND 플래시 메모리 이외에, 예컨대 AND형이나 DINOR형 플래시 메모리가 있다. 이러한 AND형이나 DINOR형의 플래시 메모리에서는, 소거와 기입시에, 부유게이트 FG에 대한 전자의 주입과 제거 과정이 NOR형이나 NAND형 플래시 메모리에서의 과정과 반대가 된다. 이와 같은 이유로, 이후에는 NOR형이나 NAND형만을 예로 들어 설명한다.

상술한 플래시 메모리에서, 부유게이트에 전자가 축적되어 있는지의 여부가 각각 데이터 "0"과 "1"을 나타낸다.

이 플래시 메모리의 셀 트랜지스터로부터 데이터를 판독하기 위해서는, 소스 S를 접지하고(0V), 드레인 D에 1V 정도의 저전압을 가하며, 제어게이트 CG에는 전원전압 Vcc(통상 5V 정도)를 가한다. 이 때, 부유게이트 FG에 전자가 축적되어 있지 않은 경우, 셀 트랜지스터의 임계치가 낮으므로, 드레인 D와 소스 S 사이에 드레인 전류(채널 전류)가 흐른다. 부유게이트 FG에 전자가 축적되어 있는 경우, 셀 트랜지스터의 임계치가 높으므로, 드레인 D와 소스 S 사이에 드레인 전류가 흐르지 않는다. 따라서, 이 드레인 전류의 크기를 검출하여, 셀 트랜지스터에 저장된 데이터를 판독할 수 있다.

이후, 데이터 "0"은 부유게이트 FG에 전자가 축적되어 임계치가 높은 상태를 가리키고, 데이터 "1"은 부유게이트 FG에 전자가 축적되지 않아 임계치가 낮은 상태를 가리킨다.

셀 트랜지스터로부터 데이터를 판독할 때, 상술한 바와 같이, 드레인 D에 가하는 전압을 1V 정도의 저전압으로 한다. 다른 한편, 고전압을 가하면, 기생적인 약한 기입(소프트 라이트)이 발생하게 된다.

이 플래시 메모리의 셀 트랜지스터에 저장된 데이터를 소거하기 위해서는, 소스 S에 12V 정도의 고전압을 가하고, 제어게이트 CG를 접지시킨다. 이렇게 함으로써, 부유게이트 FG와 소스 S 사이에 고전계가 발생하여, 이 부유게이트 FG에 축적된 전자가 얇은 게이트 산화막을 통해 터널 전류로서 방출된다. 따라서, 셀 트랜지스터의 임계 전압이 저하되어 데이터 "1"이 저장된 상태로 초기화됨으로써, 데이터가 소거된다. 이러한 데이터의 소거는, 칩단위나 블록단위로 셀 트랜지스터 상에서 일괄적으로 수행된다.

상술한 바와 같이 소스 S에 고전압을 가하여 데이터를 소거하기 위해서는, 가한 전압에 대한 소스 접합의 내전압을 증가시켜 주어야 한다. 이것은 몇 가지 결점을 초래한다. 예를 들어, 소스 전극으로의 전압 공급선을 미세화하기 어렵게 되거나, 소스 접합의 근방에 발생한 핫홀(hot hole)의 일부가 게이트 산화막 중에 트랩되어, 셀 트랜지스터의 신뢰도를 저하시킬 수 있다.

상술한 문제점을 극복하기 위한 데이터 소거 방법으로는, 소스 S에 전원전압 Vcc(통상 5V 정도)를 가하고, 부유게이트 FG에 축적된 전자를 터널 전류로서 방출시키기 위하여 제어게이트 CG에 -10V 정도의 부전압을 가하는 방법(이하, 부 게이트 소거법이라 한다)이 있다. 부 게이트 소거법에 의하면, 소스 S에 인가되는 전압이 충분히 낮기 때문에, 걸어준 전압에 대한 소스 접합의 내전압이 낮아지므로, 셀 트랜지스터의 게이트 길이를 감소시킬 수 있다.

또한, 소스 S에 고전압을 가하는 방법에 의하면, 데이터를 소거할 때에 셀 트랜지스터를 통하여 흐르는 터널 전류가 칩 전체적으로 총 수 mA에 달할 수 있다. 칩에 내장된 승압 회로는 매우 작은 전류 공급 능력을 가지고 있으므로, 충분한 고전압이 공급될 수 없다. 그러므로, 전원 전압 Vcc뿐만 아니라, 데이터의 소거에 쓰이는 고전압을 외부 전원으로부터 공급해 주어야 한다. 반면에, 부 게이트 소거법에 의하면, 전원 전압 Vcc는 소스 S에 걸리는 전압으로서 충분하기 때문에, 고전압이 필요하지 않다.

상술한 바와 같이, 셀 트랜지스터에 저장된 데이터를 소거한 후에, 이 셀 트랜지스터에 데이터를 기입한다. 셀 트랜지스터에 데이터를 기입할 때에는, 제어게이트 CG에 12V 정도의 고전압을 가하고, 소스 S를 접지하며, 드레인 D에 7V 정도의 전압을 가한다. 따라서, 드레인 D와 소스 S 사이에 대전류가 흐르고, 드레인 접합 근방에 발생한 고에너지의 핫일렉트론이 부유게이트 FG 내에 주입되어 전자가 축적되고, 데이터 "0"이 기억된다.

상술한 기입 동작에 의하면, 초기화된 데이터 "1"만을 데이터 "0"으로 재기입할 뿐이고, 데이터 "0"을 데이터 "1"로 재기입할 수는 없다. 그러므로, 플래시 메모리에서는, 셀 트랜지스터에서 재기입하는 동작에 앞서서 소거 동작이 실행된다. 다시 말해서, 칩 혹은 블록 내의 모든 셀 트랜지스터를 일단 초기화하고, 그 다음에 셀 트랜지스터를 선택하여, 선택된 셀 트랜지스터에 데이터 "0"을 저장한다.

상술한 바와 같이, 핫일렉트론을 사용하여 부유게이트 FG에 전자를 주입하기 위해서는, 기입 시에 각 셀 트랜지스터에 1mA 정도의 큰 전류를 공급해야 한다. 이런 점을 고려하여, EEPROM과 같이, FN 터널전류를 이용해서 전자를 주입하여, 기입시의 전류를 감소시킨 플래시 메모리가 개발되었다. 따라서 이런 플래시 메모리에서는 전원의 단순화를 꾀할 수 있다.

플래시 메모리의 각각의 셀 트랜지스터에서는, 기입 동작을 드레인 접합측에서 하고, 소거 동작을 소스 접합측에서 한다. 따라서, 소자를 설계할 때에는, 이것들의 접합 프로필을 각각의 동작에 따라서 개별적으로 최적화하는 것이 바람직하다. 특히, 기입 효율을 높이기 위해서 드레인 접합에는 전계 집중형의 접합 프로필을 적용하고, 소거시 고전압 인가를 가능하게 하기 위해서 소스 접합에는 전계 완화형의 접합 프로필을 적용하여, 드레인 접합 프로필과 소스 접합 프로필을 비대칭으로 한다.

최근의 전지를 전원으로 하여 동작하도록 설계된 휴대형 전자 기기, 혹은 반도체 제조 공정의 미세화가 요구되는 점을 고려할 때, 저전압으로 동작하는 반도체 장치가 필요하다. 이러한 요구를 충족시키기 위해서, 전원전압 Vcc를 5V에서 3.3V로 저하시킨 반도체 장치가 활발히 개발되고 있다. 따라서, 3.3V의 전원에 의해서 동작하는 플래시 메모리도 개발되어 있다. 그러나 현재로서는, 3.3V의 전원을 쓰는 플래시 메모리이더라도, 셀 트랜지스터의 제어게이트 CG에 가하는 전압은, 동작의 고속화와 충분한 동작마진의 확보를 위해서, 칩에 내장된 워드선 승압 회로에 의해서 3.3V의 전원전압 Vcc를 5V로 승압하여 공급하고 있다.

플래시 메모리는, 데이터의 기입이나 판독, 복수의 메모리셀의 칩단위나 블록 단위로의 일괄적인 소거 및 상태 레지스터의 판독 등의 다양한 동작 상태를 선택적으로 설정할 수 있다는 측면에서 RAM(Random Access Memory)과 다르다. 이러한 동작 상태를 칩 인에이블 신호 /CE, 기입 인에이블 신호 /WE, 출력 인에이블 신호 /OE 등의 외부로부터의 제어신호의 조합에 의해서 지정할 경우, 기존의 EPROM이나 EEPROM과 비교할 때, 제어신호의 종류가 불어나게 된다. 이런 경우, 각각의 제어신호에 대하여 추가적인 입력단자가 필요하므로, 플래시 메모리의 각 입력단자는 EPROM이나 EEPROM 등의 각 입력단자와의 호환성이 없어져 사용하기 불편한 장치가 된다. 그러므로, 실제로 실용화되어 있는 플래시 메모리에서는, 제어신호의 조합을 입력하는 대신, 데이터나 어드레스의 조합을 다양한 동작 상태를 지정하기 위한 커맨드로서 입력하는 방식이 주류를 이루고 있다. 이 경우, 플래시 메모리는 외부로부터 입력된 다양한 커맨드를 판정하기 위한 커맨드 상태기(Command State Machine, CSM)와 판정된 커맨드를 실행하기 위한 기입 상태기(Write State Machine, WSM)를 갖고 있다.

그리고, 상술한 블록단위에서 소거동작을 수행하는 플래시 메모리에는 서로 다른 크기의 블록들 혹은 동일한 크기의 블록들이 포함된다(미국특허 제 4945570호).

또한, 각 블록마다 BP(Block Protect) 데이터 기억 영역을 가지고 있는 플래시 메모리가 있다. 블록내의 데이터의 소거 및 기입 동작을 금지하는 BP 데이터는 블록내의 데이터를 보호하기 위하여 기억된다. 이러한 특별한 플래시 메모리의 경우, /WP(Write Protect) 신호가 외부로부터 입력되는 입력단자를 가지고 있다. 이 /WP 신호가 액티브(low)일 때에는, 각 블록의 BP 데이터를 유효화 한다. 이 /WP 신호가 비액티브(high)일 때에는, 각 블록의 BP 데이터를 무효화한다. 따라서, 액티브(low) /WP 신호가 /WP 입력단자에 입력된 경우, BP 데이터가 BP 데이터 메모리 영역에 기억되어 있으면, 이 블록으로의 소거와 기입 동작이 금지되고, BP 데이터가 BP 데이터 메모리 영역에 기억되지 않으면, 이 블록으로의 소거 및 기입 동작이 허가된다. 비액티브(high) /WP 신호가 /WP 입력단자에 입력된 경우, 블록의 BP 데이터 메모리 영역에 BP 데이터가 기억되어 있는지의 여부에 관계없이 이 블록으로의 소거와 기입 동작이 허가된다.

/WP 입력단자를 제공하는 대신에, WP 설정 커맨드와, WP 해제 커맨드를 사용하면, 입력단자의 수를 늘릴 필요가 없다. 특히, 상술한 커맨드 방식을 사용한 플래시 메모리로 WP 설정 커맨드가 입력되면, 플래시 메모리에 기억된 /WP 신호는 액티브(low)된다. 위에서 설명한 커맨드 방식을 사용한 플래시 메모리로 WP 해제 커맨드가 입력되면, /WP 신호는 비액티브(high)된다. 이러한 방식에 의해 BP 데이터 기억 영역 내의 BP 데이터를 유효화하거나 무효화한다. 이 경우, /WP 입력단자가 불필요하기 때문에, 플래시 메모리의 각 입력단자와 EPROM이나 EEPROM 등의 각 입력단자 사이의 호환성을 유지할 수 있다.

그러나, 플래시 메모리의 셀 트랜지스터는, 소거 동작 과정에서 부유게이트 FG로부터 전자를 과도하게 방출하여 과잉 소거 상태가 되어, 이 셀 트랜지스터의 임계치가 부전압이 된다. 소거 동작 과정에서 셀 트랜지스터의 임계치가 부전압이 되면, 셀 트랜지스터의 선택 트랜지스터가 생략되므로, 판독 동작 과정에서 선택된 셀 트랜지스터와 동일한 비트선을 공유하는 비선택된 셀 트랜지스터에서 누설 전류가 발생한다. 결과적으로, 선택된 셀 트랜지스터에 기억된 데이터를 정확히 읽어 낼 수 없게 되어, 치명적인 결함을 초래한다.

이러한 플래시 메모리에서의 과잉소거를 방지하기 위해서, 소거 대상이 되는 각 셀 트랜지스터의 부유게이트 FG에 미리 전자를 공급하여(즉, 데이터 "0"을 기입한다), 모든 셀 트랜지스터의 부유게이트 FG의 전자량을 균일화하는 예비기입 동작(pre-write operation; Program Before Erase)을 수행한다. 따라서, 위에서 설명한 예비기입 동작 이후의 소거 동작에서, 모든 셀 트랜지스터의 부유게이트 FG에 축적된 전자들이 균일하게 방출되어 일부 셀 트랜지스터의 부유게이트 FG로부터 전자가 과도하게 방출되는 것을 방지하고 있다.

소거 동작에서는, 단시간의 소거 과정 이후에, 소거가 완전히 행해졌는지 여부를 소거 검증에 의해 확인한다. 모든 셀 트랜지스터의 데이터가 완전히 소거될 때까지 단시간의 소거 과정과 소거 검증을 되풀이한다. 이러한 방법에 의하여, 셀 트랜지스터의 부유게이트 FG에서 필요이상으로 전자가 방출되는 것을 방지한다.

그러나, 위에서 설명한 플래시 메모리에서는 모든 셀 트랜지스터의 데이터 소거에 지극히 장시간(수백 msec)이 필요하다. 따라서, 소거 동작 중에 전원이 차단되거나 리셋 신호가 입력될 가능성이 높아진다. 결과적으로 소거 동작이 강제적으로 종료될 수도 있고, 이것이 발생할 가능성을 무시할 수 없다.

셀 트랜지스터의 소거 동작이 어떤 비정상적인 원인에 의하여 종료될 경우, 셀 트랜지스터의 모든 데이터가 데이터 "1"(셀 트랜지스터의 임계치가 작다)로 초기화되지는 않고, 셀 트랜지스터의 데이터 중 일부는 데이터 "0"(셀 트랜지스터의 임계치가 크다)으로 남아있다. 상술한 바와 같이 기입 동작은, 초기화된 데이터 "1"을 데이터 "0"으로 재기입하는 것만 가능하므로, 데이터 "1"을 기입하는 것은 초기화된 데이터 "1"을 그대로 두는 것이다. 따라서, 소거 동작 후에 셀 트랜지스터의 데이터의 일부가 데이터 "O"으로 남아있으면, 이 셀 트랜지스터에는 데이터 "1"을 기입할 수 없다.

이러한 이유로 인해, 플래시 메모리는 모든 셀 트랜지스터에 대해 데이터가 완전히 소거되지 않을 가능성을 고려해야 하는 문제가 있다. 이러한 점이 플래시 메모리를 사용하는 시스템의 프로그램의 복잡화를 초래한다.

다른 것으로, 소거 동작의 성공여부를 나타내는 비트를 기억하기 위한 상태 레지스터를 가지고 있는 플래시 메모리가 있다.

그러나, 전원의 차단이나 장치의 리셋에 의해서 소거 동작이 강제적으로 종료된 때에는, 상태 레지스터도 리셋된다. 따라서, 이러한 상황에서는 더 이상 이 레지스터에 의해 소거 동작이 성공적인지 여부를 검출할 수 없다.

이러한 소거 동작의 강제 중단에 대한 대책 방법이 일본 특허 공개 공보5-325577호에 기재되어 있다. 도 10은 이 종래 방법에 의한 플래시 메모리 장치를 보여주는 블록도이다. 도 10에 의하면, 플래시 메모리 카드(101)은 입출력 포트(102), 전원 제어부(103), 단자 제어부(104), 어드레스 래치부(105), 어드레스 제어부(106), 제 1 내지 제 8 플래시 메모리 IC(107a∼107h), 입출력 포트(102)와 각 플래시 메모리 IC(107a∼107h) 사이를 연결하는 데이터 버스(108) 및 어드레스 제어부(106)과 각 플래시 메모리 IC(107a∼107h) 사이를 연결하는 어드레스 버스(109)를 가지고 있다.

플래시 메모리 카드(101)에서는, 제 1 플래시 메모리 IC(107a)에 기억된 데이터가 소거되면, 소거영역 기록 영역인 플래시 메모리 카드 최종 어드레스에 플래시 메모리 IC 소거종료 정보로서 데이터 "0"을 기입한다. 그리고, 제 2 플래시 메모리 IC(107b)에 기억된 데이터가 소거되면, 소거영역 기록 영역인 플래시 메모리 카드 최종 어드레스 직전의 어드레스에 플래시 메모리 IC 소거종료 정보인 데이터 "0"을 기입한다. 이러한 과정이 플래시 메모리 IC(107a∼107h)의 모든 소거 동작에 대해 반복된다.

상술한 방법에 따르면 소거종료 정보는 1비트이다. 전원의 차단이나 장치의 리셋으로 인해 소거 동작이 강제적으로 종료되었을 때(다시 말해서, "0"으로 데이터를 예비기입하고, 예비기입한 데이터를 "1"로 초기화하는 일련의 과정이 강제적으로 종료되었을 때)에는 소거종료 정보를 데이터 "0" 혹은 "1"로 지정할 수가 없다. 이 경우에는 소거 동작이 성공적인지 여부를 확인할 수 없다.

따라서, 예를 들어, 전원의 차단이나 디바이스의 리셋에 의해서 소거 동작이 강제적으로 종료된 때에는, 데이터가 성공적으로 소거되었는지 여부를 확인하는 유일한 방법은 모든 셀 트랜지스터로부터 데이터를 하나씩 읽어내는 것이다. 데이터 "0"은 더 이상 기입이 불가능하므로, 기입 동작을 중단하여야 하고, 별도의 오류 처리가 필요하게 되어 플래시 메모리를 사용하는 시스템의 프로그램의 복잡화를 피할 수 없다.

도 1은 본 발명의 비휘발성 반도체 기억 장치의 제 1 실시예를 나타내는 블록도이다.

도 2는 도 1의 장치에 있어서의 메모리셀의 데이터 기억 블록을 나타내는 블록도이다.

도 3은 도 1의 장치에 있어서의 ATD 어드레스 천이 검출 회로를 나타내는 블록도이다.

도 4는 도 1의 장치에 있어서의 멀티플렉서를 나타내는 블록도이다.

도 5는 도 1의 장치에 있어서의 소거 정상 종료 판정 회로를 나타내는 블록도이다.

도 6은 도 1의 장치에 있어서의 일괄소거를 위한 처리를 나타내는 플로우 차트이다.

도 7은 본 발명의 비휘발성 반도체 기억장치의 제 2 실시예에 있어서의 메모리셀 어레이의 데이터 기억 블록을 나타내는 블록도이다.

도 8은 본 발명의 비휘발성 반도체 기억장치의 제 3 실시예에 있어서의 멀티플렉서를 나타내는 블록도이다.

도 9는 플래시 메모리에 있어서의 부유게이트형 FET 구조의 셀 트랜지스터를 도시한 개략도이다.

도 10은 종래의 비휘발성 반도체 기억장치를 나타내는 블록도이다.

본 발명의 한 관점에 의하면, 복수의 비휘발성 메모리셀을 갖는 데이터 기억 블록을 포함하고, 데이터 기억 블록의 비휘발성 메모리셀에 데이터를 기입하기 전에 이 데이터 기억 블록 내의 각 비휘발성 메모리셀의 데이터를 소거하는 상기 비휘발성 반도체 기억기는: 데이터 기억 블록의 각 비휘발성 메모리셀과 동시에 소거되는 복수의 비휘발성 메모리셀을 갖는 소거 종료 데이터 기억 영역; 데이터 기억 블록의 비휘발성 메모리셀의 데이터 및 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 데이터의 소거 후, 복수의 비트를 포함하는 소거 종료 데이터를 소거 종료 데이터 기억 영역에 기입하기 위한 기입 요소; 및 소거 종료 데이터 기역 영역의 소거 종료 데이터를 판독하기 위한 판독 요소를 더 포함하고 있다.

본 발명의 1 실시예에 의하면, 복수의 비트로 이루어진 소거 종료 데이터는, 논리치 "0" 및 "1"을 각각 적어도 1개씩 포함하고 있다.

본 발명의 1 실시예에 의하면, 판독 요소는 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독한다. 상기 소거 상태 확인 신호는 미리 정해진 것이며, 어드레스 천이 검출 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 것이다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 데이터 소거에 쓰이는 각각의 신호선과, 데이터 기억 블록의 비휘발성 메모리셀의 데이터 소거에 쓰이는 각각의 신호선을 서로 공용한다.

본 발명의 1 실시예에 의하면, 이 비휘발성 반도체기는 또한, 판정 요소를 가지고 있어서, 판독 요소에 의해 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터가, 기입 요소에 의해 소거 종료 데이터 기억 영역에 기입된 소거 종료 데이터와 일치하면, 데이터 기억 블록의 비휘발성 메모리셀의 데이터 소거를 정상적으로 종료했다고 판정하고, 판독 요소에 의해 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터가, 기입 요소에 의해 소거 종료 데이터 기억 영역에 기입된 소거 종료 데이터와 일치하지 않으면, 데이터 기억 블록의 비휘발성 메모리셀의 데이터 소거에 이상이 있다고 판정한다.

본 발명의 1 실시예에 의하면, 판정 요소는, 소거상태 확인신호 및 어드레스천이 검출신호에 응답하여, 데이터 기억 블록내의 각 비휘발성 메모리셀의 데이터 소거를 정상적으로 종료했는지 혹은 이상이 있는지를 나타내는 판정 결과를 출력한다. 상기 소거 상태 확인 신호는 미리 정해진 것이며, 어드레스 천이 검출 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 것이다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 일부는 보호 데이터 기억 영역으로 사용되고, 이 보호 데이터 기억 영역에 데이터 기억 블록의 보호상태를 나타내는 블록 보호 데이터가 기억된다.

본 발명의 1 실시예에 의하면, 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 판독 요소가 보호 데이터 기억 영역 내의 블록 보호 데이터를 판독함과 동시에, 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독한다. 상기 소거 상태 확인 신호는 미리 정해진 것이며, 어드레스 천이 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 것이다.

본 발명의 1 실시예에 의하면, 이 비휘발성 반도체 기억기는 또한, 소거 동작을 데이터 기억 블록의 비휘발성 메모리셀과 소거 종료 데이터 기억 영역의 비휘발성 메모리셀로부터 독립적으로 수행하는 복수의 비휘발성 메모리셀로 구성된 보호 데이터 기억 영역을 가지고 있어서, 데이터 기억 블록의 보호 상태를 나타내는 블록 보호 데이터가 이 보호 데이터 기억 영역에 기억된다.

본 발명의 1 실시예에 의하면, 판독 요소는 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 보호 데이터 기억 영역의 블록 보호 데이터를 판독함과 동시에, 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독한다. 상기 소거 상태 확인 신호는 미리 정해진 것이며, 어드레스 천이 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 것이다.

본 발명의 1 실시예에 의하면, 이 비휘발성 반도체 기억기는 또한, 데이터 기억 블록의 비휘발성 메모리셀의 데이터를 판독하는데 쓰이는 비트선 중 하나를 용장 비트선으로 대체하기 위한 용장 요소를 가진다. 데이터 기억 블록의 각 비트선 및 소거 종료 데이터 메모리 영역의 비휘발성 메모리셀에 있는 데이터를 판독하는 데 쓰이는 각각의 비트선은 서로 공용된다. 데이터 기억 블록의 비트선을 용장 비트선으로 대체할 때에는 데이터 기억 블록의 비트선과 서로 공용되는 소거 종료 데이터 기억 영역의 비트선도 역시 용장 비트선으로 대체한다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 데이터를 판독할 때, 용장 비트선으로 대체된 소거 종료 데이터 기억 영역의 비트선은 차단된다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역의 비트선을 용장 비트선으로 대체한 소거종료 데이터 기억 영역 내의 비휘발성 메모리의 데이터를 판독할 때, 용장 비트선으로부터 나오는 비트는 무시되고, 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터가 성공적으로 소거되었는지 여부를 소거 종료 데이터 기억 영역의 다른 각 비트선으로부터 판독된 비트에 의하여 판정한다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역으로 기입되는 소거 종료 데이터는 논리치 "0" 및 "1"을 각각 적어도 1개씩 포함하고 있다. 이 경우, 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터에 논리치 "0" 및 "1"이 각각 적어도 1개씩 포함되었는지 여부를 판정하면, 소거 종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터가 성공적으로 소거되었는지 여부를 판정할 수 있다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터 소거에 쓰이는 각각의 신호선 및 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터 소거에 쓰이는 각각의 신호선은 서로 상용할 수 있다. 이 경우, 데이터 기억 블록 내의 각각의 비휘발성 메모리셀의 데이터 및 소거 종료 데이터 기억 영역 내의 각각의 비휘발성 메모리셀의 데이터를 확실히 소거할 수 있다.

본 발명의 1 실시예에 의하면, 판독 요소에 의해 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터가 기입 요소에 의해 소거 종료 데이터 기억 영역으로 기입된 소거 종료 데이터와 일치하면, 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터 소거가 성공적으로 종료된 것으로 판정할 수 있다. 이 경우, 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터와 기입될 소거 종료 데이터를 비교하므로, 소거 종료 데이터에 논리치 "0" 및 "1"이 적어도 각각 하나씩 포함되었는지 여부에 의해 판정하는 것보다 보다 정확한 판정을 내릴 수 있다.

본 발명의 1 실시예에 의하면, 판정 요소는 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터 소거가 성공적으로 종료되었는지 혹은 실패했는지 여부를 나타내는 결과를 출력한다.

본 발명의 1 실시예에 의하면, 소거 종료 데이터와 블록 보호 데이터를 동시에 판독하기 위하여, 데이터 기억 블록의 보호 상태를 나타내는 블록 보호 데이터가 기억된 보호 데이터 기억 영역을 갖고 있다. 이렇게 함으로써, 과정의 간략화와 고속화가 실현된다. 블록 보호 데이터는, 예컨대, 데이터 기억 블록 데이터의 소거 및 기입 동작을 금지하는 것이다.

본 발명의 1 실시예에 의하면, 소거 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 판독 요소가 보호 데이터 기억 영역의 블록 보호 데이터를 판독함과 동시에 소거 종료 데이터 메모리 영역의 소거 종료 데이터를 판독할 수 있다. 이렇게 함으로써, 처리의 간략화와 고속화가 실현된다.

본 발명의 1 실시예에 의하면, 데이터 기억 블록의 비트선이 용장 비트선으로 대체될 때마다 데이터 기억 블록의 비트선과 서로 상용되는 소거 종료 데이터 기억 영역의 비트선도 함께 용장 비트선으로 대체하기 위하여, 데이터 기억 블록 내의 메모리셀의 데이터를 판독하는데 쓰이는 각각의 비트선과 소거 종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터를 판독하는 각각의 비트선을 서로 공용할 수 있다. 이렇게 함으로써, 이 비휘발성 반도체 기억기의 구조를 간략화할 수 있다.

본 발명의 1 실시예에 의하면, 소거종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터를 판독할 때, 용장 비트선으로 대체된 소거 종료 데이터 기억 영역의 비트선은 차단된다. 혹은, 소거 종료 데이터 기억 영역의 비트선을 용장 비트선으로 대체하여 소거 종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터를 판독할 때, 소거 종료 데이터 기억 영역의 다른 비트선으로부터 판독된 비트에 의해 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터를 성공적으로 소거했는지 여부를 판정할 수 있다.

이 경우, 소거 종료 데이터 기억 영역 내의 비휘발성 메모리셀의 데이터를 판독할 때, 비트선을 용장 비트선으로 대체하지 않으므로, 소거 종료 데이터 기억 영역으로부터 소거 종료 데이터의 일부를 확실히 불러올 수 있다.

따라서, 여기에 설명된 발명은, (1)소거 동작이 예컨대 전원의 차단이나기의 리셋에 의해 강제적으로 종료되었을 때에도 소거 동작의 성공 여부의 판정이 보장되는 비휘발성 반도체 기억기를 제공하며, (2)적용이 용이하고, 이 메모리기를 사용한 시스템의 프로그램이 복잡하지 않은기를 제공하는 이점을 가지고 있다.

이하, 본 발명을 첨부도면을 참조하여 실시예에 의해 설명한다. 동일한 참조 번호는 동일한 구성 요소를 가리킨다.

(실시예 1)

도 1은 본 발명의 제 1 실시예의 비휘발성 반도체 기억기를 보여주는 블록도이다. 이 제 1 실시예의 기억기는, 플래시 메모리이고, 이 플래시 메모리는, 메모리셀 어레이(11), 외부로부터 어드레스를 입력받아서, 이 어드레스를 복호화하여 메모리셀 어레이(11)로 출력하는 디코더(12), 메모리셀 어레이(11)에 대한 소거 및 기입 동작을 하는 기입 상태기(13), 외부로부터 입력된 각 제어 신호나 각 어드레스에 따라서 커맨드의 종류를 판정하는 커맨드 상태기(14), 외부로부터 입력된 어드레스의 천이 상태 등을 검출하여, 타이밍 펄스(timing pulse)를 발생하는 ATD 어드레스 천이 검출 회로(15), 메모리셀 어레이(11)로부터의 데이터 및 용장 데이터를 입력받아서, 데이터 및 용장 데이터를 바꿔 출력하는 멀티플렉서(16), 메모리셀 어레이(11)로부터의 소거 종료 데이터를 입력받아서, 이 소거 종료 데이터를 미리 정해진 소거 종료 데이터와 비교하는 소거 정상 종료 판정 회로(17)을 가지고 있다.

메모리셀 어레이(11)은, N개의 데이터 기억 블록(21), 각각의 데이터 기억 블록(21)에 제공된 각각의 소거 종료(EC) 데이터 기억 영역(22)를 가지고 있다. 거기에 더하여, 메모리셀 어레이(11)은 대응하는 게이트 및 센스 앰프군(23)을 가지고 있다. 이 메모리셀 어레이(11)의 각 데이터 기억 블록(21)은, 디코더(12)로부터 입력된 열 어드레스 및 행 어드레스에 응답해서 데이터를 판독하거나 데이터를 기입하기 위하여 액세스되는 메모리셀을 가지고 있다.

또, 메모리셀 어레이(11)의 각 데이터 기억 블록(21)의 크기(비트 수)는, 동일할 수도 있고(균등 블록형), 서로 다를 수도 있다(예컨대, 부트블록(boot block)형). 또한, 각 데이터 기억 블록(21)은, HDD(Hard Disc Drive) 호환 시스템에 쓰이는 플래시 메모리에 있어서는 "섹터(sector)"라 칭하기도 한다.

도 2는, 이 메모리셀(11)의 데이터 기억 블록(21) 중 하나를 상세히 보여주고 있는 회로도이다. 또한 도 2에는, 이 데이터 기억 블록(21)에 해당하는 소거종료 데이터 기억 영역(22), 게이트 및 센스 앰프군(23), 용장 회로(24) 등이 나타나있다.

도 2에 나타난 것처럼, 데이터 기억 블록(21)은, 행렬 방향으로 배열된 복수의 셀 트랜지스터(31)을 포함하고 있다. 용장 회로(24)는 2열의 셀 트랜지스터(32)를 포함하고 있고, 소거 종료 데이터 기억 영역(22)는 1행의 셀 트랜지스터(33)을 포함하고 있다.

위에서 언급한 각 셀 트랜지스터의 구조는, 도 9에 나타낸 것과 대체로 동일하다. 특히, 각각의 셀 트랜지스터는, 제어게이트 CG에 게이트 산화막을 마련하여, 이 게이트 산화막 중에 부유게이트 FG를 배치한 부유게이트형 FET 구조를 가지고 있다.

소거 종료 데이터 기억 영역(22)의 모든 셀 트랜지스터(33)의 게이트는 EC 워드선(34)에 공통접속 되어있다. EC 드라이버(35)는, 행 어드레스에 응답해서, EC 워드선(34)를 통하여 소거종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33)을 ON으로 한다.

데이터 기억 블록(21)의 셀 트랜지스터(31) 및 용장 회로(24)의 셀 트랜지스터(32)는, 도 2에 나타난 바와 같이, 각 행에 구분되어 있다. 각 행에 있는 셀 트랜지스터의 게이트는 주워드선(36)에 공통접속 되어있다. 주워드선 드라이버(37)은, 행 어드레스에 응답해서, 각 주워드선(36)을 순차적으로 선택하여, 선택된 주워드선(36)을 통하여, 셀 트랜지스터(31) 및 셀 트랜지스터(32)를 ON으로 한다.

또한, 도 2에 나타난 바와 같이, 모든 셀 트랜지스터(31,32,33)도 역시 각 열에 구분되어 있다. 각 열에 있는 셀 트랜지스터의 드레인은 비트선(38)에 공통접속 되어있다. 모든 셀 트랜지스터(31,32,33)의 소스는, 소스회로(39)에 공통접속 되어있다.

비트선(38)은 2개씩 각 조에 구분되어 있고, 비트선(38)의 각 조에는 1개의 데이터를 나타내는 전압이 상보적으로 인가된다. 비트선(38)의 각 조는 2개의 선택 트랜지스터(41,42)에 접속되어 있다. 각 선택 트랜지스터(41)을 트랜지스터(43)을 통하여 기입 회로(44) 및 센스 앰프(45)에 접속함과 동시에, 각 선택 트랜지스터(42)를 트랜지스터(46)을 통하여 기입 회로(44) 및 센스 앰프(45)에 접속한다.

행 선택 드라이버(47)은, 행 어드레스에 응답해서, 각 선택 트랜지스터(41,42,43,46)을 선택적으로 ON하여, 비트선(38)을 8조 단위로 선택하고, 선택된 비트선(38) 중 적어도 8조를 대응하는 기입 회로(44) 및 센스 앰프(45)에 접속한다.

데이터 기억 블록(21)의 비트선(38)은 열 어드레스에 의해서 식별된다. 각 열 어드레스마다, 1워드(8비트)의 데이터를 나타내는 8조의 비트선(38)이 선택된다.

1개의 열 어드레스는, 소거 종료 데이터가 기억되는 소거 종료 데이터 기억 영역(22)의 셀 트랜지스터(33-EC0∼33-EC7) 중 하나에 해당한다. 소거 종료 데이터 기억 영역(22)의 셀 트랜지스터(33-EC0∼33-EC7) 이외의 다른 셀 트랜지스터(33)에는 보호 데이터 등의 데이터가 기억될 수 있다.

데이터를 독출하기 위하여, 주워드선 드라이버(37)에 의해서 주워드선(36)중 어느 하나를 통하여 셀 트랜지스터(31)을 ON으로 하는 동시에, 열 선택 드라이버(47)에 의해서 8조의 비트선(38)을 선택하여, 대응하는 기입 회로(44) 및 센스 앰프(45)에 접속한다. 소스 회로(39)에 의해서 선택된 셀 트랜지스터(31)의 소스를 접지하는 동시에, 각 센스 앰프(45)에 의해서 각 조의 비트선(38)의 전위를 저전위로 설정한다. 결과적으로, 각 비트선(38)에는 각 셀 트랜지스터로부터 신호전압이 주어져, 결국 각 조의 비트선(38)의 데이터 값이 대응하는 센스 앰프(45)를 통하여 전달된다.

8조의 비트선(38) 중 1조를 용장 회로(24)의 1조의 비트선(38)로 대체한 경우, 용장 센스 앰프(49)에 의해서 용장 회로(24)의 비트선(38)에 저전위가 주어져, 데이터 값이 용장 센스 앰프(49)를 통하여 전달된다.

데이터를 소거하기 위해서는, 주워드선(36)을 통하여 모든 셀 트랜지스터를 ON으로 하고, 소스회로(39)에 의해서 각 셀 트랜지스터의 소스를 접지한다. 미리 정해진 전압을 기입 회로(44)로부터 비트선(38)을 통하여 각 셀 트랜지스터에 제공하여, 셀 트랜지스터를 예비기입한다. 주워드선(36)을 통하여 각 셀 트랜지스터 게이트에 부전압을 가하는 동시에, 소스회로(39)에 의해서 각 셀 트랜지스터 소스의 전위를 전원 전압과 일치하게 설정하여, 모든 셀 트랜지스터의 데이터를 일괄해서 소거한다.

데이터의 기입을 위해서는, 주워드선(36)중 어느 하나를 통하여 셀 트랜지스터(31)을 ON으로 하는 동시에, 열 선택 드라이버(47)에 의해서 8조의 비트선(38)을 선택한다. 소스회로(39)에 의해서 각 셀 트랜지스터 소스를 접지함과 동시에, 미리 정해진 일정한 전압을 각 기입 회로(44)로부터 해당 조의 비트선(38)을 통하여 각 셀 트랜지스터로 선택적으로 공급하여, 이 셀 트랜지스터에 데이터가 기억된다.

8조의 비트선(38) 중 1조를 용장 회로(24)의 1조의 비트선(38)로 대체한 경우에, 미리 정해진 전압이 용장 기입 회로(48)로부터 용장 회로(24)의 각 비트선(38)을 통하여 각 셀 트랜지스터(32)에 인가되어, 이 셀 트랜지스터(32)에 데이터가 기억된다.

소거종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33)도 데이터 기억 블록(21)의 각 셀 트랜지스터(31)과 같은 방법으로 동작한다. 특히, EC 워드선(34)를 통하여 해당 각 셀 트랜지스터(33)을 ON으로 하는 동시에, 열 선택 드라이버(47)에 의해서 8조의 비트선(38)을 선택하고, 이것을 대응하는 기입 회로(44) 및 센스 앰프(45)에 접속하여, 판독 및 기입 동작을 수행한다. 더욱이, 셀 트랜지스터(33)의 데이터는, 전에 설명한 방법으로 다른 셀 트랜지스터의 데이터와 함께 소거된다.

용장 회로(24)는, 데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조에 관계되는 결함이 있을 때에만 쓰인다. 동작중에는, 결함과 관계된 비트선(38)을 대신하여, 용장 회로(24)의 열 어드레스를 선택함으로써, 이 용장 회로(24)의 비트선(38)을 활용한다. 도 1로 돌아가서, 디코더(12)는, 외부로부터 입력된 어드레스를 열 어드레스 및 행 어드레스에 복호화 한다. 행 어드레스는 메모리셀 어레이(11)의 워드선 중 하나를 지정한다. 열 어드레스는, 메모리셀 어레이(11)의 8조의 비트선(38)(도 2)을 지정한다.

도 1의 기입 상태기(13)은, 커맨드 상태기(14)로부터의 커맨드에 응답하여 동작하여, 메모리셀 어레이(11)의 데이터 기억 블록(21)의 각 메모리셀 즉, 셀 트랜지스터에 데이터를 기입하거나, 각 기억 블록 단위로 데이터 기억 블록(21) 내의 각 메모리셀의 데이터를 일괄해서 소거한다.

도 1의 커맨드 상태기(14)는, 외부로부터 입력된 데이터 및 어드레스는 물론, 외부로부터 입력된 칩 인에이블 신호/CE, 기입 인에이블 신호/WE 및 출력 인에이블 신호/OE 등의 제어신호에 따라서 커맨드의 종류를 판정하는 회로이다.

예컨대, 칩 인에이블 신호/CE가 액티브(low)일 때에는, 이 플래시 메모리가 액세스의 대상이 되는 것을 나타내고, 기입 인에이블 신호/WE가 액티브(low)일 때에는, 기입 액세스가 행해지는 것을 나타내며, 출력 인에이블 신호/OE가 액티브(low)일 때에는, 판독 액세스가 행해지는 것을 나타낸다.

1 내지 수회의 버스(bus) 주기 동안에, 커맨드 상태기(14)는 이 제어신호에 의해서 표시되는 액세스의 종류를 판정하고, 데이터의 값을 검출하거나, 혹은 어드레스의 값이 미리 정해진 값인가 아닌가를 검출함으로써, 커맨드의 종류를 판정하여, 이 커맨드를 기입 상태기(13)으로 송출한다. 이러한 커맨드에는 예컨대, 데이터의 기입을 지시하는 커맨드, 데이터 기억 블록(21) 내의 각 메모리셀의 데이터 일괄소거를 지시하는 커맨드 및 이 일괄소거가 성공했는지 여부의 확인을 지시하는 커맨드가 있다. 일괄소거가 성공했는지 여부의 확인을 지시하는 커맨드를 받으면, 커맨드 상태기(14)는 블록 소거 상태 확인 신호를 H레벨로 한다.

커맨드 상태기(14)에는, 전원의 투입시나 시스템의 리셋시에, 외부로부터 리셋 신호가 입력된다. 이 리셋 신호에 응답하여, 이 커맨드 상태기(14)의 초기화가 행하여진다.

도 3은, 도 1에 나타난 ATD 어드레스 천이 검출 회로(15)의 구성을 상세히 보여주고 있는 도면이다.

도 3을 참조하면, 각 에지 검출 회로(RFDET)(51)에, 외부로부터의 각 어드레스 신호 A0, Al......An을 입력하여, 이 에지 검출 회로(51)에 의해 각 어드레스 신호의 상승 및 하강을 검출한다. 검출회로(51)이 어드레스 신호의 상승 및 하강을 검출하는 각각의 동안에, 펄스 신호를 NAND 회로(53)에 가한다. 동시에, 커맨드 상태기(14)(도 1)로부터의 블록 소거 상태 확인 신호를 상승 검출 회로(52)에 입력하여, 이 상승 검출 회로(52)에 의해 블록 소거 상태 확인 신호의 상승을 검출한다. 상승 검출 회로(52)가 블록 소거 상태 확인 신호의 상승을 검출하는 각각의 동안에, 펄스 신호를 NAND 회로(53)에 가한다. NAND 회로(53)은, 각 에지 검출 회로(51)로부터의 신호와 상승 검출 회로(52)로부터의 펄스 신호의 NAND를 구하여, 이 결과를 펄스 발생 회로(54)에 가한다. 펄스 발생 회로(54)는, NAND 회로(53)으로부터 펄스 신호를 받으면, 메모리셀 어레이(11)의 각 센스 앰프(45)나 디코더(12) 등을 제어하기 위한 타이밍 펄스를 생성하여 출력한다. 이 타이밍 펄스로는, 예컨대, 메모리셀 어레이(11)의 각 센스 앰프(45)에 대한 비트선 프리챠지(pre-charge) 신호 및 센스 앰프 인에이블 신호 등이 있다. 각 센스 앰프(45)는, 비트선 프리챠지 신호에 응답하여, 데이터의 판독이나 기입 직전에 각 비트선을 프리챠지하고, 센스 앰프 인에이블 신호에 응답하여, 각 비트선 상의 신호전압을 증폭하여 출력한다.

ATD 어드레스 천이 검출 회로(15)는, 외부로부터의 칩 인에이블 신호 /CE를 검출하는 회로나, 외부로부터의 판독 어레이 커맨드(즉, 판독 모드에 트리핑하기 위한 커맨드)에 응답하여 커맨드 상태기(14)(도 1)에 의해서 생성되는 판독 어레이 신호를 검출하는 회로를 포함할 수 있다.

도 4는, 도 1에 나타난 멀티플렉서(16)의 구조를 상세히 보여주고 있는 도면이다.

각 게이트 회로(61)은, 1워드(8비트)를 출력하는 메모리셀 어레이(11)(도 1)의 각 센스 앰프(45)(도 2)에 대응한다. 도 4에 나타난 바와 같이, 각 데이터 신호 DAT0, DATl, ······, DAT7이 각 센스 앰프(45)로부터 게이트 회로(61)로 입력된다. 용장 회로(24)의 용장 센스 앰프(49)로부터의 용장 데이터 신호 RDAT 및 각 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7도 게이트 회로(61)로 입력된다.

데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조에 관계된 결함이 없으면, 각 게이트 회로(61)은 각 센스 앰프(45)로부터의 데이터신호 DAT0, DATl, ······, DAT7을 선택하여 출력한다. 데이터신호 DATl, ······, DAT7은 NOR 회로(62)를 통하여 송출되고, 데이터 신호 DAT0은 게이트 회로(63)을 통하여 송출된다.

데이터 기억 블록(21)의 비트선(38)로 이루어진 각 조 중 어느 하나에 관계되는 결함이 있으면, 결함이 있는 비트선(38)로 이루어진 조에 해당하는 용장 데이터치환 신호 MAT0, MATl, ······, MAT7 중 어느 하나가 H레벨로 설정되어, 이 H레벨의 용장 데이터 치환 신호가 게이트 회로(61)중 어느 하나에 추가된다. 이 게이트 회로(61)은, 센스 앰프(45)로부터의 데이터 신호 대신에, 용장 데이터 신호 RDAT를 출력한다.

데이터 기억 블록(21)에 있는 각 셀 트랜지스터의 데이터를 기입 혹은 판독할 경우, 이 셀 트랜지스터의 일괄소거가 성공했는지 여부는 확인되지 않는다. 각각의 게이트 회로(61)로부터의 각각의 신호가 NOR 회로(62) 혹은 게이트 회로(63)을 통하여 송출되는 동안, 커맨드 상태기(14)로부터의 블록 소거 상태 확인 신호가 L레벨로 설정된다.

이 셀 트랜지스터의 일괄소거가 성공했는지 여부를 확인할 때에는, 커맨드 상태기(14)로부터의 블록 소거 상태 확인 신호가 H레벨로 설정된다.

이 경우, 게이트 회로(63)은, 게이트 회로(61)로부터의 데이터 신호 DAT0을 차단하고, 데이터 신호 DAT0 대신에, 소거 정상 종료 판정 회로(17)로부터의 소거 상태 판정 신호를 반전하여 송출한다. 후에 설명할 바와 같이, 이 일괄소거 상태 판정 신호는, 데이터 기억 블록(21)에 있는 각 셀 트랜지스터의 데이터의 일괄소거에 성공하면 H레벨이 되고, 실패하면 L레벨이 된다. 다시 말해서, 일괄소거에 성공하면 게이트 회로(63)으로부터 L레벨의 신호가 송출되고, 일괄소거에 실패하면 게이트 회로(63)으로부터 H레벨의 신호가 송출된다.

커맨드 상태기(14)로부터의 블록 소거 상태 확인 신호가 H레벨이 되면, 각 NOR 회로(62)의 출력이 L레벨로 고정된다.

이 결과, 데이터 기억 블록(21)의 각 셀 트랜지스터의 데이터 일괄소거에 성공하면, 멀티플렉서(16)으로부터 출력되는 8비트의 신호는 "0"이 되고, 일괄소거에 실패하면, 이 멀티플렉서(16)으로부터 출력되는 8비트의 신호는 "1"이 된다.

도 5는, 도 1에 나타난 소거 정상 종료 판정 회로(17)의 구조를 상세히 보여주고 있는 회로도이다.

도 5를 참조하면, 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7이 NOR 회로(64,65)로 입력된다. 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7과 동시에, 블록 소거 상태 확인 신호도 반전 회로(66)을 통하여 NOR 회로(64,65)로 입력된다. NOR 회로(64)로부터의 각 신호는 NAND 회로(67-1∼67-4)로 입력된다. 동시에, 데이터 기억 블록(21)(도 2)의 각 센스 앰프(45)(도 3)로부터의 데이터 신호 DAT0, DAT2, DAT4, DAT6도 각 반전회로(68)을 통하여 NAND 회로(67-1∼67-4)로 입력되어, 이 NAND 회로(67-1∼67-4)는 각 입력 신호의 NAND 연산을 나타내는 신호를 출력한다. 유사하게, 각 NOR 회로(65)로부터의 신호가 NAND 회로(69-1∼69-4)로 입력된다. 동시에, 데이터 기억 블록(21)(도 2)의 각 센스 앰프(45)(도 3)로부터의 데이터 신호 DATl, DAT3, DAT5, DAT7이 NAND 회로(69-1∼69-4)로 입력되어, 이 NAND 회로(69-1∼69-4)는 각 입력 신호의 NAND 연산을 나타내는 신호를 출력한다. 그리고, NAND 회로(67-3, 67-4, 69-3, 69-4)로부터의 신호가 NAND 회로(71)로 입력되어, 이 NAND 회로(71)은 각 입력 신호의 NAND 연산을 나타내는 신호를 출력한다. 유사하게, NAND 회로(67-1, 67-2, 69-1, 69-2)로부터의 신호가 NAND 회로(72)로 입력되어, 이 NAND 회로(72)는 각 입력신호의 NAND 연산을 나타내는 신호를 출력한다. 또한, NAND 회로(71,72)로부터의 신호가 NOR 회로(73)으로 입력되어, 이 NOR 회로(73)은 각각의 입력을 NOR 연산함으로써 소거 상태 판정 신호를 출력한다.

데이터 기억 블록(21)의 각 셀 트랜지스터의 일괄소거가 성공했는지 여부를 확인할 경우에는, 커맨드 상태기(14)로부터의 블록 소거 상태 확인 신호가 H레벨이 된다. 따라서, 반전 회로(66)의 출력이 L레벨이 되어 각각의 NOR 회로(64,65)에 첨가된다. 데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조에 관계되는 결함이 없으면, 모든 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7이 L레벨로 설정되고, NOR 회로(64,65)로부터는 H레벨의 신호가 출력된다.

후에 설명할 바와 같이, 데이터 기억 블록(21) 내에 있는 각 셀 트랜지스터의 데이터의 일괄소거가 성공했을 때에는, 기입 상태기(13)(도 1)에 의해서, 데이터 기억 블록(21)(도 2)의 소거 종료 데이터 기억 영역(22)(도 2)의 각 셀 트랜지스터(33-EC0∼33-EC7)에 소거종료 데이터 "1010101"이 기입된다. 커맨드 상태기(14)(도 1)로부터의 블록 소거 상태 확인 신호가 H레벨이 되면, 이 소거 종료 데이터 기억 영역(22)의 소거 종료 데이터 "1010101"는, 데이터 신호 DAT0, ······, DAT7로서, 소거 정상 종료 판정 회로(17)에 입력된다.

NOR 회로(64)로부터의 H레벨 신호는 NAND 회로(67-1∼67-4)로 입력된다. 동시에, 데이터 신호 DAT0, DAT2, DAT4, DAT6("1111")을 각 반전 회로(68)을 통해 NAND 회로(67-1∼67-4)로 입력하여, 이 NAND 회로(67-1∼67-4)는 각각의 NAND 연산을 나타내는 H레벨의 신호를 출력한다. 유사하게, NOR 회로(65)로부터의 H레벨의 신호가 NAND 회로(69-1∼69-4)에 입력된다. 동시에, 데이터 신호 DAT1, DAT3, DAT5, DAT7("0")을 NAND 회로(69-1∼69-4)로 입력하여, 이 NAND 회로(69-1∼69-4)는 각각의 NAND 연산을 나타내는 H레벨의 신호를 출력한다. NAND 회로(67-1∼67-4, 69-1∼69-4)로부터 출력된 H레벨의 신호에 응답하여, NOR 회로(73)으로부터 H레벨의 소거 상태 판정 신호가 출력된다.

데이터 기억 블록(21)의 각 셀 트랜지스터 데이터의 일괄소거가 성공하지 않았을 때에는, 데이터 기억 블록(21)의 소거종료 데이터 기억 영역(22)의 셀 트랜지스터(33-EC0∼33-EC7)로 소거종료 데이터의 기입이 행해지지 않는다. 대신에, 이 셀 트랜지스터에는, 소거종료 데이터 "1010101" 이외의 데이터(예컨대, "0" 혹은 "11111111")가 기입되어, 이 오류 데이터가 데이터 신호 DAT0, ······, DAT7로서, 소거 정상 종료 판정 회로(17)에 입력된다.

이 경우, NAND 회로(67-1∼67-4, 69-1∼69-4) 중의 적어도 1개로부터 L레벨의 신호가 출력되므로, NOR 회로(73)으로부터는 L레벨의 소거 상태 판정 신호가 출력된다.

일괄소거가 성공했는지 여부를 확인하기 위한 블록 소거 상태 확인 신호가 H레벨일 때, 일괄소거가 성공했음을 나타내는 소거 종료 데이터 "1010101"이 셀 트랜지스터(33-EC0∼33-EC7)에 기입되는 경우, 이 소거 정상 종료 판정 회로(17)로부터의 소거 상태 판정 신호는 H레벨이 된다. 반면에, 일괄소거에 실패하여, 소거종료 데이터 "1010101"이 기입되지 않은 경우에는, 이 소거 정상 종료 판정 회로(17)로부터의 소거 상태 판정 신호가 L레벨이 된다.

데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조 중 어느 하나에 관계되는 결함이 있는 경우에는, 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7 중 어느 하나가 H레벨로 설정된다. 이 경우, L레벨의 신호를 NOR 회로(64, 65) 중 어느 하나로부터 NAND 회로(67-1∼67-4, 69-1∼69-4) 중 어느 하나로 출력하여, 이것은 H레벨로 고정된 신호를 출력한다. 따라서, 다른 각 NAND 회로에 옳은 소거종료 데이터의 데이터 신호가 입력되어 있으면, 모든 NAND 회로(67-1∼67-4, 69-1∼69-4)로부터 H레벨의 신호가 출력된다. 이것에 응답하여, 이 소거 정상 종료 판정 회로(17)로부터의 소거 상태 판정 신호가 H레벨이 된다.

예컨대, 용장 데이터 치환 신호 MATO가 H레벨로 설정된 경우는, 소거 종료 데이터의 데이터 신호 DAT0이 H레벨인지 L레벨인지에 관계없이, NAND 회로(67-1)의 출력은 H레벨이 된다. 다른 NAND 회로(67-2∼67-4, 69-1∼69-4)에, 옳은 소거종료 데이터의 데이터 신호 DATl, ······, DAT7이 입력되어 있으면, 소거 상태 판정 신호가 H레벨이 된다.

데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조 중 어느 하나에 관계되는 결함이 있고, 데이터신호 DAT0, ······, DAT7 중 어느 하나가 오류일 가능성이 있는 경우에, 용장 데이터 치환 신호 MAT0, MATl, ······, MAT7 중 어느 하나를 H레벨로 설정한다. 이렇게 함으로써, 잘못된 데이터 신호와 함께 입력된 NAND 회로(67-1∼67-4, 69-1∼69-4)중 어느 하나의 출력을 H레벨로 고정하였다. 결과적으로, 잘못된 데이터 신호는 무시되고, 잘못된 데이터 신호 이외의 데이터 신호에 의해서만 소거 상태 판정 신호의 레벨이 결정되어, 일괄소거가 성공했는지 여부가 확인된다. 따라서, 데이터 기억 블록(21)의 비트선(38)로 이루어지는 각 조 중 어느 하나에 관계되는 결함이 있더라도, 일괄소거가 성공했는지 여부를 확인할 수 있다.

데이터 기억 블록(21)에 있는 셀 트랜지스터의 데이터의 기입이나 판독 시에, 이 셀 트랜지스터의 일괄소거가 성공했는지 여부가 확인되지 않은 때에는, 블록 소거 상태 확인 신호를 L레벨에 설정한다. 따라서, 각 NOR 회로(64, 65)(도 5)등이 디스에이블(disable)상태가 되어, 각 센스 앰프로부터의 데이터 신호 등의 신호 천이에 응답하여 발생하는 스위칭 잡음(switching noise)이 억제되고, 소비 전류가 감소할 수 있다.

도 6은 데이터 기억 블록(21)의 각 셀 트랜지스터의 일괄소거 및, 데이터 기억 블록(21)의 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)에 소거 종료 데이터 "1010101"을 기입하는 과정을 나타내는 흐름도이다.

우선, 외부에서, 데이터 기억 블록(21)의 각 셀 트랜지스터의 일괄소거를 요청하는 커맨드를 커맨드 상태기(14)로 입력한다. 커맨드 상태기(14)는 이 커맨드를 인식하여, 기입 상태기(13)에 일괄소거를 요청한다. 이 요청에 응답하여, 기입 상태기(13)은, 소거종료 데이터 기억 영역(22)의 각 셀 트랜지스터에 대하여 예비기입을 수행한다(단계 201). 결과적으로, 이 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)에는 "0"이 기억된다. 유사하게, 기입 상태기(13)은, 데이터 기억 블록(21)의 각 셀 트랜지스터에 대하여 예비기입을 수행한다(단계 202).

다음에, 기입 상태기(13)은, 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터의 데이터 및 데이터 기억 블록(21)의 데이터를 소거한다. 이 소거는, 각 워드선을 통하여 모든 셀 트랜지스터의 게이트에 부전압을 가함과 동시에, 소스 회로(39)에 의해서 모든 셀 트랜지스터의 소스 전위를 전원 전압으로 설정함으로써 수행된다.

소스 회로(39)는, 각 셀 트랜지스터의 소스에 펄스와 같은 방법(이하 소거펄스라 한다)으로 전위를 공급하여, 각 셀 트랜지스터의 부유게이트로부터 신호전하를 끌어내어, 각 셀 트랜지스터의 임계치를 감소시킨다(단계 203). 그 다음에, 기입 상태기(13)은, 소거 종료 데이터 기억 영역(22) 및 데이터 기억 블록(21)의 각 셀 트랜지스터의 임계치가 미리 정해진 값 이하가 되었는지 여부를 판정한다(단계 204).

제조 과정이나 레이아웃(layout) 등으로 인해, 소거 펄스에 의해 저하되는 각 셀 트랜지스터의 임계치의 저하량은 균일하지 않다. 그러므로, 각 셀 트랜지스터의 임계치는 서로 다르다. 이 차이를 작게 하기 위해서, 각 셀 트랜지스터의 임계치가 설정치 이하가 될 때까지, 각 셀 트랜지스터에 짧은 소거 펄스를 연속적으로 인가하게 된다. 이 때문에 단계 203 및 204는 반복된다.

기입 상태기(13)이 소거 종료 데이터 기억 영역(22) 및 데이터 기억 블록(21)의 각 셀 트랜지스터의 임계치가 설정치 이하가 되었다고 판정할 때(단계 204, Yes)까지 위에서 설명한 단계 203 및 204는 반복된다. 이 때, 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)에는, 데이터 "11111111"이 기억된다.

마지막으로, 기입 상태기(13)은, 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)에 소거 종료 데이터 "1010101"을 기입한다(단계 205).

상술한 바와 같이, 소거 종료 데이터 기억 영역(22) 및 데이터 기억 블록(21)의 각 셀 트랜지스터의 데이터를 소거하고, 소거종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)에 소거 종료 데이터 "O1010101"을 기입한 후에는, 다음과 같은 순서로 소거 종료 데이터 기억 영역(22)로부터 소거 종료 데이터가 독출된다.

우선, 외부에서, 일괄소거가 성공했는지 여부의 확인을 요청하는 커맨드를 커맨드 상태기(14)로 입력한다. 커맨드 상태기(14)는 이 커맨드를 인식하여, 블록 소거 상태 확인 신호를 H레벨에 설정한다. 이 블록 소거 상태 확인 신호는, ATD 어드레스 천이 검출 회로(15), 디코더(12), 소거 정상 종료 판정 회로(17) 및 멀티플렉서(16)에 주어진다.

ATD 어드레스 천이 검출 회로(15)는, 이 H레벨의 블록 소거 상태 확인 신호에 응답하여, 센스 앰프 인에이블 신호를 출력한다. 이 ATD 어드레스 천이 검출 회로(15)는, 상술한 바와 같이, 어드레스 신호의 천이에도 응답하여, 센스 앰프 인에이블 신호를 출력한다.

소거 정상 종료 판정 회로(17)은, H레벨의 블록 소거 상태 확인 신호에 응답하여, 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)로부터 소거 종료 데이터를 판독하여, 이 소거종료 데이터가 미리 정해진 데이터 "O1010101"과 일치하는지 여부를 판정한다. 소거 종료 데이터가 미리 정해진 데이터 "O1010101"과 일치하면, H레벨의 소거 상태 판정 신호를 출력하고, 일치하지 않으면, L레벨의 소거 상태 판정 신호를 출력한다.

이 소거 상태 판정 신호가 L레벨일 경우, 예컨대, 일괄소거 과정 중의 전원의 차단이나 디바이스의 리셋으로 인해, 일괄소거가 중단된 것으로 간주된다.

멀티플렉서(16)은, H레벨의 블록 소거 상태 확인 신호에 응답하여, 일괄소거의 성공을 나타내는 8비트의 신호 "0" 혹은 일괄소거의 실패를 나타내는 8비트의 신호 "1"을 출력한다.

이런 방법에 의해, 단지 일괄소거가 성공했는지 여부의 확인을 요청하는 커맨드를 외부에서 입력함으로써, 데이터 기억 블록(21)의 일괄소거가 성공했는지 여부를 검출할 수 있다. 커맨드 상태기(14)는, 다른 커맨드가 입력되거나, 전원이 차단되거나, 디바이스가 리셋될 때까지, H레벨의 블록 소거 상태 확인 신호를 계속해서 출력한다. 이렇게 해서, 단지 어드레스를 천이하여 다른 데이터 기억 블록을 지정함으로써, ATD 어드레스 천이 검출 회로(15)에 의해 다른 데이터 기억 블록의 소거상태를 고속으로 알 수 있다.

(실시예 2)

도 7은 본 발명의 메모리셀 어레이(11)의 제 2 실시예에 의한 데이터 기억 블록(221) 중 하나를 보여주는 상세 회로도이다.

본 발명의 제 2 실시예에 의한 비휘발성 반도체 기억 장치의 구조는, 데이터 기억 블록(221)이 제 1 실시예에 의한 데이터 기억 블록(21)과 다른 점을 제외하고는, 제 1 실시예에 의한 비휘발성 기억 장치의 구조와 대략적으로 동일하다.

본 발명의 제 2 실시예에 의한 각 데이터 기억 블록(221)에서는, 커맨드 상태기(14)(도 1)로부터의 블록 소거 상태 확인 신호가 반전 회로(81)을 통해 용장 회로(24)의 선택 트랜지스터(82)에 추가되어 있다. 이 블록 소거 상태 확인 신호가 L레벨일 때, 요컨대 데이터 기억 블록(221)에 대해 데이터를 기입하거나 판독할 때에는, 선택 트랜지스터(82)를 ON으로 함으로써, 이 용장 회로(24)와 용장 센스 앰프(49)를 접속하여, 이 용장 회로(24)를 사용 가능하게 한다.

블록 소거 상태 확인 신호가 H레벨일 때, 즉, 일괄소거가 성공했는지 여부를 확인할 때에는, 선택 트랜지스터(82)를 OFF로 하여, 이 용장 회로(24)와 용장센스 앰프(49) 사이를 차단한다.

H레벨의 블록 소거 상태 확인 신호에 응답하여, 이 데이터 기억 블록(221)의 게이트 스위치(84)가 열림으로써, 블록 보호 비트 어레이(83)으로부터의 보호 비트가 용장 센스 앰프(49)를 통해 멀티플렉서로 송출된다.

따라서, 블록 소거 상태 확인 신호가 H레벨일 때에는, 소거 종료 데이터 기억 영역(22)의 각 셀 트랜지스터(33-EC0∼33-EC7)로부터 소거 종료 데이터 "1010101"을 독출함과 동시에, 블록 보호 비트 어레이(83)으로부터 보호 비트를 독출한다. 이렇게 해서, 처리의 간략화와 고속화를 꾀할 수 있다.

이 블록 보호 비트 어레이(83)은, 메모리셀(11)(도 1)의 각 데이터 기억 블록(221)에 해당하는 각각의 보호 비트를 기억할 수 있다, 이렇게 해서, 각 보호 비트에 따라서, 데이터 기억 블록(221)에 대한 소거 및 기입 동작을 금지하거나 허가한다.

이 블록 보호 비트 어레이(83)의 구조는 대체로 데이터 기억 블록(221)의 구조와 동일하다. 특히, 블록 보호 비트 어레이(83)은 보호 비트를 기억하기 위한 셀 트랜지스터를 갖고 있다.

이 블록 보호 비트 어레이(83)의 각 셀 트랜지스터의 소스와 데이터 기억 블록(221)의 각 셀 트랜지스터의 소스는 완전히 분리되어, 개별적으로 구동된다. 이런 구조에 의해서, 데이터 기억 블록(221)의 각 셀 트랜지스터의 데이터가 일괄 소거되더라도, 이 데이터 기억 블록(221)에 해당하는 블록 보호 비트 어레이(83)의 셀 트랜지스터의 보호 비트는 소거되지 않는다.

(실시예 3)

도 8은 본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억장치의 멀티플렉서(316)의 구조를 상세히 보여주고 있는 회로도이다.

이 멀티플렉서(316)은, 게이트회로(85)를 부가한 것을 제외하고는 도 4의 멀티플렉서(16)과 기본적으로 동일하다. 또한, 이 멀티플렉서(316)은, 도 7에 나타난 본 발명의 제 2 실시예에 따른 데이터 기억 블록(221)에 적용할 수 있도록 설정된 것이어서, 용장 센스 앰프(49)(도 7)로부터의 보호 비트를 게이트 회로(85)에 입력한다.

따라서, 본 발명의 제 3 실시예에 의한 도 7 및 도 8을 참조하면, 블록 소거 상태 확인 신호가 H레벨일 때, 선택 트랜지스터(82)가 OFF로 되어, 용장 회로(24)와 용장 센스 앰프(49) 사이가 차단되고, 게이트 스위치(84)가 개방되어, 블록 보호 비트 어레이(83)으로부터의 보호 비트가 용장 센스 앰프(49)를 통해 게이트 회로(85)로 출력된다.

이 게이트 회로(85)는, 블록 소거 상태 확인 신호가 H레벨이 되면, 게이트 회로(61)로부터의 데이터신호 DAT1을 차단하고, 대신에, 용장 센스 앰프(49)로부터의 보호 비트를 반전하여 출력한다.

블록 보호 비트 어레이(83)의 보호 비트가 기입 상태(데이터 "0")에 있으면, 데이터 기억 블록(221)에 대한 소거 및 기입 동작이 금지되고, 블록 보호 비트 어레이(83)의 보호 비트가 소거 상태(데이터 "1")에 있으면, 데이터 기억 블록(221)에 대한 소거 및 기입 동작이 허가된다. 따라서, 데이터 기억 블록(21)로의 소거 및 기입 동작이 금지되어 있는 때에는, 게이트 회로(85)로부터 H레벨의 신호가 출력되고, 데이터 기억 블록(21)로의 소거 및 기입 동작이 허가되어 있는 때에는, 게이트 회로(85)로부터 L레벨의 신호가 출력된다.

블록 소거 상태 확인 신호가 H레벨일 때에는, 소거 종료 데이터 기억 영역(22)의 셀 트랜지스터(33-EC0∼33-EC7)로부터 소거 종료 데이터 "1010101"을 판독함과 동시에, 블록 보호 비트 어레이(83)으로부터의 보호 비트를 판독함으로써, 2개의 동작(즉, 일괄소거에 성공했는지 여부의 확인과, 데이터 기억 블록(21)로의 소거 및 기입 동작이 금지되어 있는지 여부의 확인)을 동시에, 따라서 신속하게 실행할 수 있다.

따라서, 본 발명의 비휘발성 반도체 기억 장치에서는, 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀의 데이터는, 데이터 기억 블록의 각 비휘발성 메모리셀의 데이터와 함께 소거된다. 그 후에, 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀에는, 소거 종료 데이터가 기입된다. 따라서, 소거 종료 데이터 기억 영역으로부터 소거 종료 데이터를 판독하면, 이 소거 종료 데이터에 의해 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀의 데이터가 성공적으로 소거되었는지 여부를 판정할 수 있다. 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀의 데이터를 소거할 때에는, 데이터 기억 블록의 각 비휘발성 메모리셀의 데이터는 소거되기 때문에, 상술한 소거 종료 데이터 기억 영역의 판정은, 이 데이터 기억 블록의 각 비휘발성 메모리셀의 데이터가 성공적으로 소거되었는지 여부의 판정에도 적용된다.

예컨대, 소거 동작이 전원의 차단이나 장치의 리셋에 의해 강제적으로 종료되었을 때, 소거 종료 데이터 기억 영역의 소거 종료 데이터에 의해 데이터 기억 영역의 각 비휘발성 메모리셀의 성공 여부를 판정할 수 있다.

발명의 상세한 항에 기술된 구체적인 실시형태 또는 실시예는, 어디까지나 본 발명의 기술 내용을 명확히 하기 위한 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어서는 안되며, 본 발명의 정신과 이하에 기재하는 특허청구범위내에서 여러 가지로 변경하여 실시할 수 있다.

Claims

복수의 비휘발성 메모리셀을 갖는 데이터 기억 블록을 포함하고, 데이터 기억 블록의 비휘발성 메모리셀에 데이터를 기입하기 전에 상기 데이터 기억 블록의 복수의 비휘발성 메모리셀의 데이터를 소거하는 비휘발성 반도체 기억 장치에 있어서:

상기 데이터 기억 블록의 복수의 비휘발성 메모리셀과 동시에 소거되는 복수의 비휘발성 메모리셀을 갖는 소거 종료 데이터 기억 영역;

상기 데이터 기억 블록의 비휘발성 메모리셀의 데이터 및 상기 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 데이터의 소거 후, 복수의 비트를 포함하는 소거 종료 데이터를 소거 종료 데이터 기억 영역에 기입하기 위한 기입 요소; 및

상기 소거 종료 데이터 기역 영역의 소거 종료 데이터를 판독하기 위한 판독 요소를 더 포함하고 있는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 상기 복수의 비트를 포함하는 소거 종료 데이터는, 논리치 "0" 및 "1"을 각각 적어도 1개씩 포함하고 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 상기 판독 요소는 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독하며, 상기 소거 상태 확인 신호는 미리 정해지고, 상기 어드레스 천이 검출 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해 형성되는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 상기 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀의 데이터 소거에 사용되는 각각의 신호선과, 데이터 기억 블록의 각 비휘발성 메모리셀의 데이터 소거에 쓰이는 각각의 신호선이 서로 공용되는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 판정 요소를 더 포함하며, 판독 요소에 의해 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터가, 기입 요소에 의해 소거 종료 데이터 기억 영역에 기입된 소거 종료 데이터와 일치하면, 데이터 기억 블록의 비휘발성 메모리셀의 데이터 소거가 정상적으로 종료한 것으로 판정하고, 판독 요소에 의해 소거 종료 데이터 기억 영역으로부터 판독된 소거 종료 데이터가, 기입 요소에 의해 소거 종료 데이터 기억 영역에 기입된 소거 종료 데이터와 일치하지 않으면, 데이터 기억 블록의 비휘발성 메모리셀의 데이터 소거에 이상이 있다고 판정하는 비휘발성 반도체 기억 장치.
제 5 항에 있어서, 상기 판정 요소는, 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 데이터 기억 블록내의 각 비휘발성 메모리셀의 데이터 소거를 정상적으로 종료했는지 혹은 이상이 있는지를 나타내는 판정 결과를 출력하며, 상기 소거 상태 확인 신호는 미리 정해지고, 상기 어드레스 천이 검출 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해 형성되는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 상기 소거 종료 데이터 기억 영역의 비휘발성 메모리셀의 일부는 보호 데이터 기억 영역으로서 사용되고, 이 보호 데이터 기억 영역에 데이터 기억 블록의 보호 상태를 나타내는 블록 보호 데이터가 기억되는 비휘발성 반도체 기억 장치.
제 7 항에 있어서, 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 판독 요소가 보호 데이터 기억 영역의 블록 보호 데이터를 판독함과 동시에, 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독하며, 상기 소거 상태 확인 신호는 미리 정해지고, 상기 어드레스 천이 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 소거 동작을 데이터 기억 블록의 비휘발성 메모리셀과 소거 종료 데이터 기억 영역의 비휘발성 메모리셀로부터 독립적으로 수행하는, 복수의 비휘발성 메모리셀로 구성된 보호 데이터 기억 영역을 더 포함하며, 데이터 기억 블록의 보호 상태를 나타내는 블록 보호 데이터가 상기 보호 데이터 기억 영역에 기억되는 비휘발성 반도체 기억 장치.
제 9 항에 있어서, 판독 요소는 소거 상태 확인 신호 및 어드레스 천이 검출 신호에 응답하여, 소거 종료 데이터 기억 영역의 소거 종료 데이터를 판독함과 동시에, 보호 데이터 기억 영역의 블록 보호 데이터를 판독하며, 상기 소거 상태 확인 신호는 미리 정해지고, 상기 어드레스 천이 신호는 데이터 기억 블록의 각 비휘발성 메모리셀을 액세스하기 위한 어드레스의 천이에 의해서 형성되는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 데이터 기억 블록의 각 비휘발성 메모리셀의 데이터를 판독하는데 사용되는 비트선 중 하나를 용장 비트선으로 대체하기 위한 용장 요소를 더 포함하고,

상기 데이터 기억 블록의 각 비트선 및 소거 종료 데이터 기억 영역의 비휘발성 메모리셀에 있는 데이터를 판독하는 데 사용되는 각각의 비트선은 서로 공용되며;

상기 데이터 기억 블록의 비트선이 용장 비트선으로 대체될 때마다 이 데이터 기억 블록의 비트선과 서로 공용되는 소거 종료 데이터 기억 영역의 비트선도 역시 용장 비트선으로 대체되는 비휘발성 반도체 기억 장치.
제 11 항에 있어서, 소거 종료 데이터 기억 영역의 각 비휘발성 메모리셀의 데이터를 판독할 때, 용장 비트선으로 대체된 소거 종료 데이터 기억 영역의 비트선을 차단하는 비휘발성 반도체 기억 장치.
제 11 항에 있어서, 소거 종료 데이터 기억 영역의 비트선을 용장 비트선으로 대체한 소거 종료 데이터 기억 영역내의 각 비휘발성 메모리의 데이터를 판독할 때, 용장 비트선으로부터 나오는 비트는 무시되고, 데이터 기억 블록 내의 비휘발성 메모리셀의 데이터가 성공적으로 소거되었는지 여부를 소거 종료 데이터 기억 영역의 다른 각 비트선으로부터 독출된 각 비트에 의해서만 판정하는 비휘발성 반도체 기억 장치.