JPH10340591A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】電源の遮断や、デバイスのリセット信号等によ
って、消去が強制的に終了しても、消去が成功したか否
かを確実に判定することができ、またシステム側のプロ
グラムの複雑化を招かずに済み、その適用が容易な不揮
発性半導体記憶装置を提供する。 【解決手段】データ記憶ブロック２１の各セルトランジ
スタの一括消去を行ったときには、消去終了データ記憶
領域２２の各セルトランジスタ３３−EC0〜３３−EC7に
消去終了データ“０１０１０１０１”を書き込む。この
後、消去終了データを読み出して、この読み出した消去
終了データが正しいか否かに基づいて、一括消去が正常
に行われたか否かを判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データの書き換
えが可能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】周知の様に、不揮発性半導体記憶装置と
しては、ＥＰＲＯＭ（Erasable Programable Read-Only
Memory）やＥＥＰＲＯＭ（Electrically Erasable Pro
gramable Read-Only Memory）等のユーザ側でデータを
書き換えることが可能なものがある。

【０００３】ＥＰＲＯＭの場合は、プログラマ（もしく
はライタ）と称される書き込み装置を用いてデータの書
き込みを行い、紫外線の照射によって全てのメモリセル
のデータを一括して消去する。

【０００４】また、このＥＰＲＯＭにおいては、１トラ
ンジスタによって１メモリセルを構成することができ、
メモリセルの面積が小さくて済むので、大容量の集積化
が容易であって、ビット単価を低くできると言う利点が
ある。

【０００５】しかしながら、データの消去の際には、紫
外線を照射するので、高価な石英ガラス付きのセラミッ
クパッケージを適用する必要があり、このためにチップ
単価の低減化には限度があった。また、先に述べた様に
専用の書き込み装置によってデータを書き込むので、チ
ップの脱着が可能なソケットを介して基板に実装してお
き、チップを取り外して、このチップの書き込みを行
い、この後にチップをソケットに再び挿入するという手
間を必要とし、かつ実装コストが高くなると言う欠点が
あった。

【０００６】これに対して、ＥＥＰＲＯＭの場合は、基
板に実装した状態で、データの書き込みと消去を行うこ
とができると言う利点を有する。ところが、このＥＥＰ
ＲＯＭにおいては、例えばビット単位での書き込みと消
去を可能にするため、各メモリセル毎に、メモリセルを
選択するための選択トランジスタを必要とし、１つのメ
モリセルに必要な面積がＥＰＲＯＭのメモリセルの１.
５乃至２倍程度となり、ビット単価が高く、大容量化に
は適さないと言う欠点があった。

【０００７】そこで、ＥＰＲＯＭとＥＥＰＲＯＭの利点
を兼ね備えた不揮発性半導体記憶装置として、フラッシ
ュメモリが提供されている。このフラッシュメモリのメ
モリセルは、例えば米国特許第４９４９１５８号や米国
特許第４９４９１５８号に開示されており、図９に示す
様にＭＯＳ（Metal Oxide Semiconductor）・ＦＥＴ（F
ield Effect Transistor）の制御ゲートＣＧにゲート酸
化膜を設け、このゲート酸化膜中に浮遊ゲートＦＧ（Fl
oating Gate）を配置した浮遊ゲート型ＦＥＴ構造のセ
ルトランジスタである。

【０００８】このフラッシュメモリにおいては、メモリ
セルの選択トランジスタを省略して、１トランジスタに
よって１メモリセルを構成し、チップ単位やブロック単
位で、多数のメモリセルの消去を一括して行うので、Ｅ
ＰＲＯＭと同程度にビット単価を低減することができ、
大容量化にも適する。しかも、ＥＥＰＲＯＭと同様に、
データを書き込んだり、消去することができて、チップ
の脱着を必要とせず、ＥＰＲＯＭの様に紫外線の照射を
必要としないので、安価なプラスチックパッケージを利
用することができる。

【０００９】なお、フラッシュメモリには、メモリセル
のトランジスタ（以下セルトランジスタと称す）を１個
ずつビット線に接続したＮＯＲ型と、直列接続された複
数のセルトランジスタを一括してビット線に接続したＮ
ＡＮＤ型が一般的である。ＮＡＮＤ型は、ランダムアク
セスによる読み出しのスピードが遅くなるものの、ビッ
ト線とセルトランジスタの接続面積が小さいので、メモ
リセルの面積を更に縮小することができる。また、フラ
ッシュメモリには、その他にもＡＮＤ型やＤＩＮＯＲ型
等が提供されている。ただし、これらのＡＮＤ型やＤＩ
ＮＯＲ型のフラッシュメモリは、消去と書き込み時に、
浮遊ゲートＦＧに対する電子の注入と引き抜き動作がＮ
ＯＲ型やＮＡＮＤ型のものとは逆になるので、以降はＮ
ＯＲ型やＮＡＮＤ型のみを例に挙げて説明する。

【００１０】この様なフラッシュメモリにおいては、セ
ルトランジスタの浮遊ゲートＦＧに電子が蓄積されてい
るか否かをデータの“０”と“１”に対応させて、この
データを記憶する。

【００１１】すなわち、このフラッシュメモリセルのセ
ルトランジスタからデータを読み出すには、ソースＳを
接地して（０Ｖ）、ドレインＤに１Ｖ程度の低電圧を印
加すると共に、制御ゲートＣＧに電源電圧Ｖcc（通常は
５Ｖ程度）を印加する。このとき、浮遊ゲートＦＧに電
子が蓄積されていなければ、セルトランジスタのしきい
値が低く、ドレインＤとソースＳ間が導通してドレイン
電流（チャネル電流）が流れる。また、浮遊ゲートＦＧ
に電子が蓄積されていれば、セルトランジスタのしきい
値が高く、ドレイン電流が流れない。したがって、この
ドレイン電流の大小を検出することにより、セルトラン
ジスタに記憶されたデータを読み出すことができる。

【００１２】以降の説明では、浮遊ゲートＦＧに電子が
蓄積され、しきい値が高い状態をデータ“０”とし、浮
遊ゲートＦＧに電子が蓄積されず、しきい値が低い状態
をデータ“１”とする。

【００１３】なお、この読み出しの際に、ドレインＤに
印加する電圧を１Ｖ程度の低電圧とするのは、高電圧を
印加すると、寄生的な弱い書き込み（ソフトライト）が
発生するので、これを防ぐためである。

【００１４】このフラッシュメモリのセルトランジスタ
のデータを消去するには、ソースＳに１２Ｖ程度の高電
圧を印加すると共に、制御ゲートＣＧを接地する。これ
によって、浮遊ゲートＦＧとソースＳ間に高電界が発生
し、この浮遊ゲートＦＧに蓄積された電子が薄いゲート
酸化膜を介してトンネル電流として引き抜かれる。そし
て、セルトランジスタのしきい値電圧が低下して、デー
タ“１”が記憶された状態に初期化され、データが消去
される。この様なデータの消去は、先に述べた様にチッ
プ単位やブロック単位で一括して行われる。

【００１５】しかしながら、この様に高電圧をソースＳ
に印加して、消去を行う場合は、ソース接合の耐電圧を
高める必要があるので、ソース電極への電圧供給線を微
細化し難くなったり、ソース接合の近傍に発生したホッ
トホールの一部がゲート酸化膜中にトラップされて、セ
ルトランジスタの信頼性が低下すると言う欠点があっ
た。

【００１６】このため、ソースＳに電源電圧Ｖcc（通常
は５Ｖ程度）を印加すると共に、制御ゲートＣＧに−１
０Ｖ程度の負電圧を印加し、浮遊ゲートＦＧに蓄積され
た電子をトンネル電流として引く抜くことにより消去を
行うと言う方法（負ゲート消去法と称す）がある。この
負ゲート消去法によれば、ソースＳに印加される電圧が
低下するので、ソース接合の耐電圧を低くすることがで
き、セルトランジスタのゲート長を短縮することもでき
る。

【００１７】また、高電圧をソースＳに印加する場合
は、消去のときに流れるバンド間のトンネル電流がチッ
プ全体で数ｍＡに達するので、チップに内蔵の小さな電
流供給能力の昇圧回路によって高電圧を供給することが
できず、電源電圧Ｖccだけでなく、消去に用いる高電圧
を外部の電源から供給せねばならなかった。これに対し
て、負ゲート消去法の場合は、ソースＳに電源電圧Ｖcc
を印加すれば良いので、電源の簡単化を図ることができ
る。

【００１８】こうしてセルトランジスタのデータを消去
した後に、このセルトランジスタへのデータの書き込み
を行う。この書き込みのときには、制御ゲートＣＧに１
２Ｖ程度の高電圧を印加すると共に、ソースＳを接地
し、ドレインＤに７Ｖ程度の電圧を印加する。これによ
って、ドレインＤとソースＳ間に大きな電流が流れ、こ
のドレイ接合近傍に発生した高エネルギーのホットエレ
クトロンが浮遊ゲートＦＧ内に注入されて電子が蓄積さ
れ、データ“０”が記憶される。

【００１９】したがって、このデータの書き込み動作で
は、セルトランジスタの初期化されたデータ“１”を
“０”に書き換えるだけであり、データ“０”を“１”
に書き換えることはできない。このため、フラッシュメ
モリにおいては、セルトランジスタのデータを書き換え
るに先立ち、まず消去動作を実行して、そのチップ内、
あるいはブロック内の全てのセルトランジスタを一旦初
期化し、この後にセルトランジスタを選択して、選択し
たセルトランジスタにデータ“０”を記憶させる。

【００２０】この様にホットエレクトロンを用いて、浮
遊ゲートＦＧに電子を注入する場合は、書き込み時に各
セルトランジスタに１ｍＡ程度の大きな電流を供給する
必要がある。このため、ＥＥＰＲＯＭと同様に、ＦＮト
ンネル電流を利用して電子の注入を行うことにより、書
き込み時の電流を低減させたフラッシュメモリが開発さ
れている。これによっても、電源の簡単化を図ることが
できる。

【００２１】なお、フラッシュメモリのセルトランジス
タは、書き込みをドレイン接合側で行い、消去をソース
接合側で行うので、素子設計上、これらの接合プロファ
イルをそれぞれの動作に応じて個別に最適化することが
望ましい。すなわち、ドレイン接合には、書き込み効率
を高めるために、電界集中型の接合プロファイルを適用
し、ソース接合には、消去のときの高電圧を印加可能に
するために、電界緩和型の接合プロファイルを適用し、
ドレイン接合型とソース接合型を非対称にする。

【００２２】また、近年の電池を電源とする携帯型電子
機器、あるいは半導体製造プロセスの微細化に伴い、半
導体装置の動作電源の低電圧化が要望されており、これ
に応じて電源電圧Ｖccを５Ｖから３.３Ｖに低下させた
半導体装置の開発が活発になっている。このため、フラ
ッシュメモリとしても、３.３Ｖの電源によって動作す
るものが開発されている。ただし、３.３Ｖの電源を用
いるフラッシュメモリであっても、現状では、読み出し
時にセルトランジスタの制御ゲートＣＧに印加する電圧
は、動作の高速化と十分な動作マージンの確保を図るた
めに、チップに内蔵のワード線昇圧回路によって３.３
Ｖの電源電圧Ｖccを５Ｖ程度まで昇圧して供給してい
る。

【００２３】ところで、フラッシュメモリは、ＲＡＭ
（Random Access Memory）とは異なり、データの書き込
みや読み出しの他に、チップ単位やブロック単位での、
多数のメモリセルの一括消去、ステータスレジスタの読
み出し等、種々の動作状態を選択的に設定することがで
きる。これらの動作状態を外部からのチップイネーブル
信号／ＣＥ、ライトイネーブル信号／ＷＥ、出力イネー
ブル信号／ＯＥ等の制御信号の組み合わせによって指定
しようとすると、既存のＥＰＲＯＭやＥＥＰＲＯＭと比
較しても、制御信号の種類が増え、それぞれの制御信号
に対応してそれぞれの入力端子を設けなばならず、フラ
ッシュメモリの各入力端子にＥＰＲＯＭやＥＥＰＲＯＭ
の各入力端子との互換性がなくなり、かつ使い勝手の悪
いデバイスとなる。このため、実際に実用化されている
フラッシュメモリにおいては、制御信号の組み合わせで
はなく、データやアドレスの組み合わせをコマンドとし
て入力し、複数種のコマンドによってそれぞれの動作状
態を指定すると言うコマンド方式が主流になっている。
この場合、フラッシュメモリ内に、コマンドステートマ
シン（ＣＭＳ）及びライトステートマシン（ＷＳＭ）を
設け、外部からの各種のコマンドをコマンドステートマ
シンによって判定し、判定されたコマンドをライトステ
ートマシンによって実行する。

【００２４】一方、先に述べたブロック単位での消去を
行うフラッシュメモリには、不均等な大きさのブロック
を有するものと、均等な大きさのブロックを有するもの
とがある（米国特許第４９４５５７０号）。

【００２５】また、各ブロック毎に、ＢＰデータ記憶領
域を設け、このＢＰデータ記憶領域に、ブロック内のデ
ータの消去及び書き込み動作を禁止して、このデータを
保護するためのＢＰ（Block Protect）データを記憶す
るものがある。この場合、／ＷＰ入力端子を設け、この
／ＷＰ入力端子に外部からの／ＷＰ（Write Protect）
信号を入力し、この／ＷＰ信号がアクティブ（Ｌレベ
ル）のときには、各ブロックのＢＰデータを有効にし、
この／ＷＰ信号が非アクティブ（Ｈレベル）のときに
は、各ブロックのＢＰデータを無効にする。したがっ
て、／ＷＰ入力端子に入力される／ＷＰ信号がアクティ
ブ（Ｌレベル）のときに、ブロックのＢＰデータ記憶領
域にＢＰデータが記憶されていれば、このブロックへの
消去及び書き込み動作が禁止され、ブロックのＢＰデー
タ記憶領域にＢＰデータが記憶されていなければ、この
ブロックへの消去及び書き込み動作が許可される。ま
た、／ＷＰ信号が非アクティブ（Ｈレベル）のときに
は、ブロックのＢＰデータ記憶領域にＢＰデータが記憶
されいるか否かにかかわらず、このブロックへの消去及
び書き込み動作が許可される。

【００２６】ここでも、／ＷＰ入力端子を設ける代わり
に、ＷＰ設定コマンドと、ＷＰ解除コマンドを用いる
と、入力端子を増やさずに済む。すなわち、先に述べた
コマンド方式であって、ＷＰ設定コマンドを入力する
と、フラッシュメモリ内の／ＷＰ信号をアクティブ（Ｌ
レベル）にし、またＷＰ解除コマンドを入力すると、／
ＷＰ信号を非アクティブ（Ｈレベル）にし、これによっ
てＢＰデータ記憶領域内のＢＰデータを有効にしたり無
効にする。この場合、／ＷＰ入力端子が不要となるの
で、フラッシュメモリの各入力端子と既存のＥＰＲＯＭ
やＥＥＰＲＯＭの各入力端子との互換性を保つことがで
きる。

【００２７】

【発明が解決しようとする課題】しかしながら、フラッ
シュメモリのセルトランジスタは、消去動作のときに、
浮遊ゲートＦＧから電子を過剰に引き抜いて過剰消去の
状態になり、このセルトランジスタのしきい値が負電圧
となる。この様に消去時にセルトランジスタのしきい値
が負電圧になると、セルトランジスタの選択トランジス
タが省略されていることもあって、同一ビット線上で、
選択されたセルトランジスタのデータを読み出すに際
し、非選択のセルトランジスタからリーク電流が流れ、
このためにデータを正確に読み出すことができなくな
り、致命的な不良となった。

【００２８】この様なフラッシュメモリにおける過剰消
去を防止するために、消去に先立ち、前書き込み（Prog
ram Before Erase）を行って、消去対象となる全ての各
セルトランジスタの浮遊ゲートＦＧに電子を予め蓄積し
て（データ“０”を書き込む）、全ての各セルトランジ
スタの浮遊ゲートＦＧの電子を均一化しておき、この前
書き込みに引き続く消去のときに、全ての各セルトラン
ジスタの浮遊ゲートＦＧの電子を一様に引き抜いて、一
部のセルトランジスタの浮遊ゲートＦＧのみから電子が
過剰に引き抜かれることを防止している。

【００２９】更には、消去に際しては、短時間の消去を
実行してから、消去ベリファイによって、この消去が完
全に行われたか否かを確認し、消去不十分なセルトラン
ジスタが存在しなくなるまで、短時間の消去と消去ベリ
ファイを繰り返し、必要以上にセルトランジスタの浮遊
ゲートＦＧから電子が引き抜かれない様にしている。

【００３０】このため、フラッシュメモリにおいては、
各セルトランジスタの消去に極めて長い時間（数百ｍ
秒）を要し、この消去の期間に、電源が遮断されたり、
デバイスのリセット信号が入力され、その途中で、この
消去を強制的に終了させられる可能性が高く、これを無
視することができない。

【００３１】何等かの異常によって、各セルトランジス
タの消去がその途中で終了した場合は、全ての各セルト
ランジスタのデータが“１”に初期化されず（セルトラ
ンジスタのしきい値が小）、がある（セルトランジスタ
のしきい値が大）。ここで、先に述べた様に書き込み動
作は、初期化されたデータ“１”を“０”に書き換える
だけのものであるから、データ“１”を書き込むときに
は、実際には“１”に初期化されたデータをそのままに
しておく。したがって、消去に際し、一部のセルトラン
ジスタのデータが“０”のままで残ると、このセルトラ
ンジスタに“１”を書き込むことができなくなる。

【００３２】この様な理由から、フラッシュメモリにお
いては、書き込みに際し、全ての各セルトランジスタの
データが消去されていない可能性を考慮する必要が生
じ、このために、その取り扱いが面倒になり、このフラ
ッシュメモリを使用するシステム側のプログラムが複雑
化すると言う問題があった。

【００３３】あるいは、フラッシュメモリに、消去が成
功したか否かを示すビットを記憶するステータスレジス
タを付設しておき、このステータスレジスタ内のビット
によって、消去が成功したか否かを確認すると言うもの
がある。

【００３４】しかしながら、電源の遮断や、デバイスの
リセット信号によって、消去が強制的に終了したときに
は、このステータスレジスタもリセットされるので、こ
のレジスタによって消去が強制的に終了したことを検出
することはできない。

【００３５】また、特開昭５−３２５５７７号には、消
去中断の対策方法が開示されている。図１０は、この従
来の方法を適用した装置を示している。同図において、
フラッシュメモリカード１０１は、Ｉ／Ｏポート１０
２、パワーコントロール部１０３、端子コントロール部
１０４、アドレスラッチ部１０５、アドレスコントロー
ル部１０６、第１乃至第８フラッシュメモリＩＣ１０７
ａ〜１０７ｈ、Ｉ／Ｏポート１０２と各フラッシュメモ
リＩＣ１０７ａ〜１０７ｈ間を結ぶデータバス１０８、
及び、アドレスコントロール部１０６と各フラッシュメ
モリＩＣ１０７ａ〜１０７ｈ間を結ぶアドレスバス１０
９を備えている。

【００３６】このフラッシュメモリカード１０１におい
ては、第１フラッシュメモリＩＣ１０７ａが消去される
と、消去エリア記録領域であるフラッシュメモリカード
最終アドレスにフラッシュメモリＩＣ消去完了情報であ
る“０”を書き込み、更に第２フラッシュメモリＩＣ１
０７ｂが消去されると、消去エリア記録領域であるフラ
ッシュメモリカード最終アドレスの１つ前のアドレスに
フラッシュメモリＩＣ消去完了情報である“０”を書き
込み、この様な処理をフラッシュメモリＩＣの消去の度
に繰り返している。

【００３７】しかしながら、ここでは、消去完了情報が
１ビットであって、電源の遮断や、デバイスのリセット
信号によって、消去が強制的に終了したとき、つまりデ
ータ“０”への前書き込みからデータ“１”への初期化
に至るまでの処理が強制的に終了したときには、この消
去完了情報が“０”及び“１”のいずれであるかを特定
することができないため、消去が成功したか否かを確認
することはできない。

【００３８】したがって、電源の遮断や、デバイスのリ
セット信号によって、消去が強制的に終了したときに
は、全ての各セルトランジスタのデータを読み出して、
これらが正常に消去されているか否かを逐一確認するし
かなかった。しかも、データを書き込むときには、書き
込みベリファイによって、データ“０”がセルトランジ
スタに正しく書き込めたことが確認されるまで、再書き
込みを繰り返すことになるが、消去が強制的に終了した
ことからデータ“１”を書き込むことができなくなる
と、この再書き込みを行ってはならず、別のエラー処理
が必要となり、フラッシュメモリを使用するシステム側
のプログラムの複雑化を避けられなかった。

【００３９】そこで、この発明は、この様な従来の課題
を解決するものであって、電源の遮断や、デバイスのリ
セット信号等によって、消去が強制的に終了しても、消
去が成功したか否かを確実に判定することができ、また
システム側のプログラムの複雑化を招かずに済み、その
適用が容易な不揮発性半導体記憶装置を提供することを
目的とする。

【００４０】

【課題を解決するための手段】上記従来の課題を解決す
るために、この発明は、複数の不揮発性メモリセルを有
するデータ記憶ブロックを備え、このデータ記憶ブロッ
ク内の各不揮発性メモリセルの消去を行ってから、これ
らの不揮発性メモリセルへの書き込みを行う不揮発性半
導体記憶装置において、データ記憶ブロックの各不揮発
性メモリセルと共に、消去を行われる複数の不揮発性メ
モリセルを有する消去終了データ記憶領域と、データ記
憶ブロックの各不揮発性メモリセル及び消去終了データ
記憶領域の各不揮発性メモリの消去終了後に、“０”及
び“１”の各論理値をそれぞれ少なくとも１つずつ含む
複数ビットからなる消去終了データを消去終了データ記
憶領域に書き込む書き込み手段と、この消去終了データ
記憶領域内の消去終了データを読み出す読み出し手段と
を備えている。

【００４１】この様な構成によれば、消去終了データ記
憶領域の各不揮発性メモリセルは、データ記憶ブロック
の各不揮発性メモリセルと共に消去される。この後、消
去終了データ記憶領域の各不揮発性メモリセルには、消
去終了データが書き込まれる。この消去終了データは、
“０”及び“１”の各論理値をそれぞれ少なくとも１つ
ずつ含んでいる。

【００４２】ここで、電源の遮断や、デバイスのリセッ
ト信号によって、消去が強制的に終了したときには、消
去終了データ記憶領域の全ての各不揮発性メモリセルに
同一のデータ（“０”又は“１”）が書き込まれる。こ
のため、この消去終了データを読み出して、この消去終
了データに“０”及び“１”の各論理値がそれぞれ少な
くとも１つずつ含まれるか否かを判定すれば、消去終了
データ記憶領域の全ての各不揮発性メモリセルの消去が
成功したか否かを判定することができる。消去終了デー
タ記憶領域の各不揮発性メモリセルの消去を行うときに
は、データ記憶ブロックの各不揮発性メモリセルの消去
を行うので、この消去終了データ記憶領域の判定は、こ
のデータ記憶ブロックの全ての各不揮発性メモリセルの
消去が成功したか否かを判定することでもある。

【００４３】例えば、請求項２に記載の様に、読み出し
手段は、消去状態確認信号及びアドレス遷移検出信号に
応答して、書き込み手段内の消去終了データを読み出
す。消去状態確認信号は、予め定められたものであり、
更にアドレス遷移検出信号は、データ記憶ブロック内の
各不揮発性メモリセルにアクセスするためのアドレスの
遷移に応じて形成されるものである。

【００４４】例えば、請求項３に記載の様に、消去終了
データ記憶領域の各不揮発性メモリの消去に用いられる
それぞれの信号線と、データ記憶ブロックの各不揮発性
メモリセルの消去に用いられるそれぞれの信号線を相互
に共用しても良い。

【００４５】この場合、データ記憶ブロックの各不揮発
性メモリセルと共に、消去終了データ記憶領域の各不揮
発性メモリセルを確実に消去することができる。

【００４６】請求項４に記載の様に、読み出し手段によ
って消去終了データ記憶領域から読み出された消去終了
データが該消去終了データ記憶領域に書き込まれる以前
の消去終了データに一致すると、データ記憶ブロック内
の各不揮発性メモリセルの消去を正常に終了したと判定
し、両者の消去終了データが一致しないと、データ記憶
ブロック内の各不揮発性メモリセルの消去に異常があっ
た判定しても良い。

【００４７】この場合は、消去終了データ記憶領域から
読み出された消去終了データと、書き込まれる以前の消
去終了データを比較するので、消去終了データに“０”
及び“１”の各論理値がそれぞれ少なくとも１つずつ含
まれるか否かに基づいて判定を行うよりも、より正確な
判定が可能となる。

【００４８】請求項５に記載の様に、消去状態確認信号
及びアドレス遷移検出信号に応答して、データ記憶ブロ
ック内の各不揮発性メモリセルの消去を正常に終了した
か、異常があったかを示す判定結果を出力しても良い。

【００４９】請求項６に記載の様に、データ記憶ブロッ
クの各不揮発性メモリセル及び消去終了データ記憶領域
の各不揮発性メモリとは別に消去が行われる不揮発性メ
モリセルからなるプロテクトデータ記憶領域を更に備
え、このプロテクトデータ記憶領域に、データ記憶ブロ
ックの保護状態を示すブロック保護データを記憶しても
良い。

【００５０】このブロック保護データは、例えばデータ
記憶ブロック内のデータの消去及び書き込み動作を禁止
するものである。

【００５１】請求項７に記載の様に、消去状態確認信号
及びアドレス遷移検出信号に応答して、書き込み手段内
の消去終了データを読み出すと共に、プロテクトデータ
記憶領域内のブロック保護データを読み出しても良い。

【００５２】こうして消去終了データ及びブロック保護
データを同時に読み出せば、処理の簡略化と高速化を図
ることができる。

【００５３】請求項８に記載の様に、データ記憶ブロッ
クの各不揮発性メモリセルの読み出しに用いられるそれ
ぞれのビット線のいずれかを冗長ビット線に置き換える
冗長手段を更に備え、データ記憶ブロックの各ビット線
及び消去終了データ記憶領域の各不揮発性メモリの読み
出しに用いられるそれぞれのビット線を相互に共用し、
データ記憶ブロックのビット線を冗長ビット線に置き換
えるに伴い、このデータ記憶ブロックのビット線と共用
される消去終了データ記憶領域のビット線をも冗長ビッ
ト線に置き換えても良い。

【００５４】この様にデータ記憶ブロックの各ビット線
及び消去終了データ記憶領域の各不揮発性メモリの読み
出しに用いられるそれぞれのビット線を相互に共用し、
両者の各ビット線のいずれにも冗長ビット線を適用する
様にしておけば、この不揮発性半導体記憶装置の構成を
簡略化することができる。

【００５５】更に、請求項９に記載の様に、消去終了デ
ータ記憶領域の各不揮発性メモリの読み出しを行うに際
し、冗長ビット線に置き換えられた消去終了データ記憶
領域のビット線を遮断しても良い。

【００５６】あるいは、請求項１０に記載の様に、消去
終了データ記憶領域の各不揮発性メモリの書き込みを行
うに際しては、消去終了データ記憶領域のビット線を冗
長ビット線に置き換え、消去終了データ記憶領域の各不
揮発性メモリの読み出しを行うに際しは、消去終了デー
タ記憶領域のビット線を冗長ビット線に置き換えず、こ
の消去終了データ記憶領域の他の各ビット線を通じて読
み出された各ビットのみに基づいて、データ記憶ブロッ
ク内の各不揮発性メモリセルの消去が正常に行われたか
否かを判定しても良い。

【００５７】この場合は、消去終了データ記憶領域の各
不揮発性メモリの読み出しを行うにときには、冗長ビッ
ト線への置き換えを行わないので、消去終了データ記憶
領域から消去終了データの一部を確実に取り出すことが
できる。

【００５８】

【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図１は、この発明の不揮発性
半導体記憶装置の第１実施形態を示している。この第１
実施形態の装置は、フラッシュメモリであり、メモリセ
ルアレイ１１、外部からのアドレスを入力し、このアド
レスを復号化してメモリセルアレイ１１に与えるデコー
ダ１２、メモリセルアレイ１１に対する消去及び書き込
み動作を受け持つライトステートマシン１３、外部から
の各制御信号や各アドレスに基づいてコマンドの種類を
判定するコマンドステートマシン１４、外部からのアド
レスの遷移状態等を検出して、タイミングパルスを発生
するＡＴＤアドレス遷移検出回路１５、メモリセルアレ
イ１１からのデータ及び冗長データを入力し、データ及
び冗長データを切り換えて出力するマルチプレクサ１
６、メモリセルアレイ１１からの消去終了データを入力
し、この消去終了データを予め定められた消去終了デー
タと比較する消去正常終了判定回路１７を備えている。

【００５９】メモリセルアレイ１１は、Ｎ個の各データ
記憶ブロック２１、これらのデータ記憶ブロック２１に
付設されたそれぞれの消去終了データ記憶領域２２、ゲ
ート並びにセンスアンプ群２３を備えている。このメモ
リセルアレイ１１では、デコーダ１２からの列アドレス
及び行アドレスに応じて、各データ記憶ブロック２１に
含まれる全ての各メモリセルのいずれかをアクセスして
書き込みや読み出しを行う。

【００６０】なお、メモリセルアレイ１１の各データ記
憶ブロック２１は、それぞれのサイズ（ビット数）が同
一であっても良いし（均等ブロック型）、それぞれのサ
イズが不均等であっても良い（例えばブートブロック
型）。また、各ブロック２１は、ＨＤＤ（Hard Disc Dr
ive)互換システムに用いられるフラッシュメモリにおい
てはセクタと称することもある。

【００６１】図２は、このメモリセル１１の１つのデー
タ記憶ブロック２１、このデータ記憶ブロック２１に対
応する消去終了データ記憶領域２２やゲート並びにセン
スアンプ群２３、更には、このデータ記憶ブロック２１
に付設される冗長回路２４等を詳しく示している。

【００６２】同図において、データ記憶ブロック２１に
は、各セルトランジスタ３１を行列方向に配置し、冗長
回路２４には、２行の各セルトランジスタ３２を配列
し、消去終了データ記憶領域２２には、１列の各セルト
ランジスタ３３を配置している。

【００６３】これらのセルトランジスタは、図９に示す
ものと同様の構成を有しており、ＭＯＳＦＥＴの制御ゲ
ートＣＧにゲート酸化膜を設け、このゲート酸化膜中に
浮遊ゲートＦＧを配置した浮遊ゲート型ＦＥＴ構造のも
のである。

【００６４】消去終了データ記憶領域２２の各セルトラ
ンジスタ３３は、それぞれのゲートをＥＣワード線３４
に共通接続されている。ＥＣドライバ３５は、列アドレ
スに応じて、ＥＣワード線３４を通じて消去終了データ
記憶領域２２の各セルトランジスタ３３をオンにする。

【００６５】また、データ記憶ブロック２１の各セルト
ランジスタ３１及び冗長回路２４の各セルトランジスタ
３２は、各列に区分けされ、各列毎に、列に並ぶ各セル
トランジスタのゲートが主ワード線３６に共通接続され
ている。主ワード線ドライバ３７は、列アドレスに応じ
て、各主ワード線３６を順次選択し、選択した主ワード
線３６を通じて、各セルトランジスタ３１及び各セルト
ランジスタ３２をオンにする。

【００６６】更に、全ての各セルトランジスタ３１，３
２，３３は、各行に区分され、これらの行毎に、行に並
ぶ各セルトランジスタのドレインがビット線３８に共通
接続されている。また、全ての各セルトランジスタ３
１，３２，３３のソースは、ソース回路３９に共通接続
されている。

【００６７】各ビット線３８は、２本ずつの各組に区分
けされており、１組の各ビット線３８上には、１つのデ
ータを示す電圧が相補的に現れる。これらの組毎に、２
本の各ビット線３８に２つの選択トランジスタ４１，４
２を接続し、更に各選択トランジスタ４１をトランジス
タ４３を通じて書き込み回路４４及びセンスアンプ４５
に接続すると共に、各選択トランジスタ４２をトランジ
スタ４６を通じて書き込み回路４４及びセンスアンプ４
５に接続している。

【００６８】行選択ドライバ４７は、行アドレスに応じ
て、各選択トランジスタ４１，４２，４３，４６を選択
的にオンにして、各ビット線３８を８組単位で選択し、
選択された少なくとも８組の各ビット線３８を各書き込
み回路４４及び各センスアンプ４５に接続する。

【００６９】また、データ記憶ブロック２１の各ビット
線３８は、各行アドレスに応じて識別され、各行アドレ
ス毎に、８組の各ビット線３８を選択し、８組の各ビッ
ト線３８によって１ワード（８ビット）のデータを表
す。

【００７０】１つの行アドレスには、消去終了データ記
憶領域２２の各セルトランジスタ３３−EC0〜３３−EC7
のみが対応し、これらのセルトランジスタ３３−EC0〜
３３−EC7に消去終了データを記憶する。消去終了デー
タ記憶領域２２の他の各セルトランジスタ３３には、消
去終了データを記憶しないので、これらの他の各セルト
ランジスタ３３にプロテクトデータ等を記憶しても構わ
ない。

【００７１】ここで、データの読み出しを行う場合は、
主ワード線ドライバ３７によって各主ワード線３６のい
ずれかを通じて各セルトランジスタ３１をオンにすると
共に、行選択ドライバ４７によって８組の各ビット線３
８を選択し、これらの組の各ビット線３８を各書き込み
回路４４及び各センスアンプ４５に接続する。そして、
ソース回路３９によって各セルトランジスタのソースを
接地すると共に、各センスアンプ４５によって該各組の
各ビット線３８を低電位に設定すると、これらのビット
線３８には各セルトランジスタからの信号電圧が与えら
れ、各組毎に、データの値がセンスアンプ４５を通じて
取り出される。

【００７２】なお、８組のうちの１組の各ビット線３８
を冗長回路２４のものに置き換えたときには、冗長セン
スアンプ４９によって冗長回路２４の各ビット線３８に
低電位が与えられ、データの値が冗長センスアンプ４９
を通じて取り出される。

【００７３】また、消去を行う場合は、各主ワード線３
６を通じて全ての各セルトランジスタをオンにし、また
ソース回路３９によって各セルトランジスタのソースを
接地し、更に各書き込み回路４４から予め定められた一
定の電圧を各ビット線３８を通じて各セルトランジスタ
へと与え、これらのセルトランジスタに対して前書き込
みを行う。そして、各主ワード線３６を通じて全ての各
セルトランジスタのゲートに負電圧を印加すると共に、
ソース回路３９によって全ての各セルトランジスタのソ
ースを電源電位に設定し、全ての各セルトランジスタの
データを一括して消去する。

【００７４】更に、データの書き込みを行う場合は、各
主ワード線３６のいずれかを通じて各セルトランジスタ
３１をオンにすると共に、行選択ドライバ４７によって
８組の各ビット線３８を選択する。そして、ソース回路
３９によって各セルトランジスタのソースを接地すると
共に、各書き込み回路４４から予め定められた一定の電
圧を該各組の各ビット線３８を通じて各セルトランジス
タへと与え、これらのセルトランジスタにそれぞれのデ
ータを記憶する。

【００７５】なお、８組のうちの１組の各ビット線３８
を冗長回路２４のものに置き換えたときには、冗長書き
込み回路４８から予め定められた電圧が冗長回路２４の
各ビット線３８を通じて各セルトランジスタ３２へと与
えられ、これらのセルトランジスタ３２にそれぞれのデ
ータが記憶される。

【００７６】消去終了データ記憶領域２２の各セルトラ
ンジスタ３３についても、データ記憶ブロック２１の各
セルトランジスタ３１と同様に、ＥＣワード線３４を通
じて該各セルトランジスタ３３をオンにすると共に、行
選択ドライバ４７によって８組の各ビット線３８を選択
して、これらの組の各ビット線３８を各書き込み回路４
４及び各センスアンプ４５に接続し、読み出し及び書き
込みを行う。更に、消去の場合は、先の手順で、他の各
セルトランジスタと共に、各セルトランジスタ３３の消
去を行う。

【００７７】また、冗長回路２４は、データ記憶ブロッ
ク２１の各ビット線３８からなる各組のいずれかに係わ
る欠陥があるときにのみ用いられ、欠陥を伴う各ビット
線３８の代わりに、この冗長回路２４の行アドレスを指
定して、この冗長回路２４の各ビット線３８を活用す
る。

【００７８】次に、図１のデコーダ１２は、外部からの
アドレスを列アドレス及び行アドレスに復号化する。列
アドレスは、メモリセルアレイ１１における各ワード線
のいずれかを指定し、行アドレスは、メモリセルアレイ
１１における８組の各ビット線を指定する。

【００７９】また、図１のライトステートマシン１３
は、コマンドステートマシン１４からのコマンドに応答
して動作し、メモリセルアレイ１１のデータ記憶ブロッ
ク２１の各メモリセルにデータを書き込んだり、各デー
タ記憶ブロック２１単位で、データ記憶ブロック２１内
の各メモリセルを一括して消去する。

【００８０】更に、図１のコマンドステートマシン１４
は、外部からのチップイネーブル信号／ＣＥ、ライトイ
ネーブル信号／ＷＥ、及び出力イネーブル信号／ＯＥ等
の制御信号や、同じく外部から入力されたデータ及びア
ドレスに基づいてコマンドの種類を判定する回路であ
る。

【００８１】例えば、チップイネーブル信号／ＣＥがア
クティブ（Ｌレベル）のときには、このフラッシュメモ
リがアクセスの対象となることを示し、ライトイネーブ
ル信号／ＷＥがアクティブ（Ｌレベル）のときには、書
き込みアクセスが行われることを示し、出力イネーブル
信号／ＯＥがアクティブ（Ｌレベル）のときには、読み
出しアクセスが行われることを示している。

【００８２】コマンドステートマシン１４は、１乃至数
回のバスサイクルの間に、これらの制御信号によって示
されるアクセスの種類を判定すると共に、データの値、
あるいは状況に応じてアドレスの値が予め定められた値
であるか否かを検出することによって、コマンドの種類
を判定し、このコマンドをライトステートマシン１４に
送出する。このコマンドとしては、データを書き込み処
理や、データ記憶ブロック２１内の各メモリセルの一括
消去の他に、この一括消去を成功したか否かの確認を指
示するものがある。この確認を指示するコマンドを受け
ると、コマンドステートマシン１４は、ブロック消去状
態確認信号をＨレベルにする。

【００８３】なお、コマンドステートマシン１４には、
電源の投入時やシステムのリセット時に、外部からのリ
セット信号が入力され、このリセット信号に応答して、
このコマンドステートマシン１４の初期化が行われる。

【００８４】図３は、ＡＴＤアドレス遷移検出回路１５
の構成を詳しく示している。同図において、各エッジ検
出回路５１は、外部からの各アドレス信号Ａ0，Ａ1，…
…，Ａnを入力して、これらのアドレス信号の立ち上が
り及び立ち下がりを検出し、立ち上がり及び立ち下がり
を検出する度に、パルス信号をナンド回路５３に加え
る。また、エッジ検出回路５２は、コマンドステートマ
シン１４からのブロック消去状態確認信号を入力して、
このブロック消去状態確認信号の立ち上がりを検出し、
立ち上がりを検出する度に、パルス信号をナンド回路５
３に加える。ナンド回路５３は、各エッジ検出回路５
１，５２からのパルス信号の論理積否定を求め、これを
パルス発生回路５４に加える。パルス発生回路５４は、
ナンド回路５３からのパルス信号を入力すると、メモリ
セルアレイ１１の各センスアンプ４５やデコーダ１２等
を制御するための各種のタイミングパルスを生成し、こ
れらのタイミングパルスを出力する。これらのタイミン
グパルスとしては、メモリセルアレイ１１の各センスア
ンプ４５へのビット線プリチャージ信号並びにセンスア
ンプイネーブル信号等がある。各センスアンプ４５は、
ビット線プリチャージ信号に応答して、データの読み出
しや書き込みの直前に、各ビット線をプリチャージし、
またセンスアンプイネーブル信号に応答して、各ビット
線上の信号電圧を増幅して出力する。

【００８５】なお、ＡＴＤアドレス遷移検出回路１５
は、外部からのチップイネーブル信号／ＣＥを検出する
回路や、外部からのリードアレイコマンド（リードモー
ドにトリップするためのコマンド）に応答してコマンド
ステートマシン１４によって生成されるリードアレイ信
号を検出する回路を含んでいても構わない。

【００８６】図４は、マルチプレクサ１６の構成を詳し
く示している。同図において、各ゲート回路６１は、１
ワード（８ビット）を出力するメモリセルアレイ１１の
各センスアンプ４５に対応しており、各センスアンプ４
５からの各データ信号DAT0，DAT1，……，DAT7を入力す
る。また、各ゲート回路６１は、冗長回路２４の冗長セ
ンスアンプ４９からの冗長データ信号RDAT、及び各冗長
データ置換信号MAT0，MAT1，……，MAT7も入力する。

【００８７】ここで、データ記憶ブロック２１の各ビッ
ト線３８からなる各組のいずれかに係わる欠陥がなけれ
ば、各ゲート回路６１は、各センスアンプ４５からの各
データ信号DAT0，DAT1，……，DAT7を選択して出力す
る。これらのデータ信号DAT0，DAT1，……，DAT7は、各
ノア回路６２及びゲート回路６３を通じて送出される。

【００８８】また、データ記憶ブロック２１の各ビット
線３８からなる各組のいずれかに係わる欠陥があれば、
このフラッシュメモリの製造検査工程で、欠陥を伴う組
に対応する各冗長データ置換信号MAT0，MAT1，……，MA
T7のいずれかがＨレベルに設定され、このＨレベルの冗
長データ置換信号が各ゲート回路６１のいずれかに加え
られる。この１つのゲート回路６１は、各センスアンプ
４５からのデータ信号の代わりに、冗長データ信号RDAT
を出力する。

【００８９】データ記憶ブロック２１の各セルトランジ
スタの書き込みや読み出しのときであって、これらのセ
ルトランジスタの一括消去が成功したか否かを確認しな
いときには、コマンドステートマシン１４からのブロッ
ク消去状態確認信号がＬレベルであって、各ゲート回路
６１からのそれぞれの信号は、各ノア回路６２及びゲー
ト回路６３を通じて送出される。

【００９０】また、データ記憶ブロック２１の各セルト
ランジスタの一括消去が成功したか否かを確認するとき
には、コマンドステートマシン１４からのブロック消去
状態確認信号がＨレベルとなる。

【００９１】このとき、ゲート回路６３は、ゲート回路
６１からのデータ信号DAT0を遮断し、これに代わって、
消去正常終了判定回路１７からの消去状態判定結果信号
を反転して送出する。この消去状態判定結果信号は、後
に述べる様に、データ記憶ブロック２１の各セルトラン
ジスタの一括消去を成功すると、Ｈレベルとなり、また
一括消去を失敗すると、Ｌレベルとなる。したがって、
一括消去を成功すると、ゲート回路６３からはＬレベル
の信号が送出され、また一括消去を失敗すると、ゲート
回路６３からはＨレベルの信号が送出される。

【００９２】また、コマンドステートマシン１４からの
ブロック消去状態確認信号がＨレベルになると、各ノア
回路６２の出力がＬレベルに固定される。

【００９３】この結果、データ記憶ブロック２１の各セ
ルトランジスタの一括消去を成功すると、このマルチプ
レクサ１６から出力される８ビットの各信号が“０００
０００００”となり、また一括消去を失敗すると、この
８ビットの各信号が“０００００００１”となる。

【００９４】図５は、消去正常終了判定回路１７の構成
を詳しく示している。同図において、各ノア回路６４，
６５は、各冗長データ置換信号MAT0，MAT1，……，MAT7
を入力すると共に、ブロック消去状態確認信号を反転回
路６６を介して入力し、それぞれの論理和否定を示す各
信号を出力する。各ナンド回路６７-1〜６７-4は、各ノ
ア回路６４からの各信号を入力すると共に、データ記憶
ブロック２１の各センスアンプ４５からの各データ信号
DAT0，DAT2，DAT4，DAT6を各反転回路６８を介して入力
し、それぞれの論理積否定を示す各信号を出力する。同
様に、各ナンド回路６９-1〜６９-4は、各ノア回路６４
からの各信号を入力すると共に、データ記憶ブロック２
１の各センスアンプ４５からの各データ信号DAT1，DAT
3，DAT5，DAT7を入力し、それぞれの論理積否定を示す
各信号を出力する。そして、ナンド回路７１は、各ナン
ド回路６７-1，６７-2，６９-1，６９-2からの信号を入
力して、論理積否定を示す信号を出力する。同様に、ナ
ンド回路７２は、各ナンド回路６７-3，６７-4，６９-
3，６９-4からの信号を入力して、論理積否定を示す信
号を出力する。更に、ノア回路７３は、各ナンド回路７
１，７２からの信号を入力して、論理和否定を示す消去
状態判定結果信号を出力する。

【００９５】ここで、データ記憶ブロック２１の各セル
トランジスタの一括消去が成功したか否かを確認すると
きには、コマンドステートマシン１４からのブロック消
去状態確認信号がＨレベルとなるから、反転回路６６の
出力がＬレベルとなり、このＬレベルの信号が各ノア回
路６４，６５に加えられる。このとき、データ記憶ブロ
ック２１の各ビット線３８からなる各組のいずれかに係
わる欠陥がなければ、各冗長データ置換信号MAT0，MAT
1，……，MAT7のいずれもがＬレベルに設定されるの
で、各ノア回路６４，６５からは、Ｈレベルの信号が出
力される。

【００９６】一方、後に述べる様に、データ記憶ブロッ
ク２１の各セルトランジスタの一括消去が成功したとき
には、ライトステートマシン１３によって、データ記憶
ブロック２１の消去終了データ記憶領域２２の各セルト
ランジスタ３３−EC0〜３３−EC7に消去終了データ“０
１０１０１０１”が書き込まれる。コマンドステートマ
シン１４からのブロック消去状態確認信号がＨレベルに
なると、この消去終了データ記憶領域２２の消去終了デ
ータ“０１０１０１０１”は、各データ信号DAT0，…
…，DAT7として、消去正常終了判定回路１７に入力され
る。

【００９７】したがって、各ナンド回路６７-1〜６７-4
は、各ノア回路６４からのＨレベルの各信号を入力する
と共に、各データ信号DAT0，DAT2，DAT4，DAT6（“１１
１１”）を各反転回路６８を介して入力し、それぞれの
論理積否定を示すＨレベルの各信号を出力する。同様
に、各ナンド回路６９-1〜６９-4は、各ノア回路６４か
らのＨレベルの各信号を入力すると共に、各データ信号
DAT1，DAT3，DAT5，DAT7（“００００”）を入力し、そ
れぞれの論理積を示すＨレベルの各信号を出力する。つ
まり、各ナンド回路６７-1〜６７-4，６９-1〜６９-4か
らはＨレベルの各信号が出力されることになり、これに
応答して、ノア回路７３からは、Ｈレベルの消去状態判
定結果信号が出力される。

【００９８】また、データ記憶ブロック２１の各セルト
ランジスタの一括消去が成功しなかったときには、デー
タ記憶ブロック２１の消去終了データ記憶領域２２の各
セルトランジスタ３３−EC0〜３３−EC7への消去終了デ
ータの書き込みが行われず、これらのセルトランジスタ
には、消去終了データ“０１０１０１０１”以外の誤っ
たデータ（例えば“００００００００”や“１１１１１
１１１”）が書き込まれるので、この誤ったデータが各
データ信号DAT0，……，DAT7として、消去正常終了判定
回路１７に入力される。

【００９９】この場合、各ナンド回路６７-1〜６７-4，
６９-1〜６９-4のうちの少なくとも１つからＬレベルの
信号が出力されるので、ノア回路７３からは、Ｌレベル
の消去状態判定結果信号が出力される。

【０１００】すなわち、一括消去が成功したか否かを確
認するためのブロック消去状態確認信号がＨレベルにな
ったときに、データ記憶ブロック２１の消去終了データ
記憶領域２２の各セルトランジスタ３３−EC0〜３３−E
C7に、一括消去を成功したことを示す消去終了データ
“０１０１０１０１”が書き込まれていれば、この消去
正常終了判定回路１７からの消去状態判定結果信号がＨ
レベルとなり、また一括消去を失敗して、消去終了デー
タ“０１０１０１０１”が書き込まれていなければ、こ
の消去正常終了判定回路１７からの消去状態判定結果信
号がＬレベルとなる。

【０１０１】また、データ記憶ブロック２１の各ビット
線３８からなる各組のいずれかに係わる欠陥があれば、
各冗長データ置換信号MAT0，MAT1，……，MAT7のいずれ
かがＨレベルに設定される。この場合、各ノア回路６
４，６５のいずれかよりＬレベルの信号が出力され、こ
のＬレベルの信号を入力する各ナンド回路６７-1〜６７
-4，６９-1〜６９-4のいずれかの出力がＨレベルに固定
される。したがって、他の各ナンド回路に、正しい消去
終了データの各データ信号が入力されていれば、各ナン
ド回路６７-1〜６７-4，６９-1〜６９-4からはＨレベル
の各信号が出力されることになり、これに応答して、こ
の消去正常終了判定回路１７からの消去状態判定結果信
号がＨレベルとなる。

【０１０２】例えば、冗長データ置換信号MAT0がＨレベ
ルに設定された場合は、消去終了データのデータ信号DA
T0がＨレベル及びＬレベルのいずれであっても、ナンド
回路６７-1の出力がＨレベルに固定され、他の各ナンド
回路６７-2〜６７-4，６９-1〜６９-4に、正しい消去終
了データの各データ信号DAT1，……，DAT7が入力されて
いれば、消去状態判定結果信号がＨレベルとなる。

【０１０３】すなわち、データ記憶ブロック２１の各ビ
ット線３８からなる各組のいずれかに係わる欠陥があっ
て、各データ信号DAT0，……，DAT7のうちのいずれかが
誤っている可能性があれば、各冗長データ置換信号MAT
0，MAT1，……，MAT7のいずれかをＨレベルに設定する
ことによって、誤ったデータ信号を入力する各ナンド回
路６７-1〜６７-4，６９-1〜６９-4のいずれかの出力を
Ｈレベルに固定するので、この誤ったデータ信号が無視
され、他の各データ信号のみに基づいて、消去状態判定
結果信号のレベルが決定され、一括消去を成功したか否
かが確認される。これによって、データ記憶ブロック２
１の各ビット線３８からなる各組のいずれかに係わる欠
陥があっても、一括消去を成功したか否かを確認するこ
とができる。

【０１０４】なお、データ記憶ブロック２１の各セルト
ランジスタの書き込みや読み出しのときであって、これ
らのセルトランジスタの一括消去が成功したか否かを確
認しないときには、ブロック消去状態確認信号をＬレベ
ルに設定するので、図４に示す各ノア回路６２や図５に
示す各ノア回路６４，６５等がディスエーブル状態とな
り、各センスアンプからの各データ信号等の信号遷移に
応答することによって発生するスイッチングノイズを抑
えることができ、かつ消費電流を減らすことができる。

【０１０５】図６は、データ記憶ブロック２１の各セル
トランジスタの一括消去を行い、データ記憶ブロック２
１の消去終了データ記憶領域２２の各セルトランジスタ
３３−EC0〜３３−EC7に消去終了データ“０１０１０１
０１”を書き込むまでの処理を示すフローチャートであ
る。

【０１０６】まず、コマンドステートマシン１４は、デ
ータ記憶ブロック２１の各セルトランジスタの一括消去
を指示するコマンドを外部から入力すると、このコマン
ドを認識し、この一括消去をライトステートマシン１３
に指示する。これに応答して、ライトステートマシン１
３は、消去終了データ記憶領域２２の各セルトランジス
タに対して前書き込みを行う（ステップ２０１）。これ
によって、この消去終了データ記憶領域２２の各セルト
ランジスタ３３−EC0〜３３−EC7には、“００００００
００”が記憶される。同様に、ライトステートマシン１
３は、データ記憶ブロック２１の各セルトランジスタに
対して前書き込みを行う（ステップ２０２）。

【０１０７】次に、ライトステートマシン１３は、消去
終了データ記憶領域２２及びデータ記憶ブロック２１の
各セルトランジスタに対して消去を行う。この消去は、
各ワード線を通じて全ての各セルトランジスタのゲート
に負電圧を印加すると共に、ソース回路３９によって全
ての各セルトランジスタのソースを電源電位に設定する
ことによって行われる。

【０１０８】このとき、ソース回路３９は、各セルトラ
ンジスタのソースに電位をパルス状に与え（以下消去パ
ルスと称す）、各セルトランジスタのフローティングゲ
ートから信号電荷を引き抜き、各セルトランジスタのし
きい値を下げる（ステップ２０３）。そして、ライトス
テートマシン１３は、消去終了データ記憶領域２２及び
データ記憶ブロック２１の各セルトランジスタのしきい
値が予め定められた値以下になったか否かを判定する
（ステップ２０４）。

【０１０９】ここで、製造プロセスやレイアウト等が原
因となって、消去パルスにより低下される各セルトラン
ジスタのしきい値の低下量が均一とはならず、各セルト
ランジスタのしきい値にバラツキが生じることがある。
このバラツキを小さくするには、各セルトランジスタの
しきい値が予設定値以下となるまで、短い消去パルスを
連続的に印加すれば良く、このために各ステップ２０
３，２０４を繰り返す。

【０１１０】これによって、消去終了データ記憶領域２
２及びデータ記憶ブロック２１の各セルトランジスタの
しきい値が予め定められた値以下になると、ライトステ
ートマシン１３は、この旨を判定する（ステップ２０
４，Yes）。このとき、消去終了データ記憶領域２２の
各セルトランジスタ３３−EC0〜３３−EC7には、“１１
１１１１１１”が記憶される。

【０１１１】最後に、ライトステートマシン１３は、消
去終了データ記憶領域２２の各セルトランジスタ３３−
EC0〜３３−EC7に消去終了データ“０１０１０１０１”
を書き込む（ステップ２０５）。

【０１１２】こうして消去終了データ記憶領域２２及び
データ記憶ブロック２１の各セルトランジスタの消去を
行い、消去終了データ記憶領域２２の各セルトランジス
タ３３−EC0〜３３−EC7に消去終了データ“０１０１０
１０１”を書き込んだ後には、次の様な手順で、消去終
了データ記憶領域２２から消去終了データが読み出され
る。

【０１１３】まず、コマンドステートマシン１４は、一
括消去が成功したか否かの確認を指示するコマンドを外
部から入力すると、このコマンドを認識し、ブロック消
去状態確認信号をＨレベルに設定する。このブロック消
去状態確認信号は、ＡＴＤアドレス遷移検出回路１５、
デコーダ１２、消去正常終了判定回路１７、マルチプレ
クサ１６に与えられる。

【０１１４】ＡＴＤアドレス遷移検出回路１５は、この
Ｈレベルのブロック消去状態確認信号に応答して、セン
スアンプイネーブル信号を出力する。また、このＡＴＤ
アドレス遷移検出回路１５は、先に述べた様に、アドレ
ス信号の遷移にも応答して、センスアンプイネーブル信
号を出力する。

【０１１５】消去正常終了判定回路１７は、Ｈレベルの
ブロック消去状態確認信号に応答して、消去終了データ
記憶領域２２の各セルトランジスタ３３−EC0〜３３−E
C7から消去終了データを読み出し、この消去終了データ
が予め定められた“０１０１０１０１”と一致するか否
かを判定し、一致すれば、Ｈレベルの消去状態判定結果
信号を出力し、一致しなければ、Ｌレベルの消去状態判
定結果信号を出力する。

【０１１６】この消去状態判定結果信号がＬレベルの場
合は、一括消去の処理の途中で、電源が遮断されたり、
デバイスのリセット信号が入力され、この一括消去が中
断したことになる。

【０１１７】マルチプレクサ１６は、Ｈレベルのブロッ
ク消去状態確認信号に応答して、一括消去の成功を示す
８ビットの各信号“００００００００”、又は一括消去
の失敗を示す８ビットの各信号“０００００００１”を
出力する。

【０１１８】この様に一括消去が成功したか否かの確認
を指示するコマンドを外部から入力するだけで、データ
記憶ブロック２１の一括消去を成功したか否かを知るこ
とができる。また、コマンドステートマシン１４は、他
のコマンドが指示されたり、電源が遮断されたり、デバ
イスのリセット信号を入力するまで、Ｈレベルのブロッ
ク消去状態確認信号を出力し続けるので、アドレスを遷
移して、他のデータ記憶ブロックを指定するだけで、Ａ
ＴＤアドレス遷移検出回路１５が動作し、他のデータ記
憶ブロックの消去状態を高速に知ることができる。

【０１１９】図７は、この発明の不揮発性半導体記憶装
置の第２実施形態を示しており、この装置におけるメモ
リセルアレイ１１のデータ記憶ブロック２１の構成を示
している。この第２実施形態の装置は、図１の装置と略
同様の構成であって、データ記憶ブロック２１のみが異
なる。

【０１２０】この第２実施形態におけるデータ記憶ブロ
ック２１では、コマンドステートマシン１４からのブロ
ック消去状態確認信号を反転回路８１を介して冗長回路
２４の選択トランジスタ８２に加えている。このブロッ
ク消去状態確認信号がＬレベルのとき、つまりデータ記
憶ブロック２１の書き込みや読み出しを行うときには、
選択トランジスタ８２をオンにして、この冗長回路２４
と冗長センスアンプ４９を接続し、この冗長回路２４を
活用可能にする。

【０１２１】また、ブロック消去状態確認信号がＨレベ
ルのとき、つまり一括消去が成功したか否かを確認する
ときには、選択トランジスタ８２をオフにして、この冗
長回路２４と冗長センスアンプ４９間を遮断する。

【０１２２】このとき、Ｈレベルのブロック消去状態確
認信号に応答して、このデータ記憶ブロック２１のゲー
トスイッチ８４が開かれ、ブロックプロテクトビットア
レイ８３からのプロテクトビットが冗長センスアンプ４
９を介して送出される。

【０１２３】したがって、ブロック消去状態確認信号が
Ｈレベルのときには、消去終了データ記憶領域２２の各
セルトランジスタ３３−EC0〜３３−EC7から消去終了デ
ータ“０１０１０１０１”を読み出すと共に、ブロック
プロテクトビットアレイ８３からのプロテクトビットを
読み出すことになり、処理の簡略化と高速化を図ること
ができる。

【０１２４】このブロックプロテクトビットアレイ８３
は、メモリセル１１の各データ記憶ブロック２１に対応
するそれぞれのプロテクトビットを記憶することがで
き、各プロテクトビット毎に、プロテクトビットによっ
て、データ記憶ブロック２１への消去及び書き込み動作
を禁止したり許可する。

【０１２５】このブロックプロテクトビットアレイ８３
は、データ記憶ブロック２１と同様の構成であって、各
セルトランジスタを有しており、これらのセルトランジ
スタに各プロテクトビットを記憶する。

【０１２６】ただし、このブロックプロテクトビットア
レイ８３の各セルトランジスタのソースと、データ記憶
ブロック２１の各セルトランジスタのソースを完全に分
離して、個別に駆動制御している。これによって、デー
タ記憶ブロック２１の各セルトランジスタの一括消去を
行っても、このデータ記憶ブロック２１に対応するブロ
ックプロテクトビットアレイ８３のセルトランジスタの
プロテクトビットが消去されずに済む。

【０１２７】図８は、この発明の不揮発性半導体記憶装
置の第３実施形態を示しており、この装置におけるマル
チプレクサ１６の構成を示している。このマルチプレク
サ１６は、図４のマルチプレクサに、ゲート回路８５を
付加したものである。また、このマルチプレクサ１６
は、図７のメモリセルアレイ１１のデータ記憶ブロック
２１を前提として設けられるものであり、冗長センスア
ンプ４９からのプロテクトビットをゲート回路８５に入
力する。

【０１２８】したがって、ブロック消去状態確認信号が
Ｈレベルのときに、選択トランジスタ８２がオフにされ
て、この冗長回路２４と冗長センスアンプ４９間が遮断
され、またゲートスイッチ８４が開かれて、ブロックプ
ロテクトビットアレイ８３からのプロテクトビットが冗
長センスアンプ４９を介して送出されて来る。このプロ
テクトビットをゲート回路８５に入力する。

【０１２９】このゲート回路８５は、ブロック消去状態
確認信号がＨレベルになると、ゲート回路６１からのデ
ータ信号DAT1を遮断し、これに代わって、冗長センスア
ンプ４９からのプロテクトビットを反転して出力する。

【０１３０】ここで、ブロックプロテクトビットアレイ
８３においては、プロテクトビットの書き込み状態で
（データ“０”）、データ記憶ブロック２１への消去及
び書き込み動作を禁止し、プロテクトビットの消去状態
で（データ“１”）、データ記憶ブロック２１への消去
及び書き込み動作を許可する。したがって、データ記憶
ブロック２１への消去及び書き込み動作が禁止されてい
るときには、ゲート回路８５からはＨレベルの信号が出
力され、消去及び書き込み動作が許可されているときに
は、ゲート回路８５からはＬレベルの信号が出力され
る。

【０１３１】この様にブロック消去状態確認信号がＨレ
ベルのときに、消去終了データ記憶領域２２の各セルト
ランジスタ３３−EC0〜３３−EC7から消去終了データ
“０１０１０１０１”を読み出すと共に、ブロックプロ
テクトビットアレイ８３からのプロテクトビットを読み
出せば、１つのコマンドのみによって、２つの動作を同
時に実行することができ、一括消去を成功したか否かの
確認と、データ記憶ブロック２１への消去及び書き込み
動作が禁止されているか否かの確認を同時にかつ速やか
に行うことができる。

【０１３２】

【発明の効果】以上説明した様に、この発明によれば、
消去終了データ記憶領域の各不揮発性メモリセルは、デ
ータ記憶ブロックの各不揮発性メモリセルと共に消去さ
れる。この後、消去終了データ記憶領域の各不揮発性メ
モリセルには、消去終了データが書き込まれる。この消
去終了データは、“０”及び“１”の各論理値をそれぞ
れ少なくとも１つずつ含んでいる。

【０１３３】ここで、電源の遮断や、デバイスのリセッ
ト信号によって、消去が強制的に終了したときには、消
去終了データ記憶領域の全ての各不揮発性メモリセルに
同一のデータ（“０”又は“１”）が書き込まれる。こ
のため、この消去終了データを読み出して、この消去終
了データに“０”及び“１”の各論理値がそれぞれ少な
くとも１つずつ含まれるか否かを判定すれば、消去終了
データ記憶領域の全ての各不揮発性メモリセルの消去が
成功したか否かを判定することができる。消去終了デー
タ記憶領域の各不揮発性メモリセルの消去を行うときに
は、データ記憶ブロックの各不揮発性メモリセルの消去
を行うので、この消去終了データ記憶領域の判定は、こ
のデータ記憶ブロックの全ての各不揮発性メモリセルの
消去が成功したか否かを判定することでもある。

【０１３４】例えば、請求項２に記載の様に、読み出し
手段は、消去状態確認信号及びアドレス遷移検出信号に
応答して、書き込み手段内の消去終了データを読み出し
ても良い。

【０１３５】例えば、請求項３に記載の様に、消去終了
データ記憶領域の各不揮発性メモリの消去に用いられる
それぞれの信号線と、データ記憶ブロックの各不揮発性
メモリセルの消去に用いられるそれぞれの信号線を相互
に共用しても良い。

【０１３６】この場合、データ記憶ブロックの各不揮発
性メモリセルと共に、消去終了データ記憶領域の各不揮
発性メモリセルを確実に消去することができる。

【０１３７】請求項４に記載の様に、読み出し手段によ
って消去終了データ記憶領域から読み出された消去終了
データが該消去終了データ記憶領域に書き込まれる以前
の消去終了データに一致すると、データ記憶ブロック内
の各不揮発性メモリセルの消去を正常に終了したと判定
しても良い。

【０１３８】この場合は、消去終了データ記憶領域から
読み出された消去終了データと、書き込まれる以前の消
去終了データを比較するので、消去終了データに“０”
及び“１”の各論理値がそれぞれ少なくとも１つずつ含
まれるか否かに基づいて判定を行うよりも、より正確な
判定が可能となる。

【０１３９】請求項５に記載の様に、消去状態確認信号
及びアドレス遷移検出信号に応答して、データ記憶ブロ
ック内の各不揮発性メモリセルの消去を正常に終了した
か否かを示す判定結果を出力しても良い。

【０１４０】請求項６に記載の様に、データ記憶ブロッ
クの各不揮発性メモリセル及び消去終了データ記憶領域
の各不揮発性メモリとは別に消去が行われる不揮発性メ
モリセルからなるプロテクトデータ記憶領域を更に備
え、このプロテクトデータ記憶領域に、データ記憶ブロ
ックの保護状態を示すブロック保護データを記憶しても
良い。

【０１４１】このブロック保護データは、例えばデータ
記憶ブロック内のデータの消去及び書き込み動作を禁止
するものである。

【０１４２】請求項７に記載の様に、消去状態確認信号
及びアドレス遷移検出信号に応答して、書き込み手段内
の消去終了データを読み出すと共に、プロテクトデータ
記憶領域内のブロック保護データを読み出しても良い。

【０１４３】こうして消去終了データ及びブロック保護
データを同時に読み出せば、処理の簡略化と高速化を図
ることができる。

【０１４４】請求項８に記載の様に、データ記憶ブロッ
クの各不揮発性メモリセルの読み出しに用いられるそれ
ぞれのビット線のいずれかを冗長ビット線に置き換える
冗長手段を更に備え、データ記憶ブロックの各ビット線
及び消去終了データ記憶領域の各不揮発性メモリの読み
出しに用いられるそれぞれのビット線を相互に共用し、
データ記憶ブロック及び消去終了データ記憶領域のビッ
ト線を冗長ビット線に置き換えるに伴い、このデータ記
憶ブロックのビット線と共用される消去終了データ記憶
領域のビット線をも冗長ビット線に置き換えても良い。

【０１４５】この様にデータ記憶ブロックの各ビット線
及び消去終了データ記憶領域の各不揮発性メモリの読み
出しに用いられるそれぞれのビット線を相互に共用し、
両者の各ビット線のいずれにも冗長ビット線を適用する
様にしておけば、この不揮発性半導体記憶装置の構成を
簡略化することができる。

【０１４６】更に、請求項９に記載の様に、消去終了デ
ータ記憶領域の各不揮発性メモリの読み出しを行うに際
し、冗長ビット線に置き換えられた消去終了データ記憶
領域のビット線を遮断しても良い。

【０１４７】あるいは、請求項１０に記載の様に、消去
終了データ記憶領域の各不揮発性メモリの書き込みを行
うに際しては、消去終了データ記憶領域のビット線を冗
長ビット線に置き換え、消去終了データ記憶領域の各不
揮発性メモリの読み出しを行うに際しは、消去終了デー
タ記憶領域のビット線を冗長ビット線に置き換えず、こ
の消去終了データ記憶領域の他の各ビット線を通じて読
み出された各ビットのみに基づいて、データ記憶ブロッ
ク内の各不揮発性メモリセルの消去が正常に行われたか
否かを判定しても良い。

【０１４８】この場合は、消去終了データ記憶領域の各
不揮発性メモリの読み出しを行うにときには、冗長ビッ
ト線への置き換えを行わないので、消去終了データ記憶
領域から消去終了データの一部を確実に取り出すことが
できる。

【図面の簡単な説明】

【図１】この発明の不揮発性半導体記憶装置の第１実施
形態を示すブロック図

【図２】図１の装置におけるメモリセルのデータ記憶ブ
ロックを示すブロック図

【図３】図１の装置におけるＡＴＤアドレス遷移検出回
路を示すブロック図

【図４】図１の装置におけるマルチプレクサを示すブロ
ック図

【図５】図１の装置における消去正常終了判定回路を示
すブロック図

【図６】図１の装置における一括消去のための処理を示
すフローチャート

【図７】この発明の不揮発性半導体記憶装置の第２実施
形態におけるメモリセルアレイのデータ記憶ブロックを
示すブロック図

【図８】この発明の不揮発性半導体記憶装置の第３実施
形態におけるマルチプレクサを示すブロック図

【図９】フラッシュメモリにおける浮遊ゲート型ＦＥＴ
構造のセルトランジスタを示す概略図

【図１０】従来の不揮発性半導体記憶装置を示すブロッ
ク図

【符号の説明】

１１ メモリセルアレイ １２ デコーダ １３ ライトステートマシン １４ コマンドステートマシン １５ ＡＴＤアドレス遷移検出回路 １６ マルチプレクサ １７ 消去正常終了判定回路 ２１ データ記憶ブロック ２２ 消去終了データ記憶領域 ２３ センスアンプ群 ２４ 冗長回路 ３１，３２，３３ セルトランジスタ ３４ ＥＣワード線 ３５ ＥＣドライバ ３６ 主ワード線 ３７ 主ワード線ドライバ ３８ ビット線 ３９ ソース回路 ４１，４２ 選択トランジスタ ４４ 書き込み回路 ４５ センスアンプ ４７ 行選択ドライバ ４９ 冗長センスアンプ ５１，５２ エッジ検出回路 ５３，７１，７２ ナンド回路 ５４ パルス発生回路 ６１，６３ ゲート回路 ６２，６４，６５，７３ ノア回路 ６６，６８ 反転回路 ６７-1〜６７-4，６９-1〜６９-4 ナンド回路 ８１ 反転回路 ８２ 選択トランジスタ ８３ ブロックプロテクトビットアレイ ８４ ゲートスイッチ ８５ ゲート回路

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性メモリセルを有するデー
   タ記憶ブロックを備え、このデータ記憶ブロック内の各
   不揮発性メモリセルの消去を行ってから、これらの不揮
   発性メモリセルへの書き込みを行う不揮発性半導体記憶
   装置において、 データ記憶ブロックの各不揮発性メモリセルと共に、消
   去を行われる複数の不揮発性メモリセルを有する消去終
   了データ記憶領域と、 データ記憶ブロックの各不揮発性メモリセル及び消去終
   了データ記憶領域の各不揮発性メモリの消去終了後に、
   “０”及び“１”の各論理値をそれぞれ少なくとも１つ
   ずつ含む複数ビットからなる消去終了データを消去終了
   データ記憶領域に書き込む書き込み手段と、 この消去終了データ記憶領域内の消去終了データを読み
   出す読み出し手段とを備える不揮発性半導体記憶装置。
2. 【請求項２】 読み出し手段は、消去状態確認信号及び
   アドレス遷移検出信号に応答して、書き込み手段内の消
   去終了データを読み出し、 消去状態確認信号は、予め定められたものであり、 アドレス遷移検出信号は、データ記憶ブロック内の各不
   揮発性メモリセルにアクセスするためのアドレスの遷移
   に応じて形成される請求項１に記載の不揮発性半導体記
   憶装置。
3. 【請求項３】 消去終了データ記憶領域の各不揮発性メ
   モリの消去に用いられるそれぞれの信号線と、データ記
   憶ブロックの各不揮発性メモリセルの消去に用いられる
   それぞれの信号線を相互に共用する請求項１又は２に記
   載の不揮発性半導体記憶装置。
4. 【請求項４】 読み出し手段によって消去終了データ記
   憶領域から読み出された消去終了データが該消去終了デ
   ータ記憶領域に書き込まれる以前の消去終了データに一
   致すると、データ記憶ブロック内の各不揮発性メモリセ
   ルの消去を正常に終了したと判定し、 両者の消去終了データが一致しないと、データ記憶ブロ
   ック内の各不揮発性メモリセルの消去に異常があった判
   定する請求項１乃至３のいずれかに記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 消去状態確認信号及びアドレス遷移検出
   信号に応答して、データ記憶ブロック内の各不揮発性メ
   モリセルの消去を正常に終了したか、異常があったかを
   示す判定結果を出力する請求項２及び４に記載の不揮発
   性半導体記憶装置。
6. 【請求項６】 データ記憶ブロックの各不揮発性メモリ
   セル及び消去終了データ記憶領域の各不揮発性メモリと
   は別に消去が行われる不揮発性メモリセルからなるプロ
   テクトデータ記憶領域を更に備え、 このプロテクトデータ記憶領域に、データ記憶ブロック
   の保護状態を示すブロック保護データを記憶する請求項
   １乃至５のいずれかに記載の不揮発性半導体記憶装置。
7. 【請求項７】 消去状態確認信号及びアドレス遷移検出
   信号に応答して、書き込み手段内の消去終了データを読
   み出すと共に、プロテクトデータ記憶領域内のブロック
   保護データを読み出す請求項２及び６に記載の不揮発性
   半導体記憶装置。
8. 【請求項８】 データ記憶ブロックの各不揮発性メモリ
   セルの読み出しに用いられるそれぞれのビット線のいず
   れかを冗長ビット線に置き換える冗長手段を更に備え、 データ記憶ブロックの各ビット線及び消去終了データ記
   憶領域の各不揮発性メモリの読み出しに用いられるそれ
   ぞれのビット線を相互に共用し、 データ記憶ブロックのビット線を冗長ビット線に置き換
   えるに伴い、このデータ記憶ブロックのビット線と共用
   される消去終了データ記憶領域のビット線をも冗長ビッ
   ト線に置き換える請求項１乃至７のいずれかに記載の不
   揮発性半導体記憶装置。
9. 【請求項９】 消去終了データ記憶領域の各不揮発性メ
   モリの読み出しを行うに際し、冗長ビット線に置き換え
   られた消去終了データ記憶領域のビット線を遮断する請
   求項８に記載の不揮発性半導体記憶装置。
10. 【請求項１０】 消去終了データ記憶領域の各不揮発性
    メモリの書き込みを行うに際しては、消去終了データ記
    憶領域のビット線を冗長ビット線に置き換え、 消去終了データ記憶領域の各不揮発性メモリの読み出し
    を行うに際しは、消去終了データ記憶領域のビット線を
    冗長ビット線に置き換えず、この消去終了データ記憶領
    域の他の各ビット線を通じて読み出された各ビットのみ
    に基づいて、データ記憶ブロック内の各不揮発性メモリ
    セルの消去が正常に行われたか否かを判定する請求項８
    に記載の不揮発性半導体記憶装置。