JP2001184876A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 デプリーションの深いメモリセルが存在して
も余計な書き戻しが行われずに消去処理全体の処理時間
を短縮でき、しかも、メモリセルの閾値電圧の分布を狭
くできるために読み出しマージンを十分確保でき低電源
電圧動作にも適した不揮発性半導体記憶装置を提供す
る。 【解決手段】 デプリーションの深いメモリセルの分布
Ｄ１があると正常に消去されたメモリセルの実際の閾値
電圧分布Ｄ２が分布Ｄ３まで下がったように見える。そ
こで、目標とする消去判定レベル２よりも高い消去判定
レベル１で消去を行ったのち、目標とする書き戻し判定
レベル２よりも低い書き戻し判定レベル１で分布Ｄ１の
メモリセルだけを書き戻す。その結果、深いデプリーシ
ョンのメモリセルによる影響が解消されて閾値電圧分布
が分布Ｄ７となるため、消去判定レベル２で消去を行っ
てから書き戻し判定レベル２で浅いデプリーションのメ
モリセルだけを書き戻す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリセルを一括し
て消去することができる不揮発性半導体記憶装置に関
し、特に、ＮＯＲ型のフラッシュメモリのようにメモリ
セルの過剰消去が問題となる不揮発性半導体記憶装置に
関するものである。

【０００２】

【従来の技術】メモリセルに対する書き込みおよび消去
を電気的に行うことの可能な不揮発性半導体記憶装置と
して最近はフラッシュメモリが主流となってきている。
フラッシュメモリはメモリセルアレイの全部又はその一
部のメモリセルから成るブロック（「セクタ」などとも
呼ぶ）を単位としてメモリセルを一括して消去できると
いう特徴がある。

【０００３】フラッシュメモリでは、メモリセルのフロ
ーティングゲートへ電子の注入又は電子の引き抜きを行
うことでメモリセルに対する書き込み又は消去を行って
いる。その際、フローティングゲートに電子が存在する
程度に応じてメモリセルの閾値電圧が変化するため、こ
の性質を利用して、電子がフローティングゲートに注入
されて閾値電圧の高くなった状態（書き込み状態）を例
えば論理“０”に対応させ、電子がフローティングゲー
トから引き抜かれて閾値電圧の低くなった状態（消去状
態）を例えば論理“１”に対応させている。

【０００４】ところが、メモリセルを構成しているトラ
ンジスタの酸化膜の膜厚や微少欠陥といった製造ばらつ
きに起因して消去速度がメモリセル毎に異なっており、
同じように消去を行ったとしても各メモリセルの閾値電
圧は一定とならず、メモリセル全体として見ると閾値電
圧が或る分布を持っている。つまり、一括消去を行った
場合、消去速度の遅いメモリセルを目標とする閾値電圧
まで消去したときには、消去速度の速いメモリセルが目
標とする閾値電圧に対して消去され過ぎた状態となる。
このように過剰に消去されたメモリセルは「深いデプリ
ーションのメモリセル」又は「デプリート不良のメモリ
セル」などと呼ばれている。過剰に消去されたメモリセ
ルは様々な問題を引き起こすため、こうしたメモリセル
が最終的に存在しないようにしておく必要がある。

【０００５】深いデプリーションのメモリセルへの対策
を行ったフラッシュメモリとしては、例えば特開平８−
１０６７９３号公報に開示されているものが挙げられ
る。この公報では消去対象ブロック内のメモリセルの消
去を次のようにして行っている。まず、閾値電圧の低い
“１”のメモリセルを検出して“０”に相当する閾値電
圧となるまで書き込みを行うことで、消去対象ブロック
内の全てのメモリセルを“０”の状態にする。次に、消
去対象ブロック内の全メモリセルを一括消去してこれら
メモリセルを“１”の状態にする。このとき、全てのメ
モリセルの閾値電圧の上限が予め決められた「消去ベリ
ファイ電圧」となるように消去を行う。

【０００６】こうして一括消去が行われると、上述した
メモリセル間に存在する消去速度の違いによって閾値電
圧が負となった深いデプリーションのメモリセルが生じ
る。そこで、メモリセルのコントロールゲートに印加す
るワード線の電圧を“０Ｖ”に設定して深いデプリーシ
ョンのメモリセルを探し出し、デプリーションを解消す
るための書き戻しを行う。このとき、ディジット線（ビ
ット線，データ線などとも呼ぶ）に接続されているメモ
リセルの何れが深いデプリーションにあるかまでは分か
らないとの理由から、メモリセル単位ではなくディジッ
ト線単位で書き戻しを行うようにしている。

【０００７】そのために、当該ディジット線に接続され
たメモリセル全てに対して浅い書き込みを行い、その
後、当該ディジット線にデプリーションが無くなったか
どうかのベリファイを行って、当該ディジット線に深い
デプリーションのメモリセルが無くなるまで浅い書き戻
しを繰り返し行ってゆく。この後に、ワード線の電圧を
“１．２Ｖ”に設定してワード線に“０Ｖ”を印加した
ときと同様にして書き戻し・ベリファイを行って、潜在
的に深いデプリーションのメモリセルをメモリセル単位
で書き戻すようにしている。

【０００８】

【発明が解決しようとする課題】しかしながら上記公報
に開示されているフラッシュメモリには以下に詳述する
ような問題がある。図８はこの問題を説明するためのグ
ラフであって、消去対象ブロック内の全てのメモリセル
について閾値電圧の分布を示している。同図では、横軸
が閾値電圧毎のメモリセル数Ｎを表しており、縦軸がメ
モリセルの閾値電圧Ｖｔｍを表している。同図の左端に
示したグラフが実際の閾値電圧の分布を示しており、こ
のうちの符号Ｄ１で示される分布がデプリーションの深
いメモリセルに相当しており、符号Ｄ２で示される分布
がデプリーションのない正常に消去されたメモリセルに
相当している。

【０００９】また、同図の中央に示したグラフは見かけ
上の閾値電圧の分布であって、正常に消去されたメモリ
セルの分布Ｄ３が同図の左端のグラフに示した分布Ｄ２
に比べて下がって見えている。こうした現象は分布Ｄ１
で示されたデプリーションの深いメモリセルの存在によ
って引き起こされる。そこでこの現象について以下に説
明する。ここで、図９はフラッシュメモリの一部分のみ
を取り出して描いたものであって、ディジット線１００
はメモリセルアレイを構成する多数のディジット線のう
ちの１本である。また、センスアンプ１０１はディジッ
ト線１００に流れる電流Ｉｄの電流量と予め設定された
リファレンス電流の電流量を比較して、ディジット線１
００に接続されたメモリセルの記憶データをセンスす
る。

【００１０】また、不揮発性のメモリセル１０２〜１０
４はディジット線１００に接続された多数のメモリセル
の一部である。さらに、ワード線１０５〜１０７はこれ
らメモリセル１０２〜１０４をそれぞれ選択するための
信号線であり、電流Ｉｃ１〜Ｉｃ３はそれぞれメモリセ
ル１０２〜１０４のドレイン・ソース間に流れる電流で
ある。ここで、メモリセル１０２，１０３は書き込み状
態にあるメモリセルであり、メモリセル１０４は深いデ
プリーションのメモリセルである。いま、メモリセル１
０２の閾値電圧を判定するためには、ワード線１０５に
所定の電圧を印加するとともにワード線１０６，１０７
および図示しないその他のワード線は何れも“０Ｖ”と
しておく。

【００１１】ここで、上述したのとは反対にメモリセル
１０４がデプリーションの深いメモリセルでないとする
と、ワード線１０５に印加された上記所定の電圧がメモ
リセル１０２の閾値電圧に達していなければメモリセル
１０２はオフのままとなって、電流Ｉｃ１の電流量はほ
ぼ“０”となる。このとき、ワード線１０５以外には電
圧を印加していないため、電流Ｉｃ２，Ｉｃ３の電流量
もほぼ“０”であることから電流Ｉｄの電流量は結局
“０”になる。一方、ワード線１０５に印加された上記
所定の電圧がメモリセル１０２の閾値電圧以上であると
メモリセル１０２がオンとなる。このため、メモリセル
１０２の特性で決まる電流Ｉｃ１が流れ、電流Ｉｃ２，
Ｉｃ３の電流量が“０”であることから電流Ｉｄ＝電流
Ｉｃ１となる。したがって、センスアンプ１０１が電流
Ｉｄの電流量をセンスすることで、メモリセル１０２の
閾値電圧が上記所定の電圧以上であるか否か判別でき
る。

【００１２】ところが、メモリセル１０４が上述したよ
うにデプリーションの深いメモリセルであると、例えば
メモリセル１０２の読み出しを行ったときに、当該メモ
リセルに記憶されているデータが“０”であっても
“１”のデータであるかのように誤読み出しされること
が起こりうる。すなわち、深いデプリーションのメモリ
セル１０４は閾値電圧が“０Ｖ”を下回っているため、
ワード線１０７に印加される電圧が“０Ｖ”であっても
相当程度の電流Ｉｃ３が流れてしまう。このため、メモ
リセル１０２を選択したときの電流Ｉｄの電流量は電流
Ｉｃ１，Ｉｃ３の和の電流量になる。

【００１３】つまり、過剰に消去されているメモリセル
と同一のディジット線に接続されているメモリセル１０
２，１０３等の読み出しを行うと電流Ｉｄの電流量が見
かけ上大きくなる。ここで、メモリセルのコントロール
ゲートに印加される電圧が同じであれば、メモリセルの
閾値電圧が低いほど当該メモリセルに流れる電流の電流
量は増大する。したがって、電流Ｉｄの電流量が見かけ
上大きくなるということはメモリセル１０２の閾値電圧
が低く見えることと等価である。そして、こうしたこと
が他のメモリセルについても同様に生じるため、消去対
象ブロックの全メモリセルの閾値電圧分布は上述したよ
うに実際の分布に比べて全体的に下がって見えることに
なる。

【００１４】ところで、上乗せされる電流Ｉｃ３の電流
量が大きいと電流Ｉｄの電流量が上述したリファレンス
電流の電流量を上回ってしまう。このため、メモリセル
１０２が実際には閾値電圧の高い“０”のデータである
にも拘わらず、閾値電圧の低い“１”のデータであるか
のように見えてしまうという問題を生じる。こうした誤
読み出しをなくすためには、デプリーションの深いメモ
リセルを書き戻してやることで、過剰に消去された状態
を解消して正常に消去された状態にしてやる必要があ
る。ところが、従来のフラッシュメモリでは書き戻しの
過程において以下のような新たな問題が生じてしまう。

【００１５】すなわち、デプリーションの深いメモリセ
ルによって閾値電圧分布が下がって見えると、図８に示
した「書き戻し判定レベル」以上の閾値電圧を持つメモ
リセルを対象に書き戻しを行ったときに、分布Ｄ３のメ
モリセルのうち書き戻し判定レベル未満の閾値電圧を持
ったメモリセルは正常に消去が行われていて本来書き戻
す必要がないにも拘わらず書き戻されてしまう。メモリ
セルに対する書き戻しは消去のときのように一括して行
うことはできずメモリセル単位で行うしかないため、本
来必要のないメモリセルの書き戻し分だけ消去処理全体
の処理時間が増大してしまうことになる。

【００１６】また、図８の中央のグラフに示した分布に
対して書き戻しを行うと、メモリセルの閾値電圧分布は
同図の右端のグラフに示した分布Ｄ４，Ｄ５となる。消
去動作では、消去対象ブロックの全メモリセルについて
それらの閾値電圧を図示した「消去判定レベル」以下に
収める必要があるが、分布Ｄ５に関しては閾値電圧が上
がり過ぎてしまってこの「消去判定レベル」を越えてい
る。この分布Ｄ５のメモリセルを「消去判定レベル」以
下にするには再度の消去を行う必要があるため、消去処
理全体の処理時間がさらに長くなってしまう。しかも、
再度の消去によって深いデプリーションのメモリセルが
生じると再び書き戻しを行ってやる必要があるため、場
合によっては再度の消去と再度の書き戻しが無限に繰り
返される事態に陥ってしまう恐れもある。

【００１７】さらに、デプリーションの深いメモリセル
が存在していると分布Ｄ４，Ｄ５で示したように閾値電
圧の分布が全体的に広がってしまうため、書き戻しの過
程でメモリセルの閾値電圧が「書き戻し判定レベル」以
上となったかを調べるベリファイの際に読み出しマージ
ンが十分取れなくなってしまうという問題もある。した
がって、読み出しマージンに余裕を持たせるためには、
デプリーションの深いメモリセルを予め除去しておいて
閾値電圧分布の幅を狭めておくことが有効であると考え
られる。

【００１８】このほか、近年においては微細化によるト
ランジスタの耐圧低下対策や低消費電力化，高速化を図
るために、不揮発性半導体記憶装置を含めた様々な半導
体装置が低電源電圧動作のものに移行しつつある。低電
源電圧動作を実現するにはメモリセルの閾値電圧を下げ
る必要があり、それに伴ってメモリセルの閾値電圧分布
も狭めてゆかねばならない。しかしながら、メモリセル
の元々の閾値電圧分布は製造プロセスによって決まって
くるため、それを一朝一夕に改善することは困難である
と言える。したがって、製造工程に改良を加えることな
く、消去動作等の回路動作に工夫を凝らすことで閾値電
圧の分布を実質的に狭めることができれば極めて都合が
良い。

【００１９】本発明は上記の点に鑑みてなされたもので
あり、その目的は、デプリーションの深いメモリセルが
存在しても余計な書き戻しを行わずに済み、書き戻し回
数が増えて消去処理全体の処理時間の増大などを引き起
こさない不揮発性半導体記憶装置を提供することにあ
る。また、本発明の目的は、メモリセルの閾値電圧分布
をできる限り狭めることで、読み出しマージンを十分確
保するとともに低電源電圧動作にも適した不揮発性半導
体記憶装置を提供することにある。

【００２０】

【課題を解決するための手段】以上の課題を解決するた
め、請求項１記載の発明は、電気的に書き込みおよび一
括消去が可能な不揮発性のメモリセルを有し、過剰に消
去されたメモリセルによってメモリセルの閾値電圧分布
が影響を受ける不揮発性半導体記憶装置において、消去
対象のメモリセルを一括消去する第１の消去手段と、該
一括消去によって過剰に消去されたメモリセルをメモリ
セル単位でベリファイしながら書き戻す第１の書き戻し
手段と、該書き戻しの後に所望の消去判定レベルまで消
去されていないメモリセルを消去する第２の消去手段
と、該消去の後に所望の書き戻し判定レベルまで書き戻
されていないメモリセルをメモリセル単位でベリファイ
しながら書き戻す第２の書き戻し手段とを具備すること
を特徴としている。また、請求項２記載の発明は、電気
的に書き込みおよび一括消去可能な不揮発性のメモリセ
ルを有し、過剰に消去されたメモリセルによってメモリ
セルの閾値電圧分布が影響を受ける不揮発性半導体記憶
装置において、消去対象のメモリセルを所望の消去判定
レベルよりも高い第１の消去判定レベルまで一括消去す
る第１の消去手段と、該一括消去によって過剰に消去さ
れたメモリセルを所望の書き戻し判定レベルよりも低い
第１の書き戻し判定レベルまでメモリセル単位でベリフ
ァイしながら書き戻す第１の書き戻し手段と、該書き戻
しの後に前記所望の消去判定レベルまで消去されていな
いメモリセルを消去する第２の消去手段と、該消去の後
に前記所望の書き戻し判定レベルまで書き戻されていな
いメモリセルをメモリセル単位でベリファイしながら書
き戻す第２の書き戻し手段とを具備することを特徴とし
ている。

【００２１】また、請求項３記載の発明は、請求項２記
載の発明において、前記第１の消去判定レベルは、過剰
に消去されていないメモリセルの閾値電圧が前記第１の
書き戻し手段による書き戻しで上昇する電圧分だけ、前
記所望の消去判定レベルよりも高く設定されていること
を特徴としている。また、請求項４記載の発明は、電気
的に書き込みおよび一括消去可能な不揮発性のメモリセ
ルを有し、過剰に消去されたメモリセルによってメモリ
セルの閾値電圧分布が影響を受ける不揮発性半導体記憶
装置において、消去対象のメモリセルを所望の消去判定
レベルまで一括消去する消去手段と、該一括消去によっ
て過剰に消去されたメモリセルを所望の書き戻し判定レ
ベルよりも低い第１の書き戻し判定レベルまでメモリセ
ル単位でベリファイしながら書き戻す第１の書き戻し手
段と、該書き戻しの後に前記所望の書き戻し判定レベル
まで書き戻されていないメモリセルをメモリセル単位で
ベリファイしながら書き戻す第２の書き戻し手段とを具
備することを特徴としている。また、請求項５記載の発
明は、請求項２〜４の何れかの項記載の発明において、
前記第１の書き戻し判定レベルは、過剰に消去されてい
ないメモリセルの閾値電圧が前記第１の書き戻し手段に
よる書き戻しで上昇する電圧分だけ、前記所望の書き戻
し判定レベルよりも低く設定されていることを特徴とし
ている。

【００２２】また、請求項６記載の発明は、請求項１〜
５の何れかの項記載の発明において、前記第１の書き戻
し手段が書き戻しの際に前記メモリセルへ印加する書き
込み制御電圧は、前記第２の書き戻し手段が書き戻しの
際に前記メモリセルへ印加する書き込み制御電圧よりも
高いことを特徴としている。また、請求項７記載の発明
は、請求項１〜６の何れかの項記載の発明において、前
記第１の書き戻し手段又は前記第２の書き戻し手段は、
書き戻しに伴って行われるベリファイの際に、該ベリフ
ァイの対象となっているメモリセルに印加する読み出し
制御電圧を通常の読み出しのときに印加する読み出し制
御電圧よりも高く設定していることを特徴としている。
また、請求項８記載の発明は、請求項１〜７の何れかの
項記載の発明において、前記第１の書き戻し手段又は前
記第２の書き戻し手段は、前記過剰に消去されたメモリ
セルが書き戻しの対象としているディジット線に存在す
るかどうかを該ディジット線単位で調べ、前記過剰に消
去されたメモリセルが存在するときにだけ該ディジット
線について前記メモリセル単位のベリファイ・書き戻し
を行うことを特徴としている。

【００２３】また、請求項９記載の発明は、請求項１〜
８の何れかの項記載の発明において、前記第１の書き戻
し手段又は前記第２の書き戻し手段は、書き戻しの対象
となっているメモリセルを過剰に消去されていないメモ
リセルの閾値電圧分布の中間付近に書き戻すことを特徴
としている。また、請求項１０記載の発明は、電気的に
書き込みおよび一括消去が可能な不揮発性のメモリセル
を有し、過剰に消去されたメモリセルによってメモリセ
ルの閾値電圧分布が影響を受ける不揮発性半導体記憶装
置において、消去対象のメモリセルの中から前記過剰に
消去されたメモリセルだけを検出して所定の閾値電圧ま
で書き戻してから、所望の閾値電圧分布までさらに書き
戻すようにしたことを特徴としている。また、請求項１
１記載の発明は、電気的に書き込みおよび一括消去が可
能な不揮発性のメモリセルを有し、過剰に消去されたメ
モリセルによってメモリセルの閾値電圧分布が影響を受
ける不揮発性半導体記憶装置において、前記過剰に消去
されたメモリセルの影響で下がって見えていた消去対象
のメモリセルの閾値電圧分布を実際の閾値電圧分布に戻
してから、所望の閾値電圧分布まで書き戻すようにした
ことを特徴としている。

【００２４】

【発明の実施の形態】〔基本思想〕以下、図面を参照し
て本発明の実施形態について説明するが、まず始めに図
２のグラフを参照して本発明による消去処理の基本とな
る技術思想について説明する。なお、以下では不揮発性
半導体記憶装置の一例としてフラッシュメモリを取り上
げて説明する。また、図２では図８に準じて同一の分布
については同じ符号を付与してある。

【００２５】本発明では消去対象ブロックに対する消去
処理を２つの段階（すなわち、後述する「第１ステッ
プ」および「第２ステップ」）を踏んで行うものとし、
各ステップにおいてそれぞれ消去及び書き戻しを行って
いる。その際、書き戻し判定レベルおよび消去判定レベ
ルをステップ毎に別々に設定している。ここで言う「書
き戻し判定レベル」とは、これを下回る閾値電圧を持っ
た深いデプリーションのメモリセルに書き戻しを行って
当該書き戻し判定レベル以上の閾値電圧にするためのレ
ベルを意味している。一方、「消去判定レベル」とは、
これを上回る閾値電圧を持つメモリセルを消去して当該
消去判定レベル以下の閾値電圧にするためのレベルを意
味している。

【００２６】なお、従来技術で挙げた上記公報では、本
発明の書き戻し判定レベルに相当する「デプリートベリ
ファイ電圧」をそのままワード線に印加して書き戻しを
行うべきか否か判定している。これに対し、後述する本
発明の実施形態では書き戻し判定レベルをそのままワー
ド線に印加しているわけではない。すなわち、本実施形
態における書き戻し判定レベルは、書き戻し対象になる
メモリセルと書き戻し対象にならないメモリセルとの間
の閾値電圧の境界を示すものである。

【００２７】さて、図２の左端に示したグラフは図８に
示した分布Ｄ１〜Ｄ３を重ね合わせたものを参考までに
示したものである。また、図２の中央に示すグラフは第
１ステップの動作を示しており、図２の右端に示したグ
ラフは第２ステップの動作を示している。そして、ここ
では消去対象ブロックの閾値電圧の分布を「書き戻し判
定レベル２」〜「消去判定レベル２」の範囲内に収める
ことを目標として消去を行うようにしている。

【００２８】まず第１ステップでは、「消去判定レベル
２」よりも高めに設定された「消去判定レベル１」を用
いて、消去対象ブロックの消去と当該消去が完了したか
どうかの判定（以下これらを「消去・ベリファイ」とい
う）を実施する。第１ステップではこの消去・ベリファ
イに引き続いて、消去対象ブロックに対する書き戻しと
当該書き戻しが完了したかどうかの判定（以下これらを
「書き戻し・ベリファイ」という）を実施する。その
際、デプリーションの深いメモリセルの影響によって閾
値電圧が見かけ上低くなることを考慮して、「書き戻し
判定レベル２」よりも低めに設定された「書き戻し判定
レベル１」を用いて書き戻し・ベリファイを行う。

【００２９】こうした第１ステップの処理を行うこと
で、過剰に消去されたメモリセルだけを正常に消去され
たメモリセルの閾値電圧分布の範囲内に書き戻すことが
できる。その結果、図２の中央のグラフに示されている
分布Ｄ１および分布Ｄ６からなる幅の広い分布から分布
Ｄ１がなくなって幅の狭い分布となる。ここで、深いデ
プリーションのメモリセルが書き戻し・ベリファイによ
って存在しなくなるため、閾値電圧分布が下がったよう
に見えていた現象が解消されて実際の分布が見えてく
る。このため、上記のように幅が狭くなった分布は図２
の中央のグラフに分布Ｄ７として示したごとく、書き戻
し前に比べて全体的に閾値電圧の分布が上がったものと
なる。なお、第１ステップの書き戻しで深いデプリーシ
ョンのメモリセルを書き戻す場合には、正常に消去され
た分布Ｄ６の中間付近（ないしはピーク近傍）を目標に
書き戻しを行うことで、メモリセルの閾値電圧分布を図
２のＤ７に示したような形状にすることができる。

【００３０】次に、第２ステップでは目標としている判
定レベルを使用して消去および書き戻しを行う。すなわ
ち、まず「消去判定レベル２」を用いて第１ステップと
同様に消去・ベリファイを行うことで、閾値電圧の分布
を図２の右端のグラフに示した分布Ｄ８とする。次に、
この消去・ベリファイによって生じた若干消去され過ぎ
たメモリセル（以下「浅いデプリーションのメモリセ
ル」という）を無くすために、「書き戻し判定レベル
２」を用いて第１ステップと同様に書き戻し・ベリファ
イを行う。

【００３１】つまり第２ステップでは、目標とする閾値
電圧分布の上限よりも閾値電圧が高いメモリセルについ
ては、その閾値電圧を上限以下に収めるためにさらなる
消去を行うほか、目標とする閾値電圧の分布の下限より
も閾値電圧が低いメモリセルについてはこれを目標とす
る閾値電圧分布の中へ書き戻すようにしている。そうす
ることで、消去対象ブロックの閾値電圧分布を所望の範
囲内に収めることができる。

【００３２】なお、上記公報では１回目の書き戻し・ベ
リファイにあたって、同一のデジット線に接続されてい
る全てのメモリセルに書き戻しを行ってからベリファイ
を行うようにしている。このため、書き戻しを行うべき
メモリセルと書き戻しを行う必要のないメモリセルが同
一デジット線に混在して接続されていると、書き戻す必
要のないメモリセルまで書き戻してしまって閾値電圧の
分布が全体的に上がってしまう。これに対して本発明で
は、第１ステップ及び第２ステップの何れにおいてもメ
モリセル単位で書き戻し・ベリファイを行っているた
め、本当に書き戻しが必要なメモリセルについてだけ書
き戻しを行うことが可能となる。

【００３３】ここで、第１ステップで用いる「書き戻し
判定レベル１」を第２ステップで用いる「書き戻し判定
レベル２」よりも低いレベルに設定している。これは、
上述したように深いデプリーションのメモリセルの影響
で閾値電圧分布が下がるためであって、そうしないと書
き戻す必要のないメモリセルまで書き戻してしまう可能
性があることによる。また、第１ステップで用いる「消
去判定レベル１」を第２ステップで用いる「消去判定レ
ベル２」よりも高く設定している。これは、第１ステッ
プにおける書き戻しによって、深いデプリーションのメ
モリセルによって下がって見えていた閾値電圧分布が実
際の分布に戻って「消去判定レベル１」より上のところ
まで上昇するので、「消去判定レベル２」〜「消去判定
レベル１」の間の閾値電圧を持つメモリセルについては
第２ステップの消去・ベリファイでまとめて書き戻すよ
うにしたためである。

【００３４】なお、「消去判定レベル１」と「消去判定
レベル２」の差電圧，および，「書き戻し判定レベル
１」と「書き戻し判定レベル２」の差電圧をともにΔＶ
とおくと、このΔＶの値は図４に示すように見かけ上の
分布（図中の「誤Ｖｔｍ」）における閾値電圧の上限値
と実際の分布（図中の「実Ｖｔｍ」）における閾値電圧
の上限値との差電圧に設定される。もっとも、実際の閾
値電圧の分布を測定することは困難であることが予想さ
れる。このため、深いデプリーションのメモリセルがメ
モリセルアレイ内にどの程度の割合で存在するかをシミ
ュレーションによって算出するとともに、深いデプリー
ションのメモリセルによって閾値電圧の分布がどの程度
シフトするかを計算で求めることによってΔＶの値を決
定するようにしている。

【００３５】このほか、本発明では書き戻し・ベリファ
イを行う際にワード線へ印加する電圧を通常の読み出し
のときに用いるワード線電圧よりも高くしている。そこ
でこの理由について図３を参照しつつ以下に説明する。
同図では、横軸がメモリセルのコントロールゲート・ソ
ース間に印加されるゲート・ソース間電圧Ｖ_GS，縦軸が
ドレイン電流Ｉｄである。また、符号Ｃ１は書き込み状
態にある書き込みセルのＶ_GS−Ｉｄ特性，符号Ｃ２はリ
ファレンスセル６（図１参照）のＶ_GS−Ｉｄ特性，符号
Ｃ３は正常な消去状態にある消去セルのＶ_GS−Ｉｄ特
性，符号Ｃ４は深いデプリーションを持ったメモリセル
のＶ_GS−Ｉｄ特性である。なお、図からも明らかなごと
くこれらは何れも指数関数状の特性となっている。ま
た、特性Ｃ２は通常の読み出しの際のリファレンスセル
の特性を示したものであって、書き込みセルと消去セル
を識別できるように特性Ｃ１および特性Ｃ３の間になる
ように閾値電圧が調整されている。

【００３６】デプリーションの深いメモリセルだけを対
象として書き戻しを行うためには、深いデプリーション
のメモリセルと正常に消去されているメモリセルを識別
できれば良い。それには、リファレンスセル６に流れる
電流の電流量Ｉｒｅｆを特性Ｃ３と特性Ｃ４の間で設定
すれば良い。いま例えばメモリセルのゲート・ソース間
電圧Ｖ_GSを通常の読み出しのときと同様の例えば“５
Ｖ”に設定したとする。そうすると、正常に消去された
メモリセル，デプリーションの深いメモリセルにそれぞ
れ流れる電流の電流量は上記ゲート・ソース間電圧Ｖ_GS
に対応する特性Ｃ３，Ｃ４から得られ、それぞれＩ３
ａ，Ｉ４ａとなる。したがって、これらの間の例えば電
流量Ｉｒａがリファレンスセル６に流れるように、リフ
ァレンスセル６のコントロールゲートに印加されるゲー
ト・ソース間電圧Ｖ_GSをＶ_REFaに設定する。あるいは、
リファレンスセル６の閾値電圧を調整して、ゲート・ソ
ース間電圧Ｖ_GSに“５Ｖ”を印加したときに電流量Ｉｒ
ｅｆ＝Ｉｒａとなるようにすれば良い。

【００３７】ここで、上述したようにデプリーションの
深いメモリセルではコントロールゲートに電圧が印加さ
れていない（ゲート・ソース間電圧Ｖ_GS＝０）場合であ
っても、図３に示した電流量Ｉｄｅｐに相当する電流が
流れている。したがって、正常に消去されたメモリセル
と同一のディジット線に対して深いデプリーションのメ
モリセルが例えば１個だけ接続されていたとすると、正
常に消去されたメモリセルを選択したときに当該ディジ
ット線に流れる電流（図９のＩｄに相当）の電流量は
“Ｉ３ａ＋Ｉｄｅｐ”となる。

【００３８】このため、電流量“Ｉ３ａ＋Ｉｄｅｐ”が
電流量Ｉｒａよりも大きくなってしまうと、深いデプリ
ーションのメモリセルの影響によって正常に消去された
メモリセルとデプリーションの深いメモリセルを電流量
から識別することができなくなってしまう。つまり、メ
モリセルのゲート・ソース間電圧Ｖ_GSが“５Ｖ”程度と
低いときには、電流量Ｉ３ａに対する電流量Ｉｄｅｐの
割合が大きいためにその影響を無視することができな
い。こうした影響の程度は同一のディジット線に深いデ
プリートのメモリセルが１個だけでなく多数接続されて
いるとさらに顕著なものとなる。

【００３９】これに対して、ゲート・ソース間電圧Ｖ_GS
を“５Ｖ”よりも高くして例えば電圧Ｖ_VER に設定した
とする。この場合、正常に消去されたメモリセル，深い
デプリーションのメモリセルにそれぞれ流れる電流の電
流量は特性Ｃ３，Ｃ４からそれぞれＩ３ｂ，Ｉ４ｂとな
るので、上記ディジット線に流れる電流Ｉｄの電流量は
“Ｉ３ｂ＋Ｉｄｅｐ”となる。また、リファレンスセル
６にはこれら電流量Ｉ３ｂ，Ｉ４ｂの間の電流量として
例えば電流量Ｉｒｂが流れるようにするので、リファレ
ンスセル６のゲート・ソース間電圧Ｖ_GSをＶ_REFbに設定
するか、リファレンスセル６の閾値電圧を調整して電圧
Ｖ_VER で電流量Ｉｒｂが流れるように設定する。

【００４０】ここで、上述したようにメモリセルのＶ_GS
−Ｉｄ特性は指数関数的（二乗関数）であることから
“Ｉ４ａ−Ｉ３ａ”の値に比べて“Ｉ４ｂ−Ｉ３ｂ”の
値は極めて大きくなる。もっとも、図示の都合から図３
では“Ｉ４ｂ−Ｉ３ｂ”が“Ｉ４ａ−Ｉ３ａ”の数倍程
度になっているが実際にはこの比率はもっと大きい。以
上のように、第１ステップにおける書き戻し・ベリファ
イでは、メモリセルのゲート・ソース間電圧Ｖ_GSをＶ
_VER 程度あるいはそれよりも高くすることで、消去セル
または過剰消去セルに流れる電流量に比べて深いデプリ
ーションのメモリセルに流れる電流量Ｉｄｅｐを十分小
さくすることができ、事実上その影響を無視することが
できる。このため、電流量“Ｉ３ｂ＋Ｉｄｅｐ”が電流
量Ｉｒｂよりを上回ってしまう恐れはなくなって、正常
に消去されたメモリセルと過剰に消去されたメモリセル
をより正確に識別できるようになる。

【００４１】なお、第２ステップにおける書き戻し・ベ
リファイでは、深いデプリーションのメモリセルが第１
ステップの書き戻し・ベリファイで除去されている。こ
のため、通常の読み出しのときと同様にメモリセルのゲ
ート・ソース間電圧Ｖ_GSへ“５Ｖ”程度を印加しても、
第１ステップにおける書き戻し・ベリファイのような問
題が生じることはない。したがって、ワード線に印加す
る電圧とリファレンスセル６のコントロールゲートに印
加する電圧もゲート・ソース間電圧Ｖ_GSに応じて下げて
も良い。もっとも、ゲート・ソース間電圧Ｖ_GSをＶ_VER
のままにしても良い。ここで、第２ステップでは、深い
デプリーションのメモリセルよりも高閾値電圧である浅
いデプリーションのメモリセルを対象として書き戻し・
ベリファイを行うため、その特性は特性Ｃ４に比べて特
性Ｃ３寄りのものとなる。このため、リファレンスセル
６のゲート・ソース間電圧Ｖ_GSをＶ_REFbよりも低くして
電流量Ｉｒｅｆを下げるか、あるいは、リファレンスセ
ル６の閾値電圧を調整すれば良い。

【００４２】以上のように、デプリーションの深いメモ
リセルをまず書き戻してから浅いデプリーションのメモ
リセルを書き戻してやることで、浅いデプリーションの
メモリセルを書き戻す時点では閾値電圧の分布が見かけ
上低くなるといったことはない。このため、余計な書き
戻しが発生することがなくなって消去処理全体の処理時
間を従来に比べて短縮することができる。また、従来に
比べて閾値電圧の分布の幅を狭くすることができるた
め、十分な読み出しマージンを確保できるとともに、製
造工程などに手を加えることなく低電源電圧動作に適し
たフラッシュメモリを実現することが可能となる。ま
た、「消去判定レベル１」まで消去できた段階で過剰に
消去されたメモリセルを書き戻すようにしたので、書き
戻すべきメモリセル数を従来より大幅に少なくすること
ができ、その結果、消去に要する時間を大幅に短縮でき
る。

【００４３】〔第１実施形態〕 （１）構成の説明 次に、上述した技術思想を実現するための具体的なフラ
ッシュメモリの構成について説明する。図１は本実施形
態によるフラッシュメモリの構成を示すブロック図であ
って、メモリセルがディジット線に対して並列に接続さ
れたいわゆるＮＯＲ型のフラッシュメモリについて例示
したものである。同図において、メモリセルアレイ１は
マトリクス状に配列された９個のメモリセル２-11〜２-
13，２-21〜２-23，２-31〜２-33で構成されている。個
々のメモリセルはワード線ＷＬ１〜ＷＬ３およびディジ
ット線ＤＬ１〜ＤＬ３が交差する位置に配置されてい
る。

【００４４】なお、図示の都合からここではメモリセル
アレイ１を３行（ロウ）×３列（カラム）の構成とした
が、当然ながら実際には多数のロウ（ワード線）および
多数のカラム（ディジット線）で構成されている。ま
た、各メモリセルは何れも一般的なフラッシュメモリで
採用されているメモリセルと同様の構成であって、ソー
ス端子，ドレイン端子のほかに積層ゲート構造のコント
ロールゲート及びフローティングゲートを備えている。
このうち、各メモリセルのウエルは消去単位である所定
のブロック毎に共通であって、この共通ウエルには図示
しないウエルバイアス回路から電源が供給される。この
ほか、各メモリセルアレイのコントロールゲートは対応
するワード線に接続され、ドレイン端子は対応するディ
ジット線に接続される。また、各メモリセルのソース端
子は図示しないスイッチを介して接地電位に接続されて
おり、メモリセルの消去を行う際にはこのスイッチがオ
フにされてソース端子がオープン状態となる。

【００４５】アドレスバッファ２は、フラッシュメモリ
外部から与えられるアドレスＡＤＲ，又は，シーケンス
コントローラ１０（後述）から与えられるアドレスをバ
ッファリングして出力する。これらアドレスはロウアド
レスおよびカラムアドレスから成っており、上述したワ
ード線ＷＬ１〜ＷＬ３はそれぞれロウアドレス“０”〜
“２”に対応し、ディジット線ＤＬ１〜ＤＬ３はそれぞ
れカラムアドレス“０”〜“２”に対応している。

【００４６】ロウデコーダ・ドライバ３はアドレスバッ
ファ２から供給されるアドレス中のロウアドレス部分を
デコードし、当該ロウアドレスで指定されたワード線Ｗ
Ｌ１〜ＷＬ３のうちの何れかのワード線を活性化させ
る。その際、ロウデコーダ・ドライバ３は選択されたワ
ード線に対して高電圧発生回路１１又は高電圧発生回路
１２（ともに後述する）の何れかから供給される電圧を
印加する。

【００４７】カラムデコーダ・スイッチ４はアドレスバ
ッファ２から供給されるアドレス中のカラムアドレス部
分をデコードし、そのデコード結果に応じてディジット
線ＤＬ１〜ＤＬ３の中から選択した何れかのディジット
線をセンスアンプ５に接続する。センスアンプ５はカラ
ムデコーダ・スイッチ４で選択されたディジット線に流
れる電流の電流量と、リファレンスセル６に流れる基準
となる電流量Ｉｒｅｆを比較して、アドレスＡＤＲで選
択されたメモリセルの保持データをセンス結果として出
力する。

【００４８】上述したように、通常の読み出しではメモ
リセルのゲート・ソース間に“５Ｖ”程度の電圧が印加
されるようにワード線ＷＬ１〜ＷＬ３の電圧を設定す
る。メモリセルが書き込みセル（“０”）であれば閾値
電圧は高くなっており、“５Ｖ”程度の電位を印加して
もメモリセルに電流は殆ど流れない。一方、メモリセル
が消去セル（“１”）であれば閾値電圧は低くなってお
り、“５Ｖ”程度の電位を印加することでメモリセルに
電流が流れるようになる。そこで、例えば通常のメモリ
セルからの読み出しであれば、リファレンスセル６の特
性を図３の特性Ｃ２として、Ｖ_GS＝５Ｖを印加したとき
に特性Ｃ２から得られる電流量をリファレンスセル６に
流れる電流量Ｉｒｅｆとする。こうすることで、ディジ
ット線に流れる電流の電流量が電流量Ｉｒｅｆ以上であ
ればメモリセルの記憶データは“０”，電流量Ｉｒｅｆ
未満であればメモリセルの記憶データは“１”である。

【００４９】なお、センスアンプ５の出力は一般的なフ
ラッシュメモリと同じくデータ出力バッファ（図示省
略）でバッファリングされてから外部へ出力されるが、
本発明の説明には差し当たって必要ないので敢えて図示
していない。また、図１では図示を簡潔にするためにセ
ンスアンプを１台だけ示してあるが、実際には、外部と
の間で同時に入出力されるデータの幅（例えば８ビッ
ト）に相当する台数のセンスアンプが設けられている。

【００５０】次に、リファレンスセル６は上記各メモリ
セルと同様の構造であって、後述する高電圧発生回路１
３から自身のコントロールゲートへ供給される電圧に従
って、ドレイン電流の電流量Ｉｒｅｆが制御される。な
お、センスアンプ５に対して電流量Ｉｒｅｆを供給する
ための回路構成はリファレンスセル６を用いたものに限
定されず、定電流回路などを用いて構成するようにして
も良い。次に、データ入力バッファ７はフラッシュメモ
リ外部から供給されるデータＤＡＴＡをバッファリング
して出力する。供給されるデータＤＡＴＡとしては、メ
モリセルに書き込むべきデータそのものやフラッシュメ
モリに対するコマンドを指定するためのデータなどがあ
る。

【００５１】次に、コントロールバッファ８はフラッシ
ュメモリのアクセスを制御するために外部から入力され
る各種の制御信号をバッファリングして出力する。な
お、入力される制御信号は一般的なフラッシュメモリと
同様であって、図示したチップイネーブル信号／ＣＥ，
出力イネーブル信号／ＯＥ，書き込みイネーブル信号／
ＷＥなどがあるが、この他にもリセット信号などが入力
される。次に、コマンドデコーダ９はコントロールバッ
ファ８から供給される制御信号の示すタイミングで、ア
ドレスバッファ２およびデータ入力バッファ７から供給
されるアドレスおよびデータを取り込んでデコードを行
い、これらによって指定されたコマンドの種類およびそ
のパラメータをシーケンスコントローラ１０へ通知す
る。なお、パラメータとしては、ブロック単位で消去す
るときのブロックアドレスおよびブロック長などがあ
る。

【００５２】次に、シーケンスコントローラ１０は、コ
マンドデコーダ９から出力されるコマンドの種類および
パラメータならびにセンスアンプ５から供給されるセン
ス結果に基づいて高電圧発生回路１１〜１３を制御し
て、消去・ベリファイおよび書き込み・ベリファイに関
わる動作を司る中枢部である。なお、このシーケンスコ
ントローラ１０の機能の詳細については動作説明に譲る
ものとし、ここでは詳しく説明しない。

【００５３】次に、高電圧発生回路１１は第１ステップ
における書き戻し・ベリファイでワード線に印加すべき
電圧をロウデコーダ・ドライバ３に供給する。同様にし
て、高電圧発生回路１２は第２ステップにおける書き戻
し・ベリファイでワード線に印加すべき電圧をロウデコ
ーダ・ドライバ３に供給する。一方、高電圧発生回路１
３は第１ステップおよび第２ステップの書き戻し・ベリ
ファイにおいてリファレンスセル６のコントロールゲー
トへ印加すべき電圧を発生させる。なお、高電圧発生回
路１１〜１３の具体的構成例としては、電源電位と接地
電位との間に複数の抵抗素子を直列に配置して抵抗分割
を行い、隣接する抵抗素子の接続ノードのどこから電圧
を取り出すかによって所望の電圧を発生させれば良い。

【００５４】（２）動作の説明 消去コマンドの入力 次に、図５に示すタイミングチャートを参照しつつ、上
述した構成を持ったフラッシュメモリにおける消去動作
について説明する。まず、チップイネーブル信号／Ｃ
Ｅ，出力イネーブル信号／ＯＥ，書き込みイネーブル信
号／ＷＥの各レベル，アドレスＡＤＲの値およびデータ
ＤＡＴＡの値の組み合わせによって、フラッシュメモリ
外部から消去コマンドの指定を行う。その際、特定のブ
ロックだけを消去させる場合にはアドレスＡＤＲを利用
して消去対象のブロックを指定するようにする。

【００５５】すると、コマンドデコーダ９はアドレスバ
ッファ２，データ入力バッファ７およびコントロールバ
ッファ８から上記各信号，アドレスＡＤＲおよびデータ
ＤＡＴＡを取り込んで消去コマンドが指定されたことを
認識し、パラメータとともにコマンドの種類をシーケン
スコントローラ１０へ通知する。シーケンスコントロー
ラ１０は消去コマンドの通知を受けて内部で消去動作の
シーケンスを開始させる。また、ブロック単位の消去を
行う場合、シーケンスコントローラ１０は送られてきた
パラメータに基づいて、消去対象ブロックの消去開始ア
ドレス，消去終了アドレスをロウ側及びカラム側につい
てそれぞれ生成して内部のレジスタに保持しておく。な
お、本実施形態では消去対象ブロックとしてディジット
線ＤＬ２，ＤＬ３に接続されたメモリセルが指定された
ことを想定する。

【００５６】 予備書き込み 次に、シーケンスコントローラ１０は、予備書き込み
（プリライト）を行って消去対象ブロック内の全てのメ
モリセルを予め書き込み状態にしておく（ステップＳ
１）。すなわち、消去コマンドが指定された時点におい
て、メモリセルアレイ１には書き込み状態のメモリセル
と消去状態のメモリセルが混在しているので、消去状態
のメモリセルに書き込みを行うことでこれら消去状態の
メモリセルを全て書き込み状態にする。なお、予備書き
込みそのものは本発明の主旨とは直接関連しないこと
と、その詳細動作は後述する書き戻し動作（図６を参
照）とほぼ同様であるため、書き戻し動作の説明を行っ
てから最後に補足説明する。

【００５７】 第１の消去・ベリファイ 次に、シーケンスコントローラ１０は図５に示す「第１
ステップ」に処理を進めて、まず第１の消去・ベリファ
イ動作を実施する。シーケンスコントローラ１０が高電
圧発生回路１１，ウエルバイアス回路，カラムデコーダ
・スイッチ４及び図示しないスイッチに指示を行うこと
で、高電圧発生回路１１はワード線に印加すべき消去用
のゲート電圧（例えば“−１０Ｖ”）を発生させてロウ
デコーダ・ドライバ３に供給する。ロウデコーダ・ドラ
イバ３は高電圧発生回路１１から供給される消去用のゲ
ート電圧を消去対象ブロックに対応する各ワード線（こ
の場合はワード線ＷＬ１〜ＷＬ３の全て）に印加する。

【００５８】また、ウエルバイアス回路は消去対象ブロ
ックに対応する共通ウエルに対して消去用のウエル電圧
（例えば“７Ｖ”）を供給する。さらに、カラムデコー
ダ・スイッチ４は内部のスイッチをオフにすることで、
メモリセルアレイ１内の各メモリセルのドレイン端子を
オープン状態にする。またこのときには各メモリセルの
ソース端子も図示しないスイッチがオフになってオープ
ン状態とされる。これらによって、既存のフラッシュメ
モリと同様に消去対象ブロック内のメモリセル２-12，
２-13，２-22，２-23，２-33，２-33が全て消去される
（ステップＳ２）。ここで、一般的なフラッシュメモリ
と同じく、ステップＳ２の消去動作は予め決められた単
位時間毎の消去を間欠的に繰り返しすことで徐々に消去
を行っているため、単位時間の消去に引き続いてベリフ
ァイを行うことで、消去対象ブロック内の全メモリセル
が消去状態に達したかどうかを確認する。

【００５９】具体的には、消去対象ブロック内の全メモ
リセルの閾値電圧が「消去判定レベル１」以下となった
かどうかを上記ベリファイによって確認する（ステップ
Ｓ３）。そのためにシーケンスコントローラ１０は、消
去対象ブロックの範囲内でアドレスバッファ２に供給す
るアドレスのロウアドレス部分及びカラムアドレス部分
を更新しながらメモリセルを順次選択し、選択されたメ
モリセルに対して以下のような動作を行う。

【００６０】シーケンスコントローラ１０が高電圧発生
回路１１，１３に指示を行うことで、高電圧発生回路１
１は「消去判定レベル１」に等しいワード線電圧を発生
させてロウデコーダ・ドライバ３に供給する。また、高
電圧発生回路１３はリファレンスセル６のコントロール
ゲートに電圧を供給して電流量Ｉｒｅｆの電流がリファ
レンスセル６に流れるようにする。このときの電流量Ｉ
ｒｅｆは、深いデプリーションのメモリセルに流れるト
ータルの電流量よりも少し大きな値にしておく。そうす
ると、アドレスバッファ２から供給されるロウアドレス
に対応するワード線に接続されたメモリセルの閾値電圧
が「消去判定レベル１」以下であれば、当該メモリセル
がオンとなって上記ワード線電圧に応じた電流量の電流
がディジット線に流れるようになる。

【００６１】これに対し、メモリセルの閾値電圧が「消
去判定レベル１」を越えていれば当該メモリセルがオフ
になるため、選択されたメモリセルが接続されているデ
ィジット線に電流は流れない。もっとも、同一ディジッ
ト線に接続されたメモリセルの中に深いデプリーション
のメモリセルがあればこれらメモリセルに流れる分の電
流がディジット線に流れる。一方、カラムデコーダ・ス
イッチ４は、アドレスバッファ２から供給されるカラム
アドレスに対応したディジット線をセンスアンプ５に接
続する。センスアンプ５はこのディジット線に流れる電
流量と電流量Ｉｒｅｆを比較してその比較結果をシーケ
ンスコントローラ１０に通知する。

【００６２】シーケンスコントローラ１０はディジット
線の電流量が電流量Ｉｒｅｆ以上であれば選択されたメ
モリセルの閾値電圧が「消去判定レベル１」に達したと
見なして、新たなメモリセルについて同様のベリファイ
を行う。これに対してディジット線に流れる電流量が電
流量Ｉｒｅｆ未満であれば、まだ十分に消去されていな
いメモリセルがある（ステップＳ３が“Fail”）ため、
シーケンスコントローラ１０はいま述べたステップＳ
２，Ｓ３の処理を繰り返す。この繰り返しによって消去
対象ブロック内の全メモリセルが「消去判定レベル１」
に達する（ステップＳ３が“Pass”）と、これらメモリ
セルの見かけ上の閾値電圧分布は図２の中央のグラフに
示した分布Ｄ１，Ｄ６となる。

【００６３】 第１の書き戻し・ベリファイ そこで、シーケンスコントローラ１０は第１の消去・ベ
リファイに引き続いて第１の書き戻し・ベリファイを行
う（図５のステップＳ４，Ｓ５）。まずシーケンスコン
トローラ１０は「書き戻し判定レベル１」を用いてベリ
ファイ（ステップＳ４）を実施する。その結果、書き戻
しが完了していない（同ステップが“Fail”）のであれ
ばシーケンスコントローラ１０は書き戻し（ステップＳ
５）を行うようにして、書き戻しが完了する（ステップ
Ｓ４が“Pass”）までこれらステップＳ４，Ｓ５を繰り
返す。以下、これらの処理について図６を参照してさら
に詳しく説明する。

【００６４】ここで、図６に示したXStart，XEndはそれ
ぞれロウ側の消去開始アドレス，消去終了アドレス、YS
tart，YEndはそれぞれカラム側の消去開始アドレス，消
去終了アドレスである。上述したようにここではディジ
ット線ＤＬ２，ＤＬ３について消去を行うので、シーケ
ンスコントローラ１０はXStart，XEnd，YStart，YEndを
それぞれ“１”，“３”，“２”，“３”とする。ま
た、図６に示したXadd，Yaddは各時点で書き戻し・ベリ
ファイの対象となっているメモリセルのロウアドレス，
カラムアドレスを表し、Tcycは個々の書き戻し処理で書
き戻しを実施した回数を表す。さらに、Retry Max は書
き戻し実施回数の最大許容値であって、これらXadd，Ya
dd，Tcyc，Retry Max は何れもシーケンスコントローラ
１０内のレジスタに保持される。

【００６５】まず、シーケンスコントローラ１０はYadd
をYStart（＝“２”）に初期化（ステップＳ２１）する
とともにXaddをXStart（＝“１”）に初期化（ステップ
Ｓ２２）し、XaddおよびYaddからなるアドレスをアドレ
スバッファ２に供給して、書き戻し・ベリファイの対象
となるメモリセルを指定する。次に、シーケンスコント
ローラ１０はTcycを“１”に初期化（ステップＳ２３）
してからベリファイを行う（ステップＳ２４）。このベ
リファイのためにシーケンスコントローラ１０が高電圧
発生回路１１へ指示すると、高電圧発生回路１１は通常
の読み出しの時よりも高いワード線電圧を発生させ、ロ
ウデコーダ・ドライバ３がこのワード線電圧をXStartの
値“１”に対応するワード線ＷＬ１に印加する。

【００６６】これにより、ワード線ＷＬ１に接続された
各メモリセルのゲート・ソース間電圧Ｖ_GSが例えば図３
に示した電圧Ｖ_VER となる。これと同時にシーケンスコ
ントローラ１０が高電圧発生回路１３へ指示を行うこと
で、高電圧発生回路１３は電流量Ｉｒｅｆが「書き戻し
判定レベル１」に相当する電流量（例えば図３に示した
電流量Ｉｒｂ）となるような電圧（例えば図３に示した
電圧Ｖ_REFb）を発生させる。この後は消去・ベリファイ
のところで説明したのと同様のベリファイ動作がなされ
て、XaddおよびYaddで指定されたメモリセル２-12 に関
するセンス結果がセンスアンプ５からシーケンスコント
ローラ１０へ通知される。

【００６７】シーケンスコントローラ１０は通知された
センス結果に従って、メモリセル２-12 の閾値電圧が
「書き戻し判定レベル１」未満（ステップＳ２４が“Fa
il”）であれば深いデプリーションの状態にあるので、
メモリセル２-12 に書き戻しを行って当該メモリセルの
閾値電圧を高くする（ステップＳ２５）。書き戻しその
ものは既存のフラッシュメモリで行われている書き込み
と同じであって、例えば、書き込み対象のメモリセルの
コントロールゲート，ドレイン端子，ソース端子に対し
てそれぞれ“１２Ｖ”，“７Ｖ”，“０Ｖ”を印加し
て、予め決めてられている単位時間だけ書き込みを行う
ようにする。

【００６８】１回分の書き戻しが終わったならば、シー
ケンスコントローラ１０は書き戻しの回数を調べるが、
この時点ではTcycが“１”であってまだRetry max に達
していない（ステップＳ２６が“No”）。そこで、シー
ケンスコントローラ１０は次のベリファイのためにTcyc
を“１”だけインクリメント（ステップＳ２７）したの
ち、再びベリファイ・書き戻しを繰り返す。こうしてス
テップＳ２４〜Ｓ２７を繰り返してゆき、メモリセル２
-12 の閾値電圧が「書き戻し判定レベル１」以上になる
（ステップＳ２４が“Pass”）と、シーケンスコントロ
ーラ１０は次のメモリセルを対象として書き戻し・ベリ
ファイを行う。

【００６９】すなわち、シーケンスコントローラ１０
は、Xadd（＝“１”）がXEnd（＝“３”）に一致するか
どうかを判定し、それによってYstart（＝“２”）で示
されるディジット線について書き戻し・ベリファイを行
っていないメモリセルがまだ残っているか否かを調べ
る。この場合は両者が一致していない（ステップＳ２９
が“No”）ため、シーケンスコントローラ１０はXaddを
“１”だけインクリメント（ステップＳ３０）させて、
次のメモリセル２-22 を対象として書き戻し・ベリファ
イを実施する（ステップＳ２３〜Ｓ３０）。

【００７０】なお、ステップＳ２４〜Ｓ２７の繰り返し
でTcycがRetry Max に達した場合は、書き戻しをそれ以
上繰り返しても「書き込み判定レベル１」以上とならな
いので、シーケンスコントローラ１０は処理を異常終了
させる（ステップＳ２８）。こうしてステップＳ２３〜
Ｓ３０を繰り返してゆくと、ディジット線ＤＬ２に接続
された全てのメモリセルについて書き戻し・ベリファイ
が終了する（ステップＳ２９が“Yes” ）。そこで、シ
ーケンスコントローラ１０は新たなディジット線ＤＬ３
を対象として書き戻し・ベリファイを行うようにする。

【００７１】そのためにシーケンスコントローラ１０
は、Yadd（＝“２”）がYEnd（＝“３”）に一致するか
どうかを判定し、それによって書き戻し・ベリファイを
行っていないディジット線がまだ存在するかどうかを調
べる。この場合は両者が一致していない（ステップＳ３
１が“No”）ため、シーケンスコントローラ１０はYadd
を“１”だけインクリメント（ステップＳ３２）させて
から、ディジット線ＤＬ３に接続された消去対象のメモ
リセルについて書き戻し・ベリファイを実施する（ステ
ップＳ２２〜Ｓ３１）。こうしてステップＳ２２〜Ｓ３
１を繰り返してゆくと、消去対象の全てのディジット線
に関しても書き戻し・ベリファイが終了する（ステップ
Ｓ３１が“Yes” ）ため、シーケンスコントローラ１０
は処理を第２ステップ（図５参照）に進める。

【００７２】 第２の消去・ベリファイ 第２ステップにおける消去・ベリファイ（ステップＳ
６，Ｓ７）では、第１のステップで使用した「消去判定
レベル１」の代わりに「消去判定レベル２」を用いる点
を除いて、第１ステップにおける消去・ベリファイと同
じである。そして第２の消去・ベリファイが終了する
（ステップＳ７が“Pass”）と、消去対象ブロックの閾
値電圧分布は図２の右端のグラフに示した分布Ｄ８とな
って、閾値電圧の上限が目標としていた「消去判定レベ
ル２」以下となる。

【００７３】 第２の書き戻し・ベリファイ いま述べた第２の消去・ベリファイを実施すると、図２
の分布Ｄ８に示したように閾値電圧が「書き戻し判定レ
ベル２」を下回るメモリセルが生じる可能性がある。そ
こでシーケンスコントローラ１０は、第１ステップで使
用した「書き戻し判定レベル１」の代わりに「書き戻し
判定レベル２」を用いて、第１ステップと同様に書き戻
し・ベリファイを実施する（ステップＳ８，Ｓ９）。

【００７４】ここで、「書き戻し判定レベル２」は「書
き戻し判定レベル１」よりもΔＶだけ高く設定されてい
る。したがって、ワード線に第１の書き戻し・ベリファ
イのときと同じ電圧Ｖ_VER を印加するのであれば、リフ
ァレンスセル６に流すべき電流量は図２に示した電流量
Ｉｒｂよりも小さくなり、これに伴ってリファレンスセ
ル６のコントロールゲートに印加すべき電圧も電圧Ｖ
_REFbより低くなる。こうして第２の書き戻し・ベリファ
イが終了（ステップＳ８が“Pass”）すると、メモリセ
ルの閾値電圧分布が目標としていた「書き戻し判定レベ
ル２」〜「消去判定レベル２」の間に収まり、これをも
って消去対象ブロック内の全てのメモリセルについての
消去動作が完結する。

【００７５】なお、上述した予備書き込みの動作は書き
戻しのときの動作と次の点が相違している。すなわち、
図６のステップＳ２４では「書き戻し判定レベル１」又
は「書き戻し判定レベル２」を用いていた。これに対し
て予備書き込みの場合は、“０”と“１”を識別するた
めにリファレンスセル６の特性を例えば図３の特性Ｃ２
として、選択されたワード線とリファレンスセル６に同
一の電圧（例えば“５Ｖ”）を印加する。そうしてシー
ケンスコントローラ１０は、メモリセルに記憶されてい
るデータが消去セル，書き込みセルの何れであるかを判
定し、もし消去セルであればステップＳ２５で単位時間
の書き込みを行って、ステップＳ２４〜Ｓ２７の繰り返
しで書き込みセルの閾値電圧まで書き込みを行う。

【００７６】〔第２実施形態〕本実施形態は、同一のデ
ィジット線に接続されたメモリセルに深いデプリーショ
ンのメモリセルが一つも存在しないときの処理を第１実
施形態よりも高速化させたものである。本実施形態によ
るフラッシュメモリの構成そのものは第１実施形態（図
１）と同じであるとともに、その全体動作も第１実施形
態（図５）と同じであって、シーケンスコントローラ１
０の制御が第１実施形態と異なっている。図７は本実施
形態による書き戻しの手順を示したフローチャートであ
って、図６とは以下の点のみが相違している。

【００７７】消去対象となっているディジット線にデプ
リーションの深いメモリセルが一つでも存在するかどう
かは１回のベリファイで判定することができる。そこで
本実施形態では、当該ディジット線に接続された個々の
メモリセルについて書き戻し・ベリファイを行う（ステ
ップＳ２２〜Ｓ３０）前に、深いデプリーションのメモ
リセルが存在するかどうかを予めチェックしている（ス
テップＳ２１ａ）。このチェックのためのベリファイを
行うにあたっては、リファレンスセル６に流す電流量Ｉ
ｒｅｆをほぼ“０”に設定するとともに、ワード線ＷＬ
１〜ＷＬ３の何れにも電圧を印加しないようにしてお
く。そして、消去対象となっているディジット線に電流
が流れていれば深いデプリーションのメモリセルが最低
一つは存在するものと判断し、さもなくば一つも存在し
ないと判断する。

【００７８】そして、深いデプリーションのメモリセル
が一つも存在しないのであれば、シーケンスコントロー
ラ１０は処理をステップＳ３１に進めて新たなディジッ
ト線を対象として書き戻し・ベリファイを行う。一方、
深いデプリーションのメモリセルが存在する場合には、
第１実施形態と同様に処理をステップＳ２２に進めてメ
モリセル単位で書き戻し・ベリファイを実施してゆく。
以上のように、本実施形態ではデプリーションの深いメ
モリセルが無いディジット線について、第１実施形態の
ように当該ディジット線に接続された消去対象の全ての
メモリセルについて個別にベリファイを行う必要がな
く、その分だけ全体の消去処理に要する処理時間を短縮
させることが可能となる。

【００７９】〔変形例〕 （１）上述した各実施形態では、書き戻し判定レベルお
よび消去判定レベルを何れも２種類設けてステップ毎に
別々のレベルを設定していた。しかし以下のような場合
には、消去判定レベルを１種類だけにして第１ステップ
及び第２ステップの消去・ベリファイで「消去判定レベ
ル２」を共用するようにしても良い。上述したように、
第１の書き戻し・ベリファイによって見かけ上の分布が
実際の分布に戻るが、このときに、実際の分布において
「消去判定レベル２」を越えるメモリセルが存在しない
ことが確実な場合もありうる。そうした場合には、第１
の消去・ベリファイの際に目標とする消去レベルである
「消去判定レベル２」まで消去してしまうようにしても
問題ない。こうすることによって、第２のステップでは
消去・ベリファイを行う必要がなくなって書き戻し・ベ
リファイだけを行えば良くなる。このため、消去処理全
体の処理時間を短縮できるとともに、シーケンスコント
ローラ１０の制御を簡単化することができる。

【００８０】（２）上述したように、メモリセルに対す
る書き戻しは単位時間の書き込みを繰り返し行うことで
実現しているため、書き戻すべきレベル（すなわち、閾
値電圧を引き上げる量）が大きいほど書き込み回数も大
きくなり、それに伴って書き戻しに要する消費電流も大
きくなる。一方、ワード線の電圧を高くするほど単位時
間当たりの書き込み量が大きくなるため、それだけ書き
込み回数が減って消費電流を低減させることが可能とな
る。

【００８１】上述した各実施形態では、第１の書き戻し
・ベリファイおよび第２の書き戻し・ベリファイの何れ
においても、メモリセルへ書き込むときのワード線電圧
は同一であることを想定していた。しかし、図２に示し
たように書き戻すべきレベルは第２の書き戻し・ベリフ
ァイに比べて第１の書き戻し・ベリファイの方が大きい
ため、それだけ電流を余計に消費してしまう。そこで、
第１の書き戻し・ベリファイのときのワード線電圧を第
２の書き戻し・ベリファイのときのワード線電圧よりも
高くして、第１の書き戻しのときの消費電流を低減させ
るようにしても良い。

【００８２】（３）上述した各実施形態では、ＮＯＲ型
のフラッシュメモリを想定して説明していた。しかしな
がら、本発明は深いデプリーションのメモリセルが問題
となるような不揮発性半導体記憶装置であれば如何なる
種類のものであっても適用対象となりうる。すなわち、
同一のディジット線に複数のメモリセルが接続され、デ
プリーションの深いメモリセルに流れる電流量によって
閾値電圧の分布が影響を受けて、閾値電圧の判定（メモ
リセルのベリファイ）に支障を来たすものであれば良
い。したがって、上述したような一般的なＮＯＲ型のフ
ラッシュメモリ以外にも、バーチャルグランド型のフラ
ッシュメモリやディジット線が分割されたＮＯＲ型のフ
ラッシュメモリなどに適用することが可能である。

【００８３】ちなみに、バーチャルグランド型のフラッ
シュメモリは、複数のメモリセルのコントロールゲート
を同一のワード線へ接続するとともに、隣接するメモリ
セルのソース端子とドレイン端子を連結することによっ
てビット線を形成したものである。また、ディジット線
分割型のフラッシュメモリは、ディジット線を階層構造
にするとともに書き込みにトンネル効果を利用したもの
であって、ＮＯＲ型とＮＡＮＤ型の長所を併せ持ってい
る。ちなみに、各メモリセルに選択トランジスタの機能
が付いているスプリットゲート内蔵型のメモリセルを採
用したフラッシュメモリや、メモリセルがディジット線
に対して直列に接続されたＮＡＮＤ型のフラッシュメモ
リはデプリーションが問題とならないため対象外であ
る。

【００８４】

【発明の効果】以上説明したように、請求項１又は２記
載の発明では、消去対象のメモリセルを一括消去するこ
とで過剰に消去されたメモリセルをメモリセル単位でベ
リファイしながら書き戻し、この書き戻しの後に所望の
消去判定レベルまで消去されていないメモリセルを消去
してから、所望の書き戻し判定レベルまで書き戻されて
いないメモリセルをメモリセル単位でベリファイしなが
ら書き戻している。これによれば、過剰に消去されたメ
モリセルの影響で見かけ上閾値電圧分布が下がって見え
ても、書き戻す必要のないメモリセルを書き戻さずに済
む。したがって、書き戻すべきメモリセルだけを正しく
書き戻すことができ、余計な書き戻しが発生することが
なくなって消去処理全体の処理時間を従来に比べて短縮
することができる。また、従来に比べて閾値電圧の分布
の幅を狭くすることができるため、十分な読み出しマー
ジンを確保できるとともに、製造工程などに手を加える
ことなく低電源電圧動作に適した不揮発性半導体記憶装
置を実現できる。

【００８５】また、請求項２記載の発明では、最初に一
括消去する際に所望の消去判定レベルよりも高い第１の
消去判定レベルまで消去している。そのためには、例え
ば請求項３記載の発明のように、過剰に消去されたメモ
リセルの書き戻しによって過剰に消去されていないメモ
リセルの閾値電圧が上昇する電圧分だけ、最初の消去の
際の判定レベルを所望の消去判定レベルよりも高く設定
すれば良い。こうすることで、所望の消去判定レベル〜
第１の消去判定レベルの間の閾値電圧を持ったメモリセ
ルを２回目の書き戻しのときにまとめて書き戻すことが
できる。また、請求項４記載の発明では、消去対象のメ
モリセルを所望の消去判定レベルまで一括消去すること
によって過剰に消去されたメモリセルをメモリセル単位
でベリファイしながら書き戻したのち、所望の書き戻し
判定レベルまで書き戻されていないメモリセルをメモリ
セル単位でベリファイしながら書き戻している。これに
より、請求項１又は２記載の発明と同様の効果が得られ
るほか、消去を一回だけ行えば良いため、消去のための
制御が簡単になるとともに消去処理全体の処理時間をさ
らに短縮することができる。

【００８６】また、請求項２又は４記載の発明では、最
初の書き戻しのときには所望の書き戻し判定レベルより
も低い書き戻し判定レベルまで書き戻している。そのた
めには、例えば請求項５記載の発明のように、過剰に消
去されたメモリセルの書き戻しによって過剰に消去され
ていないメモリセルの閾値電圧が上昇する電圧分だけ、
最初の消去の際の書き戻しレベルを所望の書き戻し判定
レベルよりも低く設定すれば良い。こうすることで、過
剰に消去されたメモリセルによって見かけ上閾値電圧の
分布が下がる影響を受けずに済み、書き戻すべきメモリ
セルだけを正しく書き戻すことが可能となる。また、請
求項６記載の発明では、最初の書き戻しのときにメモリ
セルへ印加する書き込み制御電圧を２回目の書き戻しの
ときよりも高く設定している。これにより、深いデプリ
ーションのメモリセルを最初の書き戻しで書き戻す際の
書き込み回数を少なくすることができ、その分だけ書き
戻しに要する消去電流を低減させることができる。

【００８７】また、請求項７記載の発明では、書き戻し
に伴って行うベリファイの際に、メモリセルに印加する
読み出し制御電圧を通常の読み出しのときよりも高く設
定している。これにより、ベリファイの対象となってい
るメモリセルに流れる電流量が増大させることが可能と
なる。その結果、過剰に消去されたメモリセルに流れる
リーク電流の影響をほとんど無視できるようになって、
書き戻しを必要としているデプリーション状態のメモリ
セルをより正確に特定することが可能となる。また、請
求項８記載の発明では、過剰に消去されたメモリセルが
書き戻し対象のディジット線に存在することを確認して
から当該ディジット線についてメモリセル単位のベリフ
ァイ・書き戻しを行うようにしている。これにより、過
剰に消去されたメモリセルが接続されていないディジッ
ト線については、個々のメモリセルについて書き戻しが
必要かどうか判断する必要がなくなるため、それだけ処
理時間を短縮することができる。また、請求項９記載の
発明では、書き戻し対象となっているメモリセルを過剰
に消去されていないメモリセルの閾値電圧分布の中間付
近に書き戻すようにしている。これにより、メモリセル
の閾値電圧分布をピークを持った形状に維持することが
できる。また、第２の消去動作時に再びメモリセルがデ
プリーションとなる確率を低減できる。

【００８８】また、請求項１０記載の発明では、過剰に
消去されたメモリセルだけを検出して所定の閾値電圧分
布まで書き戻してから、所望の閾値電圧分布までさらに
書き戻すようにしている。さらに、請求項１１記載の発
明では、過剰に消去されたメモリセルの影響で下がって
見えていた閾値電圧の分布を実際の閾値電圧分布に戻し
てから、所望の閾値電圧分布まで書き戻すようにしてい
る。これらによれば、請求項１又は２記載の発明と同様
の効果を奏することになる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態によるフラッシュメ
モリの構成を示すブロック図である。

【図２】 同実施形態によるフラッシュメモリの消去
動作を説明したグラフであって、消去対象のメモリセル
の閾値電圧分布が遷移してゆく様子を示した説明図であ
る。

【図３】 メモリセルのコントロールゲート・ソース
間電圧とドレイン電流との関係をリファレンスセル及び
メモリセルの各状態（書き込み状態，消去状態，過剰消
去状態）についてそれぞれ示した特性図である。

【図４】 深いデプリーションのメモリセルによっ
て、消去対象ブロック内の全てのメモリセルの閾値電圧
分布が見かけ上低くなったときの様子を示した説明図で
ある。

【図５】 同実施形態によるフラッシュメモリの消去
動作の手順を示したフローチャートである。

【図６】 同実施形態によるフラッシュメモリの消去
動作の過程で行われる書き戻し動作の手順を示したフロ
ーチャートである。

【図７】 本発明の第２実施形態によるフラッシュメ
モリの消去動作の過程で行われる書き戻し動作の手順を
示したフローチャートである。

【図８】 従来技術によるフラッシュメモリの消去動
作を説明したグラフであって、消去対象のメモリセルの
閾値電圧分布が遷移してゆく様子を示した説明図であ
る。

【図９】 ディジット線に流れる電流の電流量が深い
デプリーションのメモリセルの影響で増大する様子を示
した説明図である。

【符号の説明】

１ メモリセルアレイ ２-11〜２-13，２-21〜２-23，２-31〜２-33 メモリセ
ル ３ ロウデコーダ・ドライバ ４ カラムデコーダ・スイッチ ５ センスアンプ ６ リファレンスセル ７ データ入力バッファ ８ コントロールバッファ ９ コマンドデコーダ １０ シーケンスコントローラ １１〜１３ 高電圧発生回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792

Claims (11)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込みおよび一括消去が可
   能な不揮発性のメモリセルを有し、過剰に消去されたメ
   モリセルによってメモリセルの閾値電圧分布が影響を受
   ける不揮発性半導体記憶装置において、 消去対象のメモリセルを一括消去する第１の消去手段
   と、 該一括消去によって過剰に消去されたメモリセルをメモ
   リセル単位でベリファイしながら書き戻す第１の書き戻
   し手段と、 該書き戻しの後に所望の消去判定レベルまで消去されて
   いないメモリセルを消去する第２の消去手段と、 該消去の後に所望の書き戻し判定レベルまで書き戻され
   ていないメモリセルをメモリセル単位でベリファイしな
   がら書き戻す第２の書き戻し手段とを具備することを特
   徴とする不揮発性半導体記憶装置。
2. 【請求項２】 電気的に書き込みおよび一括消去可能
   な不揮発性のメモリセルを有し、過剰に消去されたメモ
   リセルによってメモリセルの閾値電圧分布が影響を受け
   る不揮発性半導体記憶装置において、 消去対象のメモリセルを所望の消去判定レベルよりも高
   い第１の消去判定レベルまで一括消去する第１の消去手
   段と、 該一括消去によって過剰に消去されたメモリセルを所望
   の書き戻し判定レベルよりも低い第１の書き戻し判定レ
   ベルまでメモリセル単位でベリファイしながら書き戻す
   第１の書き戻し手段と、 該書き戻しの後に前記所望の消去判定レベルまで消去さ
   れていないメモリセルを消去する第２の消去手段と、 該消去の後に前記所望の書き戻し判定レベルまで書き戻
   されていないメモリセルをメモリセル単位でベリファイ
   しながら書き戻す第２の書き戻し手段とを具備すること
   を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 前記第１の消去判定レベルは、過剰に
   消去されていないメモリセルの閾値電圧が前記第１の書
   き戻し手段による書き戻しで上昇する電圧分だけ、前記
   所望の消去判定レベルよりも高く設定されていることを
   特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 電気的に書き込みおよび一括消去可能
   な不揮発性のメモリセルを有し、過剰に消去されたメモ
   リセルによってメモリセルの閾値電圧分布が影響を受け
   る不揮発性半導体記憶装置において、 消去対象のメモリセルを所望の消去判定レベルまで一括
   消去する消去手段と、該一括消去によって過剰に消去さ
   れたメモリセルを所望の書き戻し判定レベルよりも低い
   第１の書き戻し判定レベルまでメモリセル単位でベリフ
   ァイしながら書き戻す第１の書き戻し手段と、 該書き戻しの後に前記所望の書き戻し判定レベルまで書
   き戻されていないメモリセルをメモリセル単位でベリフ
   ァイしながら書き戻す第２の書き戻し手段とを具備する
   ことを特徴とする不揮発性半導体記憶装置。
5. 【請求項５】 前記第１の書き戻し判定レベルは、過
   剰に消去されていないメモリセルの閾値電圧が前記第１
   の書き戻し手段による書き戻しで上昇する電圧分だけ、
   前記所望の書き戻し判定レベルよりも低く設定されてい
   ることを特徴とする請求項２〜４の何れかの項記載の不
   揮発性半導体記憶装置。
6. 【請求項６】 前記第１の書き戻し手段が書き戻しの
   際に前記メモリセルへ印加する書き込み制御電圧は、前
   記第２の書き戻し手段が書き戻しの際に前記メモリセル
   へ印加する書き込み制御電圧よりも高いことを特徴とす
   る請求項１〜５の何れかの項記載の不揮発性半導体記憶
   装置。
7. 【請求項７】 前記第１の書き戻し手段又は前記第２
   の書き戻し手段は、書き戻しに伴って行われるベリファ
   イの際に、該ベリファイの対象となっているメモリセル
   に印加する読み出し制御電圧を通常の読み出しのときに
   印加する読み出し制御電圧よりも高く設定していること
   を特徴とする請求項１〜６の何れかの項記載の不揮発性
   半導体記憶装置。
8. 【請求項８】 前記第１の書き戻し手段又は前記第２
   の書き戻し手段は、前記過剰に消去されたメモリセルが
   書き戻しの対象としているディジット線に存在するかど
   うかを該ディジット線単位で調べ、前記過剰に消去され
   たメモリセルが存在するときにだけ該ディジット線につ
   いて前記メモリセル単位のベリファイ・書き戻しを行う
   ことを特徴とする請求項１〜７の何れかの項記載の不揮
   発性半導体記憶装置。
9. 【請求項９】 前記第１の書き戻し手段又は前記第２
   の書き戻し手段は、書き戻しの対象となっているメモリ
   セルを過剰に消去されていないメモリセルの閾値電圧分
   布の中間付近に書き戻すことを特徴とする請求項１〜８
   の何れかの項記載の不揮発性半導体記憶装置。
10. 【請求項１０】 電気的に書き込みおよび一括消去が
    可能な不揮発性のメモリセルを有し、過剰に消去された
    メモリセルによってメモリセルの閾値電圧分布が影響を
    受ける不揮発性半導体記憶装置において、 消去対象のメモリセルの中から前記過剰に消去されたメ
    モリセルだけを検出して所定の閾値電圧まで書き戻して
    から、所望の閾値電圧分布までさらに書き戻すようにし
    たことを特徴とする不揮発性半導体記憶装置。
11. 【請求項１１】 電気的に書き込みおよび一括消去が
    可能な不揮発性のメモリセルを有し、過剰に消去された
    メモリセルによってメモリセルの閾値電圧分布が影響を
    受ける不揮発性半導体記憶装置において、 前記過剰に消去されたメモリセルの影響で下がって見え
    ていた消去対象のメモリセルの閾値電圧分布を実際の閾
    値電圧分布に戻してから、所望の閾値電圧分布まで書き
    戻すようにしたことを特徴とする不揮発性半導体記憶装
    置。