JP2926808B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- memory
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- memory transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリ装置、特に半導体ROM（Rea
d Only Memory）に関するものである。
d Only Memory）に関するものである。
第３図は基板上に形成された従来の半導体メモリ、例
えばEPROM（Erasable and Programable ROM）のメモリ
セルアレイの平面図であり、第４図は第３図のEPROMの
メモリセルアレイを回路図の形で示した図である。第３
図および第４図において、（１）は分離酸化膜、（2
1）、（22）‥‥は半導体基板上に絶縁膜を介して行を
なして形成され、対応する行に配設されたメモリセルを
構成するメモリトランジスタ（M11）〜（M41）、（M1
2）〜（M42）、（M13）〜（M43）、（M14）〜（M44）の
各コントロールゲート（11G）〜（41G）、（12G）〜（4
2G）、（13G）〜（43G）、（14G）〜（44G）、‥‥に接
続されたワードライン、（３）、（３）‥‥はメモリト
ランジスタのフローテイングゲート、（4a）、（4a）‥
‥は各メモリトランジスタのドレインに接続するための
ドレインコンタクト、（4b）、（4b）‥‥は同じ列上に
あるメモリトランジスタのソース（11S）〜（14S）、
（21S）〜（24S）、（31S）〜（34S）、（41S）〜（44
S）をそれぞれ共通に接続するためのソースコンタク
ト、（51a）、（52a）‥‥は半導体基板上に絶縁膜を介
して列状に配設されたアルミ配線ビットラインで、各列
において上記ドレインコンタクト（4a）を経て各メモリ
トランジスタのドレイン（11D）〜（14D）、（21D）〜
（24D）、（31D）〜（34D）、（41D）〜（44D）にそれ
ぞれ接続されている。（5b）はメモリセルアレイのワー
ドライン（21）、（22）‥‥と直交する方向に半導体基
板上の端部に絶縁膜を介して形成されたアルミ配線ソー
スラインで、上記ソースコンタクト（4b）を経て上記半
導体基板上に列をなして形成された拡散層を介して各メ
モリトランジスタのソース領域に接続されている。
えばEPROM（Erasable and Programable ROM）のメモリ
セルアレイの平面図であり、第４図は第３図のEPROMの
メモリセルアレイを回路図の形で示した図である。第３
図および第４図において、（１）は分離酸化膜、（2
1）、（22）‥‥は半導体基板上に絶縁膜を介して行を
なして形成され、対応する行に配設されたメモリセルを
構成するメモリトランジスタ（M11）〜（M41）、（M1
2）〜（M42）、（M13）〜（M43）、（M14）〜（M44）の
各コントロールゲート（11G）〜（41G）、（12G）〜（4
2G）、（13G）〜（43G）、（14G）〜（44G）、‥‥に接
続されたワードライン、（３）、（３）‥‥はメモリト
ランジスタのフローテイングゲート、（4a）、（4a）‥
‥は各メモリトランジスタのドレインに接続するための
ドレインコンタクト、（4b）、（4b）‥‥は同じ列上に
あるメモリトランジスタのソース（11S）〜（14S）、
（21S）〜（24S）、（31S）〜（34S）、（41S）〜（44
S）をそれぞれ共通に接続するためのソースコンタク
ト、（51a）、（52a）‥‥は半導体基板上に絶縁膜を介
して列状に配設されたアルミ配線ビットラインで、各列
において上記ドレインコンタクト（4a）を経て各メモリ
トランジスタのドレイン（11D）〜（14D）、（21D）〜
（24D）、（31D）〜（34D）、（41D）〜（44D）にそれ
ぞれ接続されている。（5b）はメモリセルアレイのワー
ドライン（21）、（22）‥‥と直交する方向に半導体基
板上の端部に絶縁膜を介して形成されたアルミ配線ソー
スラインで、上記ソースコンタクト（4b）を経て上記半
導体基板上に列をなして形成された拡散層を介して各メ
モリトランジスタのソース領域に接続されている。
第３図のEPROMのメモリセルアレイを回路図の形で示
した第４図において、例えばメモリトランジスタ（M3
2）に書込みを行なう場合について説明する。メモリト
ランジスタ（M32）のドレイン（32D）が接続されたビッ
トライン（53a）に電圧VDP（例えば1MビットのEPROMの
場合、７〜9V）を印加し、メモリトランジスタ（M32）
のゲート（32G）が接続されたワードライン（22）が所
定の幅tpのパルス電圧Vpp（1MビットのEPROMの場合、約
12.5V）を印加して、上記メモリトランジスタ（M32）に
書込みを行なう。この場合、各列中のメモリトランジス
タのソース（11S）〜（14S）、（21S）〜（24S）、（31
S）〜（34S）、（41S）〜（44S）はソースライン（5b）
に共通接続されて接地されている。また、非選択ビット
ライン（51a）、（52a）、（54a）‥‥はオープンまた
は接地されており、非選択ワードライン（21）、（2
3）、（24）‥‥は接地されている。メモリトランジス
タ（M32）のゲートにパルス幅tpのパルス電圧が印加さ
れると、第５図に示すようにその閾値電圧Vthは初期値
のVth0から書込み時のVth1に上昇し、該メモリトランジ
スタ（M32）は書込まれた状態になる。
した第４図において、例えばメモリトランジスタ（M3
2）に書込みを行なう場合について説明する。メモリト
ランジスタ（M32）のドレイン（32D）が接続されたビッ
トライン（53a）に電圧VDP（例えば1MビットのEPROMの
場合、７〜9V）を印加し、メモリトランジスタ（M32）
のゲート（32G）が接続されたワードライン（22）が所
定の幅tpのパルス電圧Vpp（1MビットのEPROMの場合、約
12.5V）を印加して、上記メモリトランジスタ（M32）に
書込みを行なう。この場合、各列中のメモリトランジス
タのソース（11S）〜（14S）、（21S）〜（24S）、（31
S）〜（34S）、（41S）〜（44S）はソースライン（5b）
に共通接続されて接地されている。また、非選択ビット
ライン（51a）、（52a）、（54a）‥‥はオープンまた
は接地されており、非選択ワードライン（21）、（2
3）、（24）‥‥は接地されている。メモリトランジス
タ（M32）のゲートにパルス幅tpのパルス電圧が印加さ
れると、第５図に示すようにその閾値電圧Vthは初期値
のVth0から書込み時のVth1に上昇し、該メモリトランジ
スタ（M32）は書込まれた状態になる。
読出しを行なう場合は、ビットライン（53a）に約1V
の電圧VDを印加し、ワードライン（22）に約5Vの電圧V
ccを印加し、リファレンスビット（常にブランク状態に
ある）ラインと上記ビットライン（53a）をそれぞれ流
れる電流値を比較する。そして、ビットライン（53a）
を流れる電流がリファレンスビットラインを流れる電流
よりも小であれば、プログラム状態（データが書込まれ
た状態）と判定し、ビットライン（53a）を流れる電流
がリファレンスビットラインを流れる電流と同程度であ
れば、ブランク状態と判定する。
の電圧VDを印加し、ワードライン（22）に約5Vの電圧V
ccを印加し、リファレンスビット（常にブランク状態に
ある）ラインと上記ビットライン（53a）をそれぞれ流
れる電流値を比較する。そして、ビットライン（53a）
を流れる電流がリファレンスビットラインを流れる電流
よりも小であれば、プログラム状態（データが書込まれ
た状態）と判定し、ビットライン（53a）を流れる電流
がリファレンスビットラインを流れる電流と同程度であ
れば、ブランク状態と判定する。
従来のEPROMメモリセルアレイは上記のように構成さ
れているため、選択ビットのメモリトランジスタ（M3
2）のドレイン（32D）が接続されたビットライン（53
a）にドレインが接続された同じ列中の他のメモリトラ
ンジスタ（M31）、（M33）、（M34）‥‥、及び上記選
択ビットのメモリトランジスタ（M32）のコントロール
ゲート（32G）が接続されたワードライン（22）にコン
トロールゲートが接続された同じ行中の他のメモリトラ
ンジスタ（M12）、（M22）、（M42）‥‥‥には、書込
み時にはVDP、VPPが、読出し時にはVD、VCCがそれぞれ
印加されることになる。
れているため、選択ビットのメモリトランジスタ（M3
2）のドレイン（32D）が接続されたビットライン（53
a）にドレインが接続された同じ列中の他のメモリトラ
ンジスタ（M31）、（M33）、（M34）‥‥、及び上記選
択ビットのメモリトランジスタ（M32）のコントロール
ゲート（32G）が接続されたワードライン（22）にコン
トロールゲートが接続された同じ行中の他のメモリトラ
ンジスタ（M12）、（M22）、（M42）‥‥‥には、書込
み時にはVDP、VPPが、読出し時にはVD、VCCがそれぞれ
印加されることになる。
ところで、近年、メモリセルアレイが益々微細化され
るにつれて、各メモリトランジスタのゲート長のばらつ
きに起因する初期閾値電圧Vth0、ソース−ドレイン間耐
圧BVdsの調整または制御が困難になっており、ドレイン
に印加される電圧により非選択ビットのメモリトランジ
スタ（M31）、（M33）、（M34）‥‥にも、そのソース
−ドレインを経てかなりの大きさのソース電流が流れる
ことがある。
るにつれて、各メモリトランジスタのゲート長のばらつ
きに起因する初期閾値電圧Vth0、ソース−ドレイン間耐
圧BVdsの調整または制御が困難になっており、ドレイン
に印加される電圧により非選択ビットのメモリトランジ
スタ（M31）、（M33）、（M34）‥‥にも、そのソース
−ドレインを経てかなりの大きさのソース電流が流れる
ことがある。
第６図は非選択ビットのメモリトランジスタを（10）
で総括的に示し、その各部の状態を示す図である。同図
で、C1はコントロールゲート（12）とフローティングゲ
ート（13）との間の容量、C2はフローティングゲート
（13）とチャンネルとの間の容量、C3はフローティング
ゲート（13）とドレイン（６）との間の容量を表わす。
同図からも明らかなように、非選択ビットのメモリトラ
ンジスタではコントロールゲート（12）はワードライン
（２）により接地されており（VG＝０）、ソース領域
（７）もソースライン（5b）を経て接地されている。フ
ローティングゲート（13）の電位はビットライン（5a）
を介してドレイン領域（６）に印加される電圧VDPによ
り浮き上り、その電圧VFGは次式によって表わされる値
になる。
で総括的に示し、その各部の状態を示す図である。同図
で、C1はコントロールゲート（12）とフローティングゲ
ート（13）との間の容量、C2はフローティングゲート
（13）とチャンネルとの間の容量、C3はフローティング
ゲート（13）とドレイン（６）との間の容量を表わす。
同図からも明らかなように、非選択ビットのメモリトラ
ンジスタではコントロールゲート（12）はワードライン
（２）により接地されており（VG＝０）、ソース領域
（７）もソースライン（5b）を経て接地されている。フ
ローティングゲート（13）の電位はビットライン（5a）
を介してドレイン領域（６）に印加される電圧VDPによ
り浮き上り、その電圧VFGは次式によって表わされる値
になる。
VG＝０であるから、 このため、ソース−ドレイン間の耐圧がVDP以上であっ
てもリーク電流が流れる可能性がある。また、上記容量
C3は、メモリアレイセルの微細化に伴って半導体基板上
に形成される絶縁膜層の厚みが薄くなって、相対的に大
きくなり、リーク電流も大きくなる傾向がある。
てもリーク電流が流れる可能性がある。また、上記容量
C3は、メモリアレイセルの微細化に伴って半導体基板上
に形成される絶縁膜層の厚みが薄くなって、相対的に大
きくなり、リーク電流も大きくなる傾向がある。
上記のように、非選択ビットのメモリトランジスタに
電流が流れると、書込み時にはドレイン電圧VDPの低下
を招き、書込み速度の低下、書込み深さの低下が生じ
る。電源の供給能力が大きく、電圧低下が生じない場合
でも、例えば、1MビットレベルのEPROMでは、同一ビッ
トラインに数百個乃至数千個のメモリトランジスタが接
続されているため、各メモリトランジスタのリーク電流
が数μＡのレベルであっても、全体で数mAの電流が流れ
ることになる。このため、セレクトトランジスタの容量
を大きくする必要があり、微細化の傾向に逆行すること
になる。また、読出し時に、非選択ビットのメモリトラ
ンジスタにリーク電流が流れると、選択ビットのメモリ
トランジスタがプログラム状態で電流が流れないように
設定されている場合も、非選択ビットに入れる電流のた
めに判定を誤り、ブランク状態と読んでしまう可能性が
ある。
電流が流れると、書込み時にはドレイン電圧VDPの低下
を招き、書込み速度の低下、書込み深さの低下が生じ
る。電源の供給能力が大きく、電圧低下が生じない場合
でも、例えば、1MビットレベルのEPROMでは、同一ビッ
トラインに数百個乃至数千個のメモリトランジスタが接
続されているため、各メモリトランジスタのリーク電流
が数μＡのレベルであっても、全体で数mAの電流が流れ
ることになる。このため、セレクトトランジスタの容量
を大きくする必要があり、微細化の傾向に逆行すること
になる。また、読出し時に、非選択ビットのメモリトラ
ンジスタにリーク電流が流れると、選択ビットのメモリ
トランジスタがプログラム状態で電流が流れないように
設定されている場合も、非選択ビットに入れる電流のた
めに判定を誤り、ブランク状態と読んでしまう可能性が
ある。
また、第３図および第４図に例示するEPROMがEEPROM
（Electricallly Erasable and Programable Read Only
Memory）である場合は、メモリトランジスタ全体に共
通のソースライン（5b）に正の消去用バイアス電圧を印
加することにより消去動作を行なうことができるが、上
記のようにソースライン（5b）はすべてのメモリトラン
ジスタに共通であるため、消去はチップ単位あるいはブ
ロック単位という大きなビットサイズでしかできなかっ
た。
（Electricallly Erasable and Programable Read Only
Memory）である場合は、メモリトランジスタ全体に共
通のソースライン（5b）に正の消去用バイアス電圧を印
加することにより消去動作を行なうことができるが、上
記のようにソースライン（5b）はすべてのメモリトラン
ジスタに共通であるため、消去はチップ単位あるいはブ
ロック単位という大きなビットサイズでしかできなかっ
た。
この発明は上記のような従来の半導体メモリの欠点を
解消することを目的としたもので、非選択ビットのメモ
リトランジスタにおける電流リークを抑え、読出し、書
込みを正確に実行することができ、しかも消去時には１
対のワードライン（１対の隣接するメモリセルの行）毎
の小さな単位で消去を行なうことができるEPROM、特にE
EPROM（Electricallly Erasable and Programable Read
Only Memory）を構成する半導体メモリ装置を得ること
を目的とする。
解消することを目的としたもので、非選択ビットのメモ
リトランジスタにおける電流リークを抑え、読出し、書
込みを正確に実行することができ、しかも消去時には１
対のワードライン（１対の隣接するメモリセルの行）毎
の小さな単位で消去を行なうことができるEPROM、特にE
EPROM（Electricallly Erasable and Programable Read
Only Memory）を構成する半導体メモリ装置を得ること
を目的とする。
この発明による半導体メモリ装置は、半導体基板上に
複数行、複数列にマトリックス状に形成され、それぞれ
がメモリトランジスタを具えた複数のメモリセルと、上
記半導体基板上に絶縁膜を介して列をなして形成され、
対応する列中に配設された各メモリトランジスタのドレ
インが接続された、上記メモリセルの列数と同数のビッ
トラインと、上記半導体基板上に絶縁膜を介して行をな
して形成され、対応する行中に配設された各メモリトラ
ンジスタの制御電極が接続された、上記メモリセルの行
数と同数のワードラインと、上記ビットラインと直交し
て配設された、上記行数の２分の１の数のソースライン
とを具備している。１対の隣接するメモリセルの行毎に
１本のソースラインが対応し、この対応する１本のソー
スラインに上記１対の隣接するメモリセルの行中の各メ
モリトランジスタのソースが接続されている。各ソース
ラインには、メモリセルのビット選択時には所定の大き
さの選択用制御電圧が印加され、非選択時には上記選択
用制御電圧と異なる大きさの非選択制御電圧が供給され
るか、あるいはそのソースラインはオープン（浮動状
態）にされる。また、上記各ソースラインに消去用バイ
アス電圧を印加することにより各ソースラインに接続さ
れた１対の隣接行単位でメモリセルの消去を行なうこと
ができる。
複数行、複数列にマトリックス状に形成され、それぞれ
がメモリトランジスタを具えた複数のメモリセルと、上
記半導体基板上に絶縁膜を介して列をなして形成され、
対応する列中に配設された各メモリトランジスタのドレ
インが接続された、上記メモリセルの列数と同数のビッ
トラインと、上記半導体基板上に絶縁膜を介して行をな
して形成され、対応する行中に配設された各メモリトラ
ンジスタの制御電極が接続された、上記メモリセルの行
数と同数のワードラインと、上記ビットラインと直交し
て配設された、上記行数の２分の１の数のソースライン
とを具備している。１対の隣接するメモリセルの行毎に
１本のソースラインが対応し、この対応する１本のソー
スラインに上記１対の隣接するメモリセルの行中の各メ
モリトランジスタのソースが接続されている。各ソース
ラインには、メモリセルのビット選択時には所定の大き
さの選択用制御電圧が印加され、非選択時には上記選択
用制御電圧と異なる大きさの非選択制御電圧が供給され
るか、あるいはそのソースラインはオープン（浮動状
態）にされる。また、上記各ソースラインに消去用バイ
アス電圧を印加することにより各ソースラインに接続さ
れた１対の隣接行単位でメモリセルの消去を行なうこと
ができる。
この発明の半導体メモリ装置においては、選択ビット
に対応するビットライン、ワードライン及びソースライ
ンを選択することにより、上記選択ビットに相当するメ
モリトランジスタを選択する。このとき、非選択ビット
のメモリトランジスタについては、そのソース−ドレイ
ン間に電位差が生じないので、該非選択ビットのメモリ
トランジスタのソース−ドレイン間にリーク電流が流れ
るのを抑えることができ、それによって書込み不良、読
出し不良の発生を防止する。また、メモリセルの消去時
には、上述のように特定のソースラインに消去用バイア
ス電圧を印加することにより、１対の隣接行単位でメモ
リセルの消去を行なうことができる。
に対応するビットライン、ワードライン及びソースライ
ンを選択することにより、上記選択ビットに相当するメ
モリトランジスタを選択する。このとき、非選択ビット
のメモリトランジスタについては、そのソース−ドレイ
ン間に電位差が生じないので、該非選択ビットのメモリ
トランジスタのソース−ドレイン間にリーク電流が流れ
るのを抑えることができ、それによって書込み不良、読
出し不良の発生を防止する。また、メモリセルの消去時
には、上述のように特定のソースラインに消去用バイア
ス電圧を印加することにより、１対の隣接行単位でメモ
リセルの消去を行なうことができる。
以下、NOR型EEPROM（Electricallly Erasable and Pr
ogramable Read Only Memory）を構成するこの発明の半
導体メモリ装置を第１図および第２図を参照して説明す
る。第１図は基板上に形成されたこの発明の半導体メモ
リ装置のメモリセルアレイの平面図であり、第２図は第
１図のメモリセルアレイを回路図の形で示した図であ
る。第１図および第２図において、（１）は分離酸化
膜、（21）、（22）‥‥は半導体基板上に絶縁膜を介し
て行をなして形成され、対応する行に配設されたメモリ
セルを構成するメモリトランジスタ（M11）〜（M41）、
（M12）〜（M42）、（M13）〜（M43）、（M14）〜（M4
4）の各コントロールゲート（11G）〜（41G）、（12G）
〜（42G）、（13G）〜（43G）、（14G）〜（44G）、‥
‥に接続されたワードライン、（３）、（３）‥‥はメ
モリトランジスタのフローテイングゲート、（4a）、
（4b）‥‥は各メモリトランジスタのドレインに接続す
るためのドレインコンタクト、（4b）、（4b）‥‥は同
じ行上にあるメモリトランジスタのソース（11S）〜（4
1S）、（12S）〜（42S）、（13S）〜（43S）、（14S）
〜（44S）を共通に接続するためのソースコンタクト、
（51a）、（52a）‥‥は半導体基板上に絶縁膜を介して
列状に配設されたアルミ配線ビットラインで、各列にお
いて上記ドレインコンタクト（4a）を経て各メモリトラ
ンジスタのドレイン（11D）〜（14D）、（21D）〜（24
D）、（31D）〜（34D）、（41D）〜（44D）に接続され
ている。（51b）、（52b）‥‥は半導体基板上に絶縁膜
を介して形成され、上記ワードライン（21）、（22）‥
‥と並列に配設された２層アルミ配線ソースラインを構
成する導体層で、上記ビットライン（51a）、（52a）‥
‥と直交するように、且つ隣接した行に配設された各メ
モリトランジスタの共通ソース領域上に配置されてい
る。これらの導体層（51b）、（52b）‥‥は隣接した一
対の行に配設されたメモリトランジスタのソース領域に
直接または下層配線より前記ソースコンタクト（4b）、
（4b）‥‥を経て接続されている。
ogramable Read Only Memory）を構成するこの発明の半
導体メモリ装置を第１図および第２図を参照して説明す
る。第１図は基板上に形成されたこの発明の半導体メモ
リ装置のメモリセルアレイの平面図であり、第２図は第
１図のメモリセルアレイを回路図の形で示した図であ
る。第１図および第２図において、（１）は分離酸化
膜、（21）、（22）‥‥は半導体基板上に絶縁膜を介し
て行をなして形成され、対応する行に配設されたメモリ
セルを構成するメモリトランジスタ（M11）〜（M41）、
（M12）〜（M42）、（M13）〜（M43）、（M14）〜（M4
4）の各コントロールゲート（11G）〜（41G）、（12G）
〜（42G）、（13G）〜（43G）、（14G）〜（44G）、‥
‥に接続されたワードライン、（３）、（３）‥‥はメ
モリトランジスタのフローテイングゲート、（4a）、
（4b）‥‥は各メモリトランジスタのドレインに接続す
るためのドレインコンタクト、（4b）、（4b）‥‥は同
じ行上にあるメモリトランジスタのソース（11S）〜（4
1S）、（12S）〜（42S）、（13S）〜（43S）、（14S）
〜（44S）を共通に接続するためのソースコンタクト、
（51a）、（52a）‥‥は半導体基板上に絶縁膜を介して
列状に配設されたアルミ配線ビットラインで、各列にお
いて上記ドレインコンタクト（4a）を経て各メモリトラ
ンジスタのドレイン（11D）〜（14D）、（21D）〜（24
D）、（31D）〜（34D）、（41D）〜（44D）に接続され
ている。（51b）、（52b）‥‥は半導体基板上に絶縁膜
を介して形成され、上記ワードライン（21）、（22）‥
‥と並列に配設された２層アルミ配線ソースラインを構
成する導体層で、上記ビットライン（51a）、（52a）‥
‥と直交するように、且つ隣接した行に配設された各メ
モリトランジスタの共通ソース領域上に配置されてい
る。これらの導体層（51b）、（52b）‥‥は隣接した一
対の行に配設されたメモリトランジスタのソース領域に
直接または下層配線より前記ソースコンタクト（4b）、
（4b）‥‥を経て接続されている。
第２図のメモリセルアレイの回路図において、例えば
メモリトランジスタ（M32）に書込みを行なう場合は、
該メモリトランジスタ（M32）が含まれる列中の各メモ
リトランジスタのドレイン（31D）〜（34D）‥‥が接続
されたビットライン（53a）に例えば７〜9Vの電圧VDPを
印加し、同じく上記メモリトランジスタ（M32）が含ま
れる行中の各メモリトランジスタのコントロールゲート
（12G）〜（42G）‥‥が接続されたワードライン（22）
に例えば約12.5Vのパルス電圧VPPを印加し、さらに上記
メモリトランジスタ（M32）が含まれる行およびこの行
に隣接する行中に含まれるメモリトランジスタ（M12）
〜（M42）、（M13）〜（M43）のソース（12S）〜（42
S）、（13S）〜（43S）が接続されたソースライン（52
b）を接地する。その他のビットライン、すなわち非選
択ビットライン（51a）、（52a）、（54a）‥‥及び非
選択ソースライン（51b）、（53b）‥‥については、す
べて電圧VDPを印加するか、あるいは上記非選択ソース
ラインをオープン、非選択ビットラインを接地またはオ
ープンにする。また、非選択ワードライン（21）、（2
3）、（24）‥‥はすべて接地する。
メモリトランジスタ（M32）に書込みを行なう場合は、
該メモリトランジスタ（M32）が含まれる列中の各メモ
リトランジスタのドレイン（31D）〜（34D）‥‥が接続
されたビットライン（53a）に例えば７〜9Vの電圧VDPを
印加し、同じく上記メモリトランジスタ（M32）が含ま
れる行中の各メモリトランジスタのコントロールゲート
（12G）〜（42G）‥‥が接続されたワードライン（22）
に例えば約12.5Vのパルス電圧VPPを印加し、さらに上記
メモリトランジスタ（M32）が含まれる行およびこの行
に隣接する行中に含まれるメモリトランジスタ（M12）
〜（M42）、（M13）〜（M43）のソース（12S）〜（42
S）、（13S）〜（43S）が接続されたソースライン（52
b）を接地する。その他のビットライン、すなわち非選
択ビットライン（51a）、（52a）、（54a）‥‥及び非
選択ソースライン（51b）、（53b）‥‥については、す
べて電圧VDPを印加するか、あるいは上記非選択ソース
ラインをオープン、非選択ビットラインを接地またはオ
ープンにする。また、非選択ワードライン（21）、（2
3）、（24）‥‥はすべて接地する。
上記の書込み状態では、選択されたメモリトランジス
タ（M32）と同じ列中にあって、ソースが共通のソース
ライン（52b）に接続された隣接するメモリトランジス
タ（M33）のソース−ドレイン間には前記７〜9Vの電圧V
DPが印加されるが、それ以外のメモリトランジスタのソ
ース、ドレインが接続されるビットライン（51a）、（5
2a）、（54a）とソースライン（51b）、（53b）には同
じ電位が印加されるから、上記メモリトランジスタ（M3
2）と（M33）以外のメモリトランジスタのソース−ドレ
イン間には電位差が生じない。従って、仮にリーク電流
が流れるとしても、それは上記メモリトランジスタ（M3
3）のリーク電流のみで、これは量的には極く僅かであ
り、書込み動作に悪影響を及ぼす心配は全くない。
タ（M32）と同じ列中にあって、ソースが共通のソース
ライン（52b）に接続された隣接するメモリトランジス
タ（M33）のソース−ドレイン間には前記７〜9Vの電圧V
DPが印加されるが、それ以外のメモリトランジスタのソ
ース、ドレインが接続されるビットライン（51a）、（5
2a）、（54a）とソースライン（51b）、（53b）には同
じ電位が印加されるから、上記メモリトランジスタ（M3
2）と（M33）以外のメモリトランジスタのソース−ドレ
イン間には電位差が生じない。従って、仮にリーク電流
が流れるとしても、それは上記メモリトランジスタ（M3
3）のリーク電流のみで、これは量的には極く僅かであ
り、書込み動作に悪影響を及ぼす心配は全くない。
メモリトランジスタ（M32）の読出し時も同様に、該
メモリトランジスタ（M32）のドレイン（32D）が接続さ
れたビットライン（53a）に例えば約1Vの電圧VDを印加
し、コントロールゲート（32G）が接続されたワードラ
イン（22）に例えば約5Vの電圧VCCを印加し、ソース（3
2S）が接続されたソースライン（52b）を接地する。こ
こで、リファレンスビット（常にブランク状態にある）
ラインと上記ビットライン（53a）を流れる電流とを比
較し、従来と同様にビットライン（53a）を流れる電流
がリファレンスラインを流れる電流よりも小であれば、
プログラム状態（データが書込まれた状態）と判定し、
ビットライン（53a）を流れる電流がリファレンスライ
ンを流れる電流と同程度であれば、ブランク状態と判定
する。
メモリトランジスタ（M32）のドレイン（32D）が接続さ
れたビットライン（53a）に例えば約1Vの電圧VDを印加
し、コントロールゲート（32G）が接続されたワードラ
イン（22）に例えば約5Vの電圧VCCを印加し、ソース（3
2S）が接続されたソースライン（52b）を接地する。こ
こで、リファレンスビット（常にブランク状態にある）
ラインと上記ビットライン（53a）を流れる電流とを比
較し、従来と同様にビットライン（53a）を流れる電流
がリファレンスラインを流れる電流よりも小であれば、
プログラム状態（データが書込まれた状態）と判定し、
ビットライン（53a）を流れる電流がリファレンスライ
ンを流れる電流と同程度であれば、ブランク状態と判定
する。
この読出し時も非選択ビットライン（51a）、（52
a）、（54a）および非選択ソースライン（51b）、（53
b）についてはすべて電圧VDを印加するか、あるいは上
記非選択ソースラインをオープン、非選択ビットライン
を接地またはオープンにする。また、非選択ワードライ
ン（21）、（23）‥‥はすべて接地する。従って、この
状態では、前述の書込み時と同様の理由により、上記読
出しメモリトランジスタ（M32）以外のトランジスタで
ソース−ドレイン間に電位差が生ずるのは上記読出しメ
モリトランジスタ（M32）と同じ列中にあって、ソース
が共通のソースライン（52b）に接続されたメモリトラ
ンジスタ（M33）のみであるから、仮にリーク電流が流
れたとしてもその量は極く僅かであり、読出しの誤りが
生じる可能性は全くない。
a）、（54a）および非選択ソースライン（51b）、（53
b）についてはすべて電圧VDを印加するか、あるいは上
記非選択ソースラインをオープン、非選択ビットライン
を接地またはオープンにする。また、非選択ワードライ
ン（21）、（23）‥‥はすべて接地する。従って、この
状態では、前述の書込み時と同様の理由により、上記読
出しメモリトランジスタ（M32）以外のトランジスタで
ソース−ドレイン間に電位差が生ずるのは上記読出しメ
モリトランジスタ（M32）と同じ列中にあって、ソース
が共通のソースライン（52b）に接続されたメモリトラ
ンジスタ（M33）のみであるから、仮にリーク電流が流
れたとしてもその量は極く僅かであり、読出しの誤りが
生じる可能性は全くない。
さらに、消去時には各ソースライン毎に消去用バイア
ス電圧を印加することにより、１対の隣接行単位でメモ
リセルの消去を行なうことができる。
ス電圧を印加することにより、１対の隣接行単位でメモ
リセルの消去を行なうことができる。
以上のように、この発明によればROMのメモリセルの
行数の２分の１、すなわちワードラインの半数のソース
ラインをビットラインと直交するように設け、選択ビッ
トに対応してビットライン、ワードラインと同様に上記
ソースラインも選択するように構成したので、所定のメ
モリトランジスタの選択時に、非選択ビットのメモリト
ランジスタのソース−ドレイン間には実質的に電圧がか
からず、従って、非選択ビットのメモリトランジスタの
リーク電流は実質的に存在しないと看倣せる程度に極め
て少なくなり、リーク電流による書込み不良、読出し不
良の発生を完全に防止することができる。また、EEPROM
の消去時には、従来のようにチップ単位あるいはブロッ
ク単位という大きなビットサイズではなく、１対の隣接
行単位でメモリセルの消去を行なうことができるから、
消去を必要とする可及的に少数のメモリセルのみを選択
的に消去することができるという効果が得られる。
行数の２分の１、すなわちワードラインの半数のソース
ラインをビットラインと直交するように設け、選択ビッ
トに対応してビットライン、ワードラインと同様に上記
ソースラインも選択するように構成したので、所定のメ
モリトランジスタの選択時に、非選択ビットのメモリト
ランジスタのソース−ドレイン間には実質的に電圧がか
からず、従って、非選択ビットのメモリトランジスタの
リーク電流は実質的に存在しないと看倣せる程度に極め
て少なくなり、リーク電流による書込み不良、読出し不
良の発生を完全に防止することができる。また、EEPROM
の消去時には、従来のようにチップ単位あるいはブロッ
ク単位という大きなビットサイズではなく、１対の隣接
行単位でメモリセルの消去を行なうことができるから、
消去を必要とする可及的に少数のメモリセルのみを選択
的に消去することができるという効果が得られる。
第１図は基板上に形成されたこの発明の一実施例による
ROMメモリセルアレイ構成を示す平面図、第２図は第１
図のROMメモリセルアレイ構成を回路図の形で示した
図、第３図は基板上に形成された従来のROMメモリセル
アレイ構成を示す平面図、第４図は第３図のROMメモリ
セルアレイ構成を回路図の形で示した図、第５図は一般
にEPROMにおけるメモリトランジスタの書込み特性を示
す図、第６図はERROMにおけるメモリトランジスタの電
極間容量とその作用を説明する図である。 （21）〜（24）……ワードライン、（51a）〜（54a）…
…ビットライン、（51b）〜（53b）……ソースライン、
（M11）〜（M41）、（M12）〜（M42）、（M13）〜（M4
3）、（M14）〜（M44）……メモリトランジスタ、（11
G）〜（41G）、（12G）〜（42G）、（13G）〜（43G）、
（14G）〜（44G）……制御電極、（11S）〜（41S）、
（12S）〜（42S）、（13S）〜（43S）、（14S）〜（44
S）……ソース、（11D）〜（41D）、（12D）〜（42
D）、（13D）〜（43D）、（14D）〜（44D）……ドレイ
ン。
ROMメモリセルアレイ構成を示す平面図、第２図は第１
図のROMメモリセルアレイ構成を回路図の形で示した
図、第３図は基板上に形成された従来のROMメモリセル
アレイ構成を示す平面図、第４図は第３図のROMメモリ
セルアレイ構成を回路図の形で示した図、第５図は一般
にEPROMにおけるメモリトランジスタの書込み特性を示
す図、第６図はERROMにおけるメモリトランジスタの電
極間容量とその作用を説明する図である。 （21）〜（24）……ワードライン、（51a）〜（54a）…
…ビットライン、（51b）〜（53b）……ソースライン、
（M11）〜（M41）、（M12）〜（M42）、（M13）〜（M4
3）、（M14）〜（M44）……メモリトランジスタ、（11
G）〜（41G）、（12G）〜（42G）、（13G）〜（43G）、
（14G）〜（44G）……制御電極、（11S）〜（41S）、
（12S）〜（42S）、（13S）〜（43S）、（14S）〜（44
S）……ソース、（11D）〜（41D）、（12D）〜（42
D）、（13D）〜（43D）、（14D）〜（44D）……ドレイ
ン。
Claims (1)
- 【請求項１】半導体基板上に複数行、複数列にマトリッ
クス状に形成され、それぞれがメモリトランジスタを有
する複数のメモリセルと、 上記半導体基板上に絶縁物を介して列をなして形成さ
れ、対応する列中に配設された各メモリトランジスタの
ドレインが接続された、上記メモリセルの列数と同数の
ビットラインと、 上記半導体基板上に絶縁物を介して行をなして形成さ
れ、対応する行中に配設された各メモリトランジスタの
制御電極が接続された、上記メモリセルの行数と同数の
ワードラインと、 上記ビットラインと直交して配設された、上記メモリセ
ルの行数の２分の１の数のソースラインと、からなり、 上記ソースラインは、１対の隣接するメモリセルの行毎
に１本のソースラインが対応するように配設されてお
り、この対応する１本のソースラインに上記１対の隣接
するメモリセルの行中の各メモリトランジスタのソース
が接続された、 EEPROMを構成する半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625789A JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32625789A JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187263A JPH03187263A (ja) | 1991-08-15 |
| JP2926808B2 true JP2926808B2 (ja) | 1999-07-28 |
Family
ID=18185751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32625789A Expired - Lifetime JP2926808B2 (ja) | 1989-12-16 | 1989-12-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926808B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6414878B2 (en) | 1992-03-17 | 2002-07-02 | Hitachi, Ltd. | Data line disturbance free memory block divided flash memory and microcomputer having flash memory therein |
| TW231343B (ja) * | 1992-03-17 | 1994-10-01 | Hitachi Seisakusyo Kk | |
| US7057937B1 (en) | 1992-03-17 | 2006-06-06 | Renesas Technology Corp. | Data processing apparatus having a flash memory built-in which is rewritable by use of external device |
| US5687345A (en) * | 1992-03-17 | 1997-11-11 | Hitachi, Ltd. | Microcomputer having CPU and built-in flash memory that is rewritable under control of the CPU analyzing a command supplied from an external device |
-
1989
- 1989-12-16 JP JP32625789A patent/JP2926808B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03187263A (ja) | 1991-08-15 |
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Legal Events
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