KR100905816B1 - 칩 선택 제어 장치와 그것을 포함하는 불휘발성 메모리장치 - Google Patents

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Abstract

본원 발명의 칩 선택 제어 장치는 제어신호의 레벨에 따라 제1 및 제2 칩 인에이블 신호들을 버퍼링하는 제1 칩 인에이블 신호 전달부와, 상기 제어신호의 레벨에 따라 제3 및 제4 칩 인에이블 신호들을 버퍼링하는 제2 칩 인에이블 신호 전달부와, 접지전압 패드 또는 전원전압 패드와 접속되어 제1 칩 선택신호를 전달하는 제1 칩 선택 패드와, 전원전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제2 칩 선택 패드와, 접지전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제3 칩 선택 패드와, 상기 제1 칩 선택 신호와 제2 칩 선택 신호에 따라 특정 칩을 어드레싱 하는 칩 선택부를 포함하는 것을 특징으로 한다.
Figure R1020070140145
칩 인에이블 신호, 패키지

Description

칩 선택 제어 장치와 그것을 포함하는 불휘발성 메모리 장치{Controller for chip selection and nonvolatile memory device comprising that}
본원 발명은 불휘발성 메모리 장치에 사용되는 칩 선택 제어 장치 및 그를 포함하는 불휘발성 메모리 장치에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
그에 따라 불휘발성 메모리의 용량을 증가시켜야 필요성은 높아지고 있다. 그에 대한 대책으로는 크게 1. 공정 기술 발전에 따른 방법, 2. 셀당 저장하는 데이터를 증가시키는 방법, 3. 한 패키지당 적층되는 칩의 개수를 증가시키는 방법을 들 수 있다. 본원 발명은 그 세 번째 방법에 관한 것이다.
상기 불휘발성 메모리 장치의 경우 복수의 칩을 포함하고 있는 멀티 칩 패키지(MCP) 구성을 취하고 있는바, 두개의 다이를 포함하는 더블 다이 패키지(DDP), 네 개의 다이를 포함하는 쿼드러플 다이 패키지(QDP), 상기 DDP나 QDP를 2층으로 적층한 듀얼 스택 패키지(DSP)등이 이에 해당한다.
상기 불휘발성 메모리의 용량을 증가시킬 필요성에 따라 더 많은 다이를 하나의 패키지에 적층할 수 있는 기술이 필요하다.
전술한 필요성에 따라, 본원 발명이 해결하고자 하는 과제는 하나의 패키지 안에 많은 개수의 칩 또는 다이를 적층하더라도 이를 용이하게 제어할 수 있는 칩 선택 제어 장치를 제공하는 것이다.
또한, 상기 칩 선택 제어 장치를 포함하는 불휘발성 메모리 장치를 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 칩 선택 제어 장치는 제어신호의 레벨에 따라 제1 및 제2 칩 인에이블 신호들을 버퍼링하는 제1 칩 인에이블 신호 전달부와, 상기 제어신호의 레벨에 따라 제3 및 제4 칩 인에이블 신호들을 버퍼링하는 제2 칩 인에이블 신호 전달부와, 접지전압 패드 또는 전원전압 패드와 접속되어 제1 칩 선택신호를 전달하는 제1 칩 선택 패드와, 전원전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제2 칩 선택 패드와, 접지전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제3 칩 선택 패드와, 상기 제1 칩 선택 신호와 제2 칩 선택 신호에 따라 특정 칩을 어드레싱 하는 칩 선택부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치는 상기 칩 선택 제어 장치를 각각 포함하며 제1 입출력 패드와 접속되도록 적층된 제1 그룹의 칩들과, 상기 칩 선택 제어 장치를 각각 포함하며 제2 입출력 패드와 접속되도록 적층된 제2 그룹의 칩들을 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라, 네 개의 칩 인에이블 신호가 인가되는 불휘발성 메모리 장치의 경우 최대 32개의 칩을 적층할 수 있으며, 이를 독립적으로 제어할 수 있다. 따라서, 불휘발성 메모리 장치의 전체 용량을 증가시킬 수 있다. 한편, 이와 같은 방법은 불휘발성 메모리 장치뿐만 아니라, 다른 반도체 메모리 장치등에도 적용할 수 있을 것이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 양면 패드 구조(2-sided pad scheme)와 단면 패드 구조(1-sided pad scheme)를 비교하여 도시한 도면이다.
양면 패드 구조의 경우 리드 프레임과 와이어링 대상이 되는 패드가 칩의 양 측면에 배열되어 있는 반면, 단면 패드 구조의 경우 패드가 칩의 일 측면에만 배열되어 있는 대신, 일측의 리드 프레임이 타측의 리드 프레임에 비하여 길게 연장되 어 있는 것을 특징으로 한다. 특히, 단면 패드 구조의 경우 셀계자의 의도에 따라 패드 위치를 변경할 경우 리드 프레임의 길이도 다르게 조절할 수 있다.
이와 같은 구성상의 차이점에서 볼때, 단면 패드 구조의 경우 패드가 한쪽 측면에 집중되어 있기 때문에 면적의 측면에서 유리할 수 있다. 또한, 양면 패드 구조의 경우 일측면에 있는 패드와 타 측면의 패드 사이가 접촉될 필요가 있는 경우 칩 내부적으로 금속선을 사용하여 접속시켜야 하며, 이로 인해 RC 특성이 단면 패드 구조에 비해 상대적으로 나빠질 수 있다.
이에 본원 발명에서는 단면 패드 구조에서도 효율적으로 사용할 수 있는 칩 선택 제어 장치를 제시하고자 한다.
도 2는 본원 발명의 일 실시예에 따른 칩 선택 제어 장치를 도시한 도면이다.
상기 칩 선택 제어 장치(200)는 패키징 되는 각칩의 내부에 포함되는 것으로 상기 칩의 외부에는 패키지 핀 블록(210)이 구성된다.
상기 패키지 핀 블록(210)에 포함되어있는 제1 핀(211)으로는 제1 칩 인에이블 신호(CE1#)가 인가되고, 제2 핀(212)으로는 제2 칩 인에이블 신호(CE2#)가 인가되고, 제3 핀(217)으로는 제3 칩 인에이블 신호(CE3#)가 인가되며, 제4 핀(218)으로는 제4 칩 인에이블 신호(CE4#)가 인가된다. 또한, 그 밖의 핀(214, 215)을 통해 전원 전압(VCC)과 접지전압(VSS)가 인가된다. 도시된 경우는 총 네 개의 칩이 적층된 경우에 대한 것이며, 칩의 개수에 따라 핀의 개수에 대한 설계 변경이 가능하 다.
상기 칩 선택 제어 장치(200)는 제1 및 제2 칩 인에이블 신호 전달 패드(221, 229), 제1 칩 선택패드(225), 제2 및 제3 칩 선택 패드(222, 228), 제1 및 제2 칩인에이블 제어 패드(223, 227), 제1 및 제2 칩 인에이블 신호 전달부(230, 240), 제어 신호 전달부(250), 칩선택신호 전달부(260), 제어 신호 변환부(270), 칩선택부(280)를 포함한다. 이때, 상기 각 패드들은 패드 블록(220)에 포함되어 있으며, 상기 전원전압(VCCq) 패드(224), 접지전압(VSSq) 패드(226)도 포함된다.
상기 제1 칩 인에이블 신호 전달 패드(221)는 상기 제1 및 제2 칩 인에이블 신호를 칩 외부의 핀들(211, 212)로부터 전달받아 칩 내부로 전달한다.
또한, 제2 칩 인에이블 신호 전달 패드(229)는 상기 제3 및 제4 칩 인에이블 신호를 칩 외부의 핀들(217, 218)로부터 전달받아 칩 내부로 전달한다.
또한, 상기 제1 칩 인에이블 신호 전달부(230)는 상기 제1 칩 인에이블 신호 전달 패드에서 전달되는 제1 및 제2 칩 인에이블 신호를 선택적으로 칩 내부로 전달한다.
또한, 상기 제2 칩 인에이블 신호 전달부(240)는 상기 제2 칩 인에이블 신호 전달 패드에서 전달되는 제3 및 제4 칩 인에이블 신호를 선택적으로 전달한다.
한편, 각 인에이블 신호 전달부(230, 240)는 로우레벨 신호를 입력받아 활 성화된다. 상기 제1 및 제2 칩인에이블 제어패드(223, 228)에서 출력되는 제어신호가 이러한 활성화신호로서 기능하게 된다.
또한, 상기 칩 선택 제어 장치(200)는 상기 각 칩 인에이블 신호 전달부를 활성화시키는 제어 신호를 칩 외부에서 칩 내부로 전달하는 제1 칩인에이블 제어 패드(223), 제2 칩인에이블 제어 패드(227)를 포함한다.
상기 제1 칩인에이블 제어 패드(223)는 접지전압(VSSq)패드(226)와 선택적으로 접속되어, 접지전압을 제어신호 전달부(250)로 전달한다.
또한, 제2 칩인에이블 제어 패드(227)는 전원전압(VCCq)패드(224)와 선택적으로 접속되어, 전원전압을 제어신호 전달부(250)로 전달한다.
한편, 상기 제1 칩인에이블 제어 패드가 접지전압(VSSq)패드(226)와 접속되는 경우에는, 제2 칩인에이블 제어 패드(227)는 전원전압(VCCq)패드(224)와 접속되지 않으며, 상기 제2 칩인에이블 제어 패드(227)가 전원전압(VCCq)패드(224)와 접속되는 경우에는, 상기 제1 칩인에이블 제어 패드는 접지전압(VSSq)패드(226)와 접속되지 않는다.
이때, 상기 각 칩인에이블 제어 패드와 전원전압 또는 접지전압 전달 패드의 접속상태는 칩 별로 상이하게 결정된다. 즉, 특정 칩의 경우는 제1 칩인에이블 제어 패드가 접지전압(VSSq)패드(226)와 접속된 상태일 수 있으며, 다른 칩의 경우는 제2 칩인에이블 제어 패드(227)가 전원전압(VCCq)패드(224)와 접속된 상태일 수 있다.
또한, 상기 제어 신호 전달부(250)는 상기 각 칩인에이블 제어 패드에서 전달되는 제어 신호를 버퍼링하며, 제어신호 변환부(270)는, 상기 제어 신호를 그대로 또는 반전하여 제1 칩 인에이블 신호 전달부(230) 또는 제2 칩 인에이블 신호 전달부(240)로 전송하며, 이 제어신호는 각 인에이블 신호 전달부를 활성화 하는데 사용된다. 또한, 상기 제어 신호 전달부(250)는 상기 각 칩인에이블 제어 패드에서 전달되는 제어 신호를 상기 칩 선택부(280)로 전달한다. 이 제어 신호를 근거로 상기 칩 선택부(280)는 네 개의 칩 인에이블 신호(CE) 중, 어떤 인에이블 신호가 입력되는지 알 수 있게 된다.
예를 들어, 제1 칩인에이블 제어 패드(223)가 접지전압(VSSq)패드(226)와 선택적으로 접속되고, 제2 칩인에이블 제어 패드(227)는 전원전압(VCCq)패드(224)와 선택적으로 접속되는 구조인 경우, 접지전압이 제어 신호로 전달되는 경우 상기 칩 선택부(280)는 제1 칩 인에이블 신호 또는 제2 칩 인에이블 신호가 입력되는 것으로 판단한다. 또한, 전원전압이 제어 신호로 전달되는 경우 상기 칩 선택부(280)는 제3 칩 인에이블 신호 또는 제4 칩 인에이블 신호가 입력되는 것으로 판단한다.
상기 제어신호 변환부(270)는 상기 제어 신호를 반전하여 제2 칩 인에이블 신호 전달부로 전송하는 인버터(INV270)를 포함한다.
상기 제어 장치의 동작을 간략하게 설명하기로 한다.
제1 칩 인에이블 제어패드(223)를 통해 접지 전압이 인가되는 경우, 즉 로우레벨의 제어신호가 제어신호 전달부(250)로 입력되면, 이는 제어신호 변환부(270)를 통하여 제1 칩 인에이블 신호 전달부(230) 및 제2 칩 인에이블 신호 전달부(240)로 전송된다. 이때, 제어신호 변환부(270)는 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(230)로 전달하고, 제어신호를 반전시켜 하이레벨 신호를 제2 칩 인에이블 신호 전달부(240)로 전송시킨다. 각 칩 인에이블 신호 전달부는 로우레벨 신호를 입력받아 활성화되므로, 제1 칩 인에이블 신호 전달부(230)만 활성화된다. 따라서, 제1 칩 인에이블 신호 전달 패드(221)를 통해 입력되는 제1 칩 인에이블 신호 또는 제2 칩 인에이블 신호만 칩 내부로 전달된다.
한편, 제2 칩 인에이블 제어패드(227)를 통해 전원 전압이 인가되는 경우, 즉 하이레벨의 제어신호가 제어신호 전달부(250)로 입력되면, 이는 제어신호 변환부(270)를 통하여 제1 칩 인에이블 신호 전달부(230) 및 제2 칩 인에이블 신호 전달부(240)로 전송된다. 이때, 제어신호 변환부(270)는 상기 제어신호를 그대로 상기 제1 칩 인에이블 신호 전달부(230)로 전달하고, 제어신호를 반전시켜 로우레벨 신호를 제2 칩 인에이블 신호 전달부(240)로 전송시킨다. 각 칩 인에이블 신호 전달부는 로우레벨 신호를 입력받아 활성화되므로, 제2 칩 인에이블 신호 전달부(240)만 활성화된다. 따라서, 제2 칩 인에이블 신호 전달 패드(229)를 통해 입력되는 제3 칩 인에이블 신호 또는 제4 칩 인에이블 신호만 칩 내부로 전달된다.
한편, 상기 제1 및 제2 칩 인에이블 제어 패드와, 제어신호 변환부의 인버터의 접속상태는 실시자의 선택에 따라 변경가능하다. 즉, 제1 칩 인에이블 제어 패드는 전원전압 패드와 접속되고, 제2 칩 인에이블 제어 패드는 접지전압 패드와 접속되도록 변경할 수 있다. 이 경우 제어신호 변환부가 도 2와 동일한 상태라면, 제1 칩 인에이블 제어 패드가 전원전압 패드와 접속되는 경우 제2 칩 인에이블 신호 전달부가 활성화 될 것이다.
한편, 제어신호 변환부의 인버터가 제1 칩 인에이블 신호 전달부(230)로 전달되는 제어신호를 반전시키도록 변경할 수 있다. 이 경우, 제1 칩 인에이블 제어 패드가 접지전압 패드와 접속되도록 설정한 상태라면, 제1 칩 인에이블 제어 패드가 접지전압 패드와 접속되는 경우 제2 인에이블 신호 전달부가 활성화 될 것이다. 또한, 제1 칩 인에이블 제어 패드가 전원전압 패드와 접속되도록 설정한 상태라면, 제1 칩 인에이블 제어 패드가 전원전압 패드와 접속되는 경우 제1 인에이블 신호 전달부가 활성화 될 것이다
이와 같은 구성에 따라 제1 및 제2 칩 인에이블 신호 전달부중 하나의 칩 인에이블 신호 전달부만 활성화시킬 수 있다. 즉, 하나의 칩 인에이블 신호 전달부만 활성화시킴에 따라 특정 칩 인에이블 신호 전달 패드가 플로팅되는 것을 방지할 수 있으며, 그에 따라 전류 소모를 감소시킬 수 있다.
한편, 상기 제1 칩 선택 패드(225)는 상기 전원전압(VCCq) 패드(224) 또는 접지전압(VSSq) 패드(226)와 선택적으로 접속된다.
이때, 상기 제1 칩 선택 패드와 전원전압 또는 접지전압 전달 패드의 접속상태는 칩 별로 상이하게 결정된다. 즉, 특정 칩의 경우는 제1 칩 선택 패드(225)가 전원전압(VCCq)패드(224)와 접속된 상태일 수 있으며, 다른 칩의 경우는 제1 칩 선택 패드(225)가 접지전압(VSSq)패드(226)와 접속된 상태일 수 있다.
그리고, 상기 제1 칩 선택 패드(225)에서 전달되는 제1 칩 선택 신호(CS1_INT)는 상기 칩 선택부(280)로 전달된다.
한편, 상기 제2 칩 선택 패드(222)는 상기 전원전압(VCCq) 패드(224)와 선택적으로 접속되고, 상기 제3 칩 선택 패드(228)는 상기 접지전압(VSSq) 패드(226)와 선택적으로 접속된다. 다만, 상기 제2 칩 선택 패드(222)가 상기 전원전압(VCCq) 패드(224)와 접속되면, 상기 제3 칩 선택 패드(228)는 상기 접지전압(VSSq) 패드(226)와 접속되지 않고, 상기 제3 칩 선택 패드(228)가 상기 접지전압(VSSq) 패드(226)와 접속되면, 상기 제2 칩 선택 패드(222)는 상기 전원전압(VCCq) 패드(224)와 접속되지 않는다.
이때, 상기 각 칩 선택 패드와 전원전압 또는 접지전압 전달 패드의 접속상태는 칩 별로 상이하게 결정된다. 즉, 특정 칩의 경우는 제2 칩 선택 패드(222)가 전원전압(VCCq)패드(224)와 접속된 상태일 수 있으며, 다른 칩의 경우는 제3 칩 선택 패드(228)가 접지전압(VSSq)패드(226)와 접속된 상태일 수 있다.
상기 칩 선택 신호 전달부(260)는 상기 제2 및 제3 칩 선택 패드에서 전달되 는 신호를 버퍼링하여 상기 칩 선택부(280)로 전달한다. 만약, 상기 제2 칩 선택 패드(222)가 전원전압(VCCq)패드(224)와 접속된 상태라면, 하이레벨의 제2 칩 선택신호(CS2_INT)를 전달할 것이며, 제3 칩 선택 패드(228)가 접지전압(VSSq)패드(226)와 접속된 상태라면, 로우레벨의 제2 칩 선택신호(CS2_INT)를 전달할 것이다.
상기 칩 선택부(280)는 상기 전달된 제1 칩 선택신호(CS1_INT), 제2 칩 선택신호(CS2_INT), 제어 신호(CSE_INT)를 근거로 해서 어떠한 칩을 선택할지 결정한다.
이제 그 선택방법에 대해 상세히 살펴보기로 한다.
본원 발명에서는 총 네 개의 CE를 입력으로 하며, 상기 칩 선택 신호 및 제어 신호등을 근거로 32개의 칩을 구별할 수 있는 칩 선택 장치를 제공하고자 한다.
도 3 본원 발명의 일 실시예에 따라 적층된 불휘발성 메모리 장치의 칩들을 도시한 도면이며, 도 4는 본원 발명의 일 실시예에 따라 적층된 불휘발성 메모리 장치의 칩들을 선택할 때 인가되는 각 신호를 도시한 표이다.
도 3에 따르면, 상기 불휘발성 메모리 장치(300)는 상기 칩 선택 제어 장치(200)를 각각 포함하며 제1 입출력 패드와 접속되도록 적층된 제1 그룹의 칩들과, 상기 칩 선택 제어 장치를 각각 포함하며 제2 입출력 패드와 접속되도록 적층 된 제2 그룹의 칩들을 포함한다.
상기 제1 그룹의 칩들은 제1 칩 인에이블 신호에 의하여 구동되는 칩들과, 제2 칩 인에이블 신호에 의하여 구동되는 칩들과, 제3 칩 인에이블 신호에 의하여 구동되는 칩들과, 제4 칩 인에이블 신호에 의하여 구동되는 칩들을 포함하며, 상기 제2 그룹의 칩들은 제1 칩 인에이블 신호에 의하여 구동되는 칩들과, 제2 칩 인에이블 신호에 의하여 구동되는 칩들과, 제3 칩 인에이블 신호에 의하여 구동되는 칩들과, 제4 칩 인에이블 신호에 의하여 구동되는 칩들을 포함한다.
다른 관점에서 보면, 상기 불휘발성 메모리 장치는 제1 칩 인에이블 신호에 의하여 구동되는 8개의 칩(1~8), 제2 칩 인에이블 신호에 의하여 구동되는 8개의 칩(9~16), 제3 칩 인에이블 신호에 의하여 구동되는 8개의 칩(17~24), 제4 칩 인에이블 신호에 의하여 구동되는 8개의 칩(25~32)를 포함하고 있다.
한편, 각 칩 인에이블 신호에 의하여 구동되는 8개의 칩을 어드레싱 하기 위해서는 상기 제1 및 제2 칩 선택신호(CS1_INT, CS2_INT) 만으로는 부족하다. 따라서, 상기 칩 선택 신호 외에 추가적으로 칩을 구별할 수 있는 구성이 필요하다.
이를 위해 본 발명에서는 각 칩 인에이블 신호에 의하여 구동되는 8개의 칩을 양분하여 데이터 입출력 채널과 접속시키고자 한다. 즉, 제1 입출력 채널(IO0<7:0>)과 제2 입출력 채널(IO1<7:0>)을 구성하여 서로 상이한 데이터가 입출력 되도록 한다.
예를 들어, 제1 칩인에이블 신호에 의하여 구동되는 칩이 8개라면, 상기 제1 칩 선택 신호 및 제2 칩 선택 신호로 구별할 수 있는 칩의 개수는 총 4개가 된다. 즉, 제1 칩 선택 신호와 제2 칩 선택 신호가 동일하게 인가되는 칩이 두 개씩 있다는 뜻이다. 이 두 개의 칩이 구동됨에서 있어서 서로 다른 데이터가 입출력되도록 입출력 채널을 상이하게 접속 시키는 것이다.
도 4의 예를 들어 설명하기로 한다.
1번 칩의 경우 제1 칩인에이블 신호에 의하여 구동되며, 제1 칩 선택신호로서 로우 레벨 신호가 전달되고, 제2 칩 선택신호로서 로우 레벨 신호가 전달되는 경우에 선택된다. 그러나, 6번 칩의 경우에도 제1 칩 선택신호로서 로우 레벨 신호가 전달되고, 제2 칩 선택신호로서 로우 레벨 신호가 전달되면 동일하게 선택된다. 즉, 1번 칩과 6번 칩이 동일하게 선택되나, 1번 칩의 경우 제1 입출력 채널에 접속되어 있고, 6번 칩의 경우 제2 입출력 채널에 접속되어 있어, 입출력되는 데이터는 상이하게 인가된다. 상기 입출력 채널에는 불휘발성 메모리 장치를 구동시키기 위한 각종 명령어, 어드레스, 외부 데이터등이 인가되는바, 각 칩을 구별하는 기능을 수행할 수 있다.
이제 도 2를 다시 참조하여 1번 칩과 6번 칩이 선택되는 구성을 살펴보기로 한다.
1번 칩과 6번 칩의 경우 제1 칩 인에이블 신호에 의하여 구동되는 칩들이다. 따라서, 상기 칩들은 제2 칩 인에이블 제어 패드(227)만이 접지전압(VSSq) 패드(226)와 접속되고, 제1 칩 인에이블 제어 패드는 플로팅 상태에 있는 것들이다.
상기 제2 칩 인에이블 제어 패드(227)가 접지전압(VSSq) 패드(226)와 접속되므로, 이 신호는 제어신호 전달부(250), 제어신호 변환부(270)를 거쳐 제1 칩 인에이블 신호 전달부(230)를 활성화시킨다. 이로 인해, 제1 칩 인에이블 신호가 상기 칩인에이블 신호 전달패드(221)와 제1 칩인에이블 신호 전달부(230)를 거쳐 출력된다.
한편, 상기 제1 및 제 6 칩은 제1 칩선택 패드(225)가 접지전압(VSSq) 패드(226)와 접속되고, 제3 칩선택 패드(228)가 접지전압(VSSq) 패드(226)와 접속된 것들이다.
따라서, 상기 칩 선택부(280)에 로우 레벨의 제1 칩 선택신호(CS1_INT)가 인가되고, 로우레벨의 제2 칩 선택신호(CS2_INT)가 인가된다.
그리고, 상기 칩 선택부(280)는 상기 제1 및 제2 칩 선택신호를 입력받아 해당 칩을 구동시킨다. 이로 인해, 제1 및 제6 칩이 동시에 구동된다.
즉, 상기 칩 선택부(280)는 도 4에 도시된 제1 및 제2 칩 선택신호의 레벨에 따라 특정 칩을 구동시키게 된다.
도 1은 양면 패드 구조(2-sided pad scheme)와 단면 패드 구조(1-sided pad scheme)를 비교하여 도시한 도면이다.
도 2는 본원 발명의 일 실시예에 따른 칩 선택 제어 장치를 도시한 도면이다.
도 3 본원 발명의 일 실시예에 따라 적층된 불휘발성 메모리 장치의 칩들을 도시한 도면이다.
도 4는 본원 발명의 일 실시예에 따라 적층된 불휘발성 메모리 장치의 칩들을 선택할 때 인가되는 각 신호를 도시한 표이다.
<도면의 주요 부분에 대한 설명>
200: 칩 선택 제어 장치 210: 패키지 핀 블록
220: 패드 블록 221: 제1 칩인에이블 신호 전달 패드
222: 제2 칩 선택 패드 223: 제1 칩인에이블 제어 패드
224: VCCq 패드 225: 제1 칩 선택 패드
226: VSSq 패드 227: 제2 칩인에이블 제어 패드
228: 제3 칩 선택 패드 229: 제2 칩 인에이블 신호 전달 패드
230: 제1 칩인에이블 신호 전달부
240: 제2 칩인에이블 신호 전달부
250: 제어신호 전달부 260: 칩선택신호 전달부
270: 제어신호 변환부 280: 칩선택부

Claims (13)

  1. 제어신호의 레벨에 따라 제1 및 제2 칩 인에이블 신호들을 버퍼링하는 제1 칩 인에이블 신호 전달부와,
    상기 제어신호의 레벨에 따라 제3 및 제4 칩 인에이블 신호들을 버퍼링하는 제2 칩 인에이블 신호 전달부와,
    접지전압 패드 또는 전원전압 패드와 접속되어 제1 칩 선택신호를 전달하는 제1 칩 선택 패드와,
    전원전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제2 칩 선택 패드와,
    접지전압 패드와 선택적으로 접속되어 제2 칩 선택신호를 전달하는 제3 칩 선택 패드와,
    상기 제1 칩 선택 신호와 제2 칩 선택 신호에 따라 특정 칩을 어드레싱 하는 칩 선택부를 포함하는 것을 특징으로 하는 칩 선택 제어장치.
  2. 제1항에 있어서, 상기 제2 칩인에이블 신호 전달부는 상기 제1 칩 인에이블 신호 전달부가 활성화되는 제어신호의 인가시에 비활성화되는 것을 특징으로 하는 칩 선택 제어 장치.
  3. 제1항에 있어서, 접지전압을 상기 제어신호로서 전달하는 제1 칩인에이블 제 어 패드와,
    전원 전압을 상기 제어신호로서 전달하는 제2 칩인에이블 제어 패드와,
    상기 제어신호를 버퍼링하는 제어신호 전달부와,
    상기 제어신호 전달부의 출력신호를 상기 제1 칩 인에이블 신호 전달부에 전달하고, 상기 제어신호 전달부의 출력신호를 반전시켜 제2 칩 인에이블 신호 전달부에 전달하는 제어신호 변환부를 더 포함하는 것을 특징으로 하는 칩 선택 제어 장치.
  4. 제3항에 있어서, 상기 제어신호 변환부는 상기 제어신호 전달부와 상기 제2 칩 인에이블 신호 전달부 사이에 접속된 인버터를 포함하는 것을 특징으로 하는 칩 선택 제어 장치.
  5. 제1항에 있어서, 접지전압을 상기 제어신호로서 전달하는 제1 칩인에이블 제어 패드와,
    전원 전압을 상기 제어신호로서 전달하는 제2 칩인에이블 제어 패드와,
    상기 제어신호를 버퍼링하는 제어신호 전달부와,
    상기 제어신호 전달부의 출력신호를 반전시켜 상기 제1 칩 인에이블 신호 전달부에 전달하고 상기 제어신호 전달부의 출력신호를 상기 제2 칩 인에이블 신호 전달부에 전달하는 제어신호 변환부를 더 포함하는 것을 특징으로 하는 칩 선택 제어 장치.
  6. 제5항에 있어서, 상기 제어신호 변환부는 상기 제어신호 전달부와 상기 제1 칩 인에이블 신호 전달부 사이에 접속된 인버터를 포함하는 것을 특징으로 하는 칩 선택 제어 장치.
  7. 제1항에 있어서, 상기 제2 칩 선택 패드가 전원전압 패드에 접속되는 경우 상기 제3 칩 선택 패드는 플로팅 상태가 되고,
    상기 제3 칩 선택 패드가 접지전압 패드에 접속되는 경우 상기 제2 칩 선택 패드는 플로팅 상태가 되는 것을 특징으로 하는 칩 선택 제어 장치.
  8. 제1항에 있어서, 상기 제2 칩 선택 신호를 버퍼링하여 상기 칩 선택부로 전달하는 칩 선택신호 전달부를 더 포함하는 것을 특징으로 하는 칩 선택 제어 장치.
  9. 제1항의 칩 선택 제어 장치를 각각 포함하며 제1 입출력 패드와 접속되도록 적층된 제1 그룹의 칩들과,
    제1항의 칩 선택 제어 장치를 각각 포함하며 제2 입출력 패드와 접속되도록 적층된 제2 그룹의 칩들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제1 그룹의 칩들은 제1 칩 인에이블 신호에 의하여 구동되는 칩들과, 제2 칩 인에이블 신호에 의하여 구동되는 칩들과, 제3 칩 인에이블 신호에 의하여 구동되는 칩들과, 제4 칩 인에이블 신호에 의하여 구동되는 칩들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 제2 그룹의 칩들은 제1 칩 인에이블 신호에 의하여 구동되는 칩들과, 제2 칩 인에이블 신호에 의하여 구동되는 칩들과, 제3 칩 인에이블 신호에 의하여 구동되는 칩들과, 제4 칩 인에이블 신호에 의하여 구동되는 칩들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제9항에 있어서, 상기 제1 칩 선택 신호와 제2 칩 선택신호에 의하여 칩 선택부가 선택하는 칩은 상기 제1 그룹에 속한 하나의 칩과 상기 제2 그룹에 속한 하나의 칩인 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제9항에 있어서, 상기 제1 그룹의 칩과 제2 그룹의 칩은 각각 16개인 것을 특징으로 하는 불휘발성 메모리 장치.
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