KR20010063182A

KR20010063182A - 멀티칩 패키지 구성을 위한 반도체 장치의 칩 선택회로

Info

Publication number: KR20010063182A
Application number: KR1019990060158A
Authority: KR
Inventors: 남효윤; 곽충근
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-09

Abstract

멀티칩 패키지 구성을 용이하게 하기 위한 반도체 장치의 칩 선택회로가 개시된다. 그러한 회로는, 칩 선택신호를 각기 수신하기 위한 제1,2칩 선택패드; 제어신호를 수신하기 위한 제어패드; 상기 제2칩 선택패드를 통해 수신되는 신호레벨을 각기 반전 및 그대로 통과시키기 위한 제1,2패스게이트; 상기 제어패드를 통하여 수신되는 제어신호의 논리상태에 응답하여 상기 제1,2패스게이트중의 하나를 동작시키는 구동제어신호를 생성하여 상기 제1,2패스게이트에 인가하는 제어부; 및 상기 제1,2패스게이트중 선택된 패스게이트를 통해 제공되는 패싱 선택신호와 상기 제1칩 선택패드를 통해 수신되는 신호를 논리게이팅하여 제1칩 또는 제2칩을 선택하는 선택출력신호를 생성하는 논리 게이팅부를 포함한다.

Description

멀티칩 패키지 구성을 위한 반도체 장치의 칩 선택회로 {chip selector in semiconductor memory device for multi-chip package}

본 발명은 반도체 장치에 관한 것으로, 특히 동일한 구성으로 된 복수의 칩(chip)을 하나의 패키지(package)에 실장하여 고밀도(High density)특성을 갖게 하는 멀티칩 패키지 구성을 위한 반도체 장치의 칩 선택회로에 관한 것이다.

최근의 반도체 메모리 제품은 처리 정보의 대용량화로 인해 고밀도가 요구되고 있으며, 이와 같은 요구에 의해 고밀도 메모리를 시스템에 적용하기 위한 여태까지 알려진 방법으로서는 다음의 두 가지 방법이 있다. 그 첫 번째 방법은 고밀도 단일(single) 칩이 내장된 패키지를 사용하는 방법이고, 두 번째 방법은 저밀도(low density) 패키지를 여러 개 사용하는 방법이다. 그러나, 상기 첫 번째 방법인 상기 고밀도 단일 칩 패키지를 사용하는 경우 고밀도 제품이 일반적으로 고부가 제품으로 인해 공급문제와 더불어 가격 경쟁력 저하의 문제가 초래되고, 상기 두 번째 방법인 상기 여러 개의 저밀도 패키지를 사용하는 경우 시스템의 실장면적이 증가하여 제품경쟁력 저하의 문제가 있다.

이러한 종래 메모리 제품의 문제를 해결하기 위해, 최근에는 여러 개의 저밀도 칩을 하나의 패키지에 실장하는 멀티칩 패키지(multi-chip package) 제조방법이 도 1에서 보여지는 바와 같이 개발되어, 가격 상승 없이 고밀도 메모리로서의 사용을 가능케 하고, 시스템내에서의 면적증가를 억제함으로써 종래 메모리 제품의 문제를 해소하고 있다.

도 1은 현재 사용될 수 있는 멀티-칩 패키지 제작방법중의 하나로서, 하나의 패키지에 2배밀도를 실장하기 위해 동일한 다이(die)를 PCB 기판상부에 크로스로 적층한 것을 보여준다. 제1칩(2)과 제2칩(4)은 기판위의 볼(ball:10)상부에 적층되되 서로 크로스로 배치되고, 본딩와이어(20)들의 본딩이 끝나면 몰딩층(30)이 덮여패키지된다.

도 2는 도 1의 멀티칩 패키지의 평면도로서, 와이어 본딩구조를 보다 상세히 설명하기 위해 도시되었다. 멀티칩 패키지의 기능을 구현하기 위해, 상부에 있는 제2칩(4)의 패드 1-N 과 하부에 있는 제1칩(2)의 패드 1-N, 그리고 상기 제2칩(4)의 패드 A-Z와 상기 제1칩(2)의 패드 A-Z는 PCB 상에서 서로 각기 연결된다. 이와 같이 하부와 상부에 있는 칩의 서로 대응되는 패드를 연결할 경우, 어드레스 및 데이터 핀, 그리고 리드/라이트 관련 신호들은 서로 접속되게 하여야 하나, 칩 선택신호 만큼은 하부 칩과 상부칩의 분리가 필요하게 됨을 알 수 있다. 따라서, 이를 위하여 상부와 하부의 칩을 선택하기 위한 선택신호를 제공하는 칩선택 회로가 요구된다.

도 3 및 도 4는 종래의 칩 선택회로도이다. 도 3을 참조하면, 두 개의 칩 선택신호(/XCS1,XCS2)를 수신하여 인버터(I1,I2) 및 노아 게이트(NOR1,NOR2)로써 각기 게이팅을 행한 후, 상부 및 하부 칩선택신호들(TSE,BSE)을 생성하는 통상적인 회로가 보여진다. 도 3에서, /XCS1 패드는 하부와 상부 칩이 서로 연결되어 멀티칩 패키지의 선택여부를 결정하고 XCS2 패드는 서로 분리되어 하부와 상부 칩중 한 칩을 선택하는데 사용된다. 이 경우에 하부와 상부 칩 모두 XCS2 패드의 신호레벨이 하이("1")일 때 선택되므로 콘트롤러에서 멀티칩 패키지의 XCS2로 인가되는 신호를 별도로 분리하여 제공하여야 하는 부담이 있다. 이러한 것을 개선하여, 도 4에서는 인버터(I10)을 도 3의 회로구성에 더 추가하여 상부와 하부 칩의 XCS2 패드를 서로 연결하여, XCS2로 인가되는 신호가 하이인 경우에 하부 칩이 선택되게 하고, 로우인 경우에 상부 칩이 선택되게 한다. 그러나 이 경우에는 상부와 하부의 칩이 서로 상이한 선택회로를 가진 칩이 되므로 와이어 본딩의 작업이 번거롭고 복잡하여 패키지 조립 생산성이 저하되는 문제가 있다.

따라서, 멀티칩 패키지 구성시 패키지 조립 생산성 저하를 해결 할 수 있는반도체 장치의 칩 선택회로가 요망된다.

따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 멀티칩 패키지 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 멀티칩 패키지 제조시 생산성의 저하없이 칩 선택을 할 수 있는 칩 선택회로를 제공함에 있다.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명은, 멀티칩 패키지 반도체 장치의 칩 선택회로에 있어서,

칩 선택신호를 각기 수신하기 위한 제1,2칩 선택패드;

제어신호를 수신하기 위한 제어패드;

상기 제2칩 선택패드를 통해 수신되는 신호레벨을 각기 반전 및 그대로 통과시키기 위한 제1,2패스게이트;

상기 제어패드를 통하여 수신되는 제어신호의 논리상태에 응답하여 상기 제1,2패스게이트중의 하나를 동작시키는 구동제어신호를 생성하여 상기 제1,2패스게이트에 인가하는 제어부; 및

상기 제1,2패스게이트중 선택된 패스게이트를 통해 제공되는 패싱 선택신호와 상기 제1칩 선택패드를 통해 수신되는 신호를 논리게이팅하여 제1칩 또는 제2칩을 선택하는 선택출력신호를 생성하는 논리 게이팅부를 포함한다.

바람직하기로는, 상기 제1,2패스 게이트는 씨모오스 전송게이트가 좋으며,상기 논리 게이팅부는 노아응답을 생성하는 게이트를 사용하는 것이 좋다. 또한, 상기 제어부는 상기 제어신호의 논리를 반전하는 인버터와, 상기 인버터의 출력을 게이트로 수신하고 상기 제어신호를 드레인으로 수신하며 소오스가 접지된 엔형 모오스 트랜지스터를 포합할 수 있다.

도 1은 통상적(컨벤셔널)으로 구현가능한 반도체 장치의 멀티칩 패키지에 대한 단면구조도

도 2는 도 1의 와이어 본딩구조를 설명하기 위해 제시된 평면도

도 3 및 도 4는 종래의 칩 선택회로도

도 5는 본 발명의 일 실시예에 따른 칩 선택회로도

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.

도 5는 본 발명의 일 실시예에 따른 칩 선택회로도로서, 제1,2칩 선택패드는 제1,2칩 선택신호(/XCS1,XCS2)를 각기 수신하고, 제어패드(CONPAD)는 시스템내의 메모리 콘트롤러 또는 중앙처리장치에서 제공되는 제어신호를 수신한다. 제1,2패스게이트(PG1,PG2)는 상기 제2칩 선택패드를 통해 수신되는 신호(XCS2)의 레벨을 각기 반전 및 그대로 통과시키기 위해 인버터들(IN1,IN2)에 연결되고, 서로의 출력단이 노드(N1)에 공통연결되어 있다. 상기 제1,2패스게이트(PG1,PG2)의 구동제어는 제어부에 의해 수행된다. 상기 제어부는, 상기 제어신호의 논리를 반전하는 인버터(IN3)와, 상기 인버터(IN3)의 출력을 게이트로 수신하고 상기 제어신호를 드레인으로 수신하며 소오스가 접지된 엔형 모오스 트랜지스터(NM1)로 구성되어, 상기 제어패드(CONPAD)를 통하여 수신되는 제어신호의 논리상태에 응답하여 상기제1,2패스게이트중의 하나를 동작시키는 구동제어신호를 생성한다. 상기 구동제어신호는 씨모오스 전송게이트로 각기 구성된 상기 제1,2패스게이트(PG1,PG2)의 게이트단자에 인가된다. 예컨대, 상기 제어신호가 하이인 경우라면 상기 제2패스게이트(PG2)가 동작되어 상기 제2칩 선택신호(XCS2)의 논리레벨이 그대로 통과되어 노드(N1)에 나타난다. 논리 게이팅부로서 노아 게이트(NOR10)는 상기 제1,2패스게이트중 선택된 패스게이트를 통해 제공되는 패싱 선택신호와 상기 제1칩 선택패드를 통해 수신되는 신호(/XCS1)를 노아 게이팅하여 제1칩 또는 제2칩을 선택하는 선택출력신호(SE)를 생성한다. 이 경우에 상기 노드(N1)에 나타나는 논리레벨이 로우이고, 상기 신호(/XCS1)의 레벨이 로우인 경우라면 상기 선택출력신호(SE)는 하이가 된다. 결국, 제어 패드로 인가되는 제어신호의 논리에 따라 제2칩 선택신호의 논리를 반전 또는 비반전하여 노드(N1)상에 전달을 시켜두고, 노드(N1)의 출력과 제1칩 선택신호(/XCS1)의 논리 레벨을 게이팅하는 것에 의해 두 칩중의 하나을 선택적으로 인에이블 시키는 선택출력신호(SE)를 생성하게 된다.

실제의 응용시 멀티칩 패키지상에서 하부에 위치되는 칩은 제어패드(CONPAD)에 로우를 인가하거나 플로팅시킴으로써, 제1패스게이트(PG1)를 턴온 시켜 XCS2가 하이레벨일 경우에 선택되게 한다. 그리고 상부 칩은 제어패드(CONPAD)에 하이를 인가함으로써 제2패스게이트(PG2)를 턴온시켜 상기 XCS2가 로우레벨일 경우에 선택되게 한다.

이와 같은 칩 선택회로를 사용하면 각기 상하부의 칩내에 상기 회로를 구현하여 두 개의 동일한 칩을 사용할 수 있게 되어, 두 칩의 대응되는 패드를 서로 연결하는 작업이 간편하여 조립 생산성이 향상된다.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 회로의 소자나 연결구조를 사안에 따라 변경시킬 수 있음은 물론이다.

상술한 바와 같이, 본 발명의 칩 선택회로에 의하면, 동일한 두칩을 사용하여 패드들 끼리 서로 연결할 수 있으므로 조립생산성이 향상되고 사용의 편의성이 제공하는 효과가 있다.

Claims

멀티칩 패키지 구성을 위한 반도체 장치의 칩 선택회로에 있어서:

칩 선택신호를 각기 수신하기 위한 제1,2칩 선택패드;

제어신호를 수신하기 위한 제어패드;

상기 제2칩 선택패드를 통해 수신되는 신호레벨을 각기 반전 및 그대로 통과시키기 위한 제1,2패스게이트;

상기 제어패드를 통하여 수신되는 제어신호의 논리상태에 응답하여 상기 제1,2패스게이트중의 하나를 동작시키는 구동제어신호를 생성하여 상기 제1,2패스게이트에 인가하는 제어부; 및

상기 제1,2패스게이트중 선택된 패스게이트를 통해 제공되는 패싱 선택신호와 상기 제1칩 선택패드를 통해 수신되는 신호를 논리게이팅하여 제1칩 또는 제2칩을 선택하는 선택출력신호를 생성하는 논리 게이팅부를 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 제1,2패스 게이트는 씨모오스 전송게이트이며, 상기 논리 게이팅부는 노아응답을 생성하는 게이트임을 특징으로 하는 장치.
제1항에 있어서, 상기 제어부는 상기 제어신호의 논리를 반전하는 인버터와, 상기 인버터의 출력을 게이트로 수신하고 상기 제어신호를 드레인으로 수신하며 소오스가 접지된 엔형 모오스 트랜지스터를 포함하는 것을 특징으로 하는 장치.