KR101977145B1 - 멀티 칩 패키지 - Google Patents

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Abstract

본 발명은 리드와의 연결 상태에 따라 일정한 논리 상태를 가지는 전압 신호를 제공하는 패드 회로를 구비하는 멀티 칩 패키지를 제공한다. 본 발명에 따른 멀티 칩 패키지는 리드와 선택적으로 연결되며, 리드와의 연결 상태에 기초한 논리 상태에 따라 칩 어드레스 신호를 제공하는 적어도 하나의 패드 회로, 및 칩 어드레스 신호를 수신하는 내부 회로를 포함하는 내부 패키지 칩을 구비한다.

Description

멀티 칩 패키지 {Multi chip package}
본 발명은 멀티 칩 패키지에 관한 것으로, 더욱 상세하게는 외부 리드로부터 제공되는 전압을 안정적으로 제공하는 패드 회로를 포함하는 내부 패키지 칩들을 복수 개 포함할 수 있는 멀티 칩 패키지에 관한 것이다.
전자 기기의 소형화에 따라, 하나의 패키지 내에 다수의 칩들을 실장하는 멀티 칩 패키징(Multi Chip Packaging)이 제안되었다. 멀티 칩 패키징을 통하여 제조된 멀티 칩 패키지는 단일 칩 패키징과 비교하였을 때 무게나 크기 측면에서 우수하다.
복수의 칩이 실장된 패키지 내에서는 서로 다른 칩들을 구동하기 위하여 칩 어드레스를 부여하여 칩을 선택적으로 동작시킨다. 예를 들어, 4 개의 칩이 포함된 멀티 칩 패키지에서는, 첫 번째 칩을 ＇00＇, 두 번째 칩을 ＇01＇, 세 번째 칩을 ＇10＇ 그리고 네 번째 칩을 ＇11＇로 설정하여 칩을 선택할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 멀티 칩 패키지 내의 복수의 칩들을 선택하기 위하여 사용되는 패드의 개수를 줄여 멀티 칩 패키지의 크기를 줄이는 것이다.
또한, 본 발명이 이루고자 하는 기술적 과제는 멀티 칩 패키지를 식별하는 칩 어드레스 신호를 하나의 리드로 제어하여 패키지 기판에 설치된 리드에 대하여 내부 패키지 칩들의 위치가 제한되지 않도록 한다.
본 발명이 이루고자 하는 기술적 과제는 멀티 칩 패키지 내부에 패키징 칩들을 와이어링하는 과정에서 내부 칩들에 대한 동작 설정을 변경할 수 있기 때문에 칩의 동작을 물리적(Physical)인 방법으로 선택할 수 있어 안정적인 동작을 가능하게 한다.
본 발명의 일부 실시예들에 따른 멀티 칩 패키지는 리드와 선택적으로 연결되며, 상기 리드와의 연결 상태에 기초한 논리 상태에 따라 칩 어드레스 신호를 제공하는 적어도 하나의 패드 회로, 및 상기 칩 어드레스 신호를 수신하는 내부 회로를 포함하는 내부 패키지 칩을 구비한다.
본 발명의 일부 실시예들에 따른 멀티 칩 패키지는 리드와 선택적으로 연결되며, 상기 리드와의 연결 상태에 기초한 논리 상태에 따라 칩 옵션(Option) 신호를 제공하는 적어도 하나의 패드 회로, 및 상기 칩 옵션 신호에 기초하여 동작 모드를 결정하는 내부 회로를 포함하는 내부 패키지 칩을 구비한다.
본 발명의 실시예들에 따른 멀티 칩 패키지는 칩 어드레싱을 위하여 전원 전압과 접지 전압을 제공하는 리드들을 사용하지 않고, 전원 전압을 제공하는 단일 리드만을 사용하기 때문에 외부 리드와의 관계에 있어서 리드 배치에 따른 제약을 받지 않으며, 패키지 내부에서 보다 자유롭게 칩 배치를 할 수 있다.
본 발명의 실시예들에 따른 멀티 칩 패키지는 접지 전압을 패드에 연결하지 않아서 발생할 수 있는 플로팅(floating) 상태를 방지하여 칩 어드레스 신호를 일정한 전압 레벨로 유지시켜 주어 전력 소모를 줄일 수 있고, 칩 선택의 정확성을 향상시킨다.
본 발명의 실시예들에 따른 멀티 칩 패키지는 패키징 과정에서 와이어링을 통하여 칩들에 대하여 일정한 값을 안정적으로 유지하는 선택 신호를 제공할 수 있기 때문에, 동작에 대한 선택 조건을 가지고 있는 칩에 대하여 안정적으로 선택 조건을 설정할 수 있고 일반 사용자에 대하여 보안을 확보할 수 있다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 멀티 칩 패키지의 패키지 기판에 형성된 외부 리드와, 패키지 기판에 실장되는 내부 패키지 칩에 포함된 내부 회로를 도시하는 블록도들이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 멀티 칩 패키지들을 나타내는 블록도들이다.
도 3은 본 발명의 일 실시예에 따른 제어 회로를 나타내는 회로도이다.
도 4a 및 도 4b는 도 3의 제어 회로의 동작을 설명하기 위한 파형도들이다.
도 5는 본 발명의 일 실시예에 따른 멀티 칩 패키지들에 대하여 4개의 내부 패키지 칩들을 식별하기 위한 구성을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 멀티 칩 패키지의 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 및 도 1b는 멀티 칩 패키지의 패키지 기판에 형성된 외부 리드와, 패키지 기판에 실장되는 내부 패키지 칩에 포함된 내부 회로를 도시하는 블록도들이다. 도 1a와 도 1b에서는 멀티 칩 패키지(10a, 10b)의 각 구성요소들은 동일하나, 와이어(50a, 50b)에 의한 외부 리드와 선택 패드의 연결 관계가 상이하다. 외부 리드와 선택 패드의 연결 관계가 상이한 경우, 내부 회로에 제공되는 칩 어드레스 신호가 달라질 수 있다.
도 1a를 참조하면, 멀티 칩 패키지(10a)는 외부 전원 전압(Vdd)을 제공받는 제1 리드(11a)와 외부 접지 전압(Vss)을 제공받는 제2 리드(13a), 이들 리드들(11a, 13a)과 연결되는 패드 회로(30a)를 구비하는 내부 패키지 칩(20a)을 포함할 수 있다.
내부 패키지 칩(20a)은 다양한 구조를 가지는 칩들을 포함할 수 있으며, 본 명세서에서는 내부 패키지 칩(20a)에 대하여 외부 전압 또는 신호를 수신하는 패드 회로들을 중점적으로 도시하여 설명하도록 한다.
내부 패키지 칩(20a)은 패드 회로(30a) 및 내부 회로(40a)를 포함할 수 있다. 패드 회로(30a)는 제1 리드(11a) 및 제2 리드(13a) 중 적어도 하나와 와이어(50a)를 통하여 전기적으로 연결되어 전원 전압(Vdd) 또는 접지 전압(Vss)을 수신하고, 수신된 전압을 내부 회로(40a)에 제공한다. 패드 회로(30a)가 내부 회로(40a)에 제공하는 전압은 칩 어드레스 신호에 상응할 수 있다.
실시예에 따라 패드 회로(30a)는 전원 전압(Vdd)과 연결될 수 있는 제1 선택 패드(31a), 접지 전압(Vss)과 연결될 수 있는 제2 선택 패드(33a) 및 제1 선택 패드(31a)와 제2 선택 패드(33a)로부터 제공된 전압을 내부 회로(40a)에 제공하는 버퍼(35a)를 포함할 수 있다. 도 1a에서는 전원 전압(Vdd)이 와이어(50a)를 통하여 제1 선택 패드(31a)로 제공되고, 제1 선택 패드(31a)는 전원 전압(Vdd)을 버퍼(35a)를 통하여 내부 회로(40a)에 제공한다.
내부 회로(40a)는 내부 패키지 칩(20a)의 동작을 위한 다양한 기능을 수행할 수 있는 회로일 수 있다. 내부 회로(40a)는 패드 회로(30a)로부터 제공된 칩 어드레스 신호에 기초하여 식별될 수 있다. 즉, 도 1a에서 리드들(11a, 13a)과 연결된 내부 패키지 칩(20a)은 전원 전압(Vdd)에 상응하는 칩 어드레스 신호로 식별될 수 있다.
도 1b를 참조하면, 접지 전압(Vss)을 제공하는 제2 리드(13b)와 제2 선택 패드(33b)가 와이어(50b)를 통하여 전기적으로 연결된다. 접지 전압(Vss)은 제2 리드(13b), 제2 선택 패드(33b) 및 버퍼(35b)를 통하여 내부 회로(40b)에 제공된다. 즉, 도 1b에서 리드들(11b, 13b)과 연결된 내부 패키지 칩(20b)은 외부 접지 전압(Vss)에 상응하는 칩 어드레스 신호로 식별될 수 있다.
다만, 도 1a 및 도 1b에서는 내부 패키지 칩(20a, 20b)은 각각 두 개의 선택 패드들(31a, 33a, 31b, 33b)을 포함하여야 하고 각 선택 패드들(31a, 33a, 31b, 33b)의 위치는 제1 리드(11a, 11b)와 제2 리드(13a, 13b)의 위치에 따라서 일정한 범위 내로 제한될 수 있다. 따라서 내부 패키지 칩들(20a, 20b)이 패키징되는 패키지 기판 상에 제1 리드(11a, 11b)와 제2 리드(13a, 13b)는 기 설정된 위치에 고정되어 있기 때문에 내부 패키지 칩들(20a, 20b)는 리드들(11a, 11b, 13a, 13b)로부터 일정 간격 이상 떨어질 수 없으며, 이들 사이의 간격이 멀어지게 되는 경우에는 와이어링이 어려워질 수도 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 멀티 칩 패키지들을 나타내는 블록도들이다.
도 2a 및 도 2b에에 도시된 멀티 칩 패키지들(100a, 100b)은 리드(110a, 110b)와 패드(131a, 131b)를 연결하는 와이어(150)의 여부만이 차이가 있을 뿐, 다른 구성요소들 배치들은 동일하다.
멀티 칩 패키지(100a, 100b)는 내부 패키지 칩(120a, 120b)과 이들이 연결되는 리드(110a, 110b)를 포함할 수 있다. 본 발명의 일 실시예에 따른 멀티 칩 패키지(100a, 100b)는 하나의 외부 리드(110a, 110b)와 이들에 대하여 연결될 수 있는 하나의 패드(131a, 131b)를 포함한다. 동일하게 두 개의 내부 패키지 칩을 식별할 수 있는 도 1a 및 도 1b의 멀티 칩 패키지(10a, 10b)보다 리드 및 패드의 수가 줄어들어 면적을 감소시킬 수 있다. 또한 전압 또는 신호를 수신하는 리드의 위치가 고정되어 있다고 할 때, 내부 패키지 칩이 리드의 고정된 위치에 종속되는 경우에도 도 1a 및 도 1b의 경우에는 전원 전압(Vdd)과 접지 전압(Vss)을 제공하는 두 개의 리드에 인접하여야 하지만, 도 2a 및 도 2b의 경우에는 하나의 리드(110a, 110b)에만 인접하기 때문에 설계의 확장성을 도모할 수 있다.
패드 회로(130a, 130b)는 제어 회로(133a, 133b), 패드(131a, 131b) 및 버퍼(135a, 135b)를 포함하며, 버퍼(135a, 135b)는 내부 회로(140a, 140b)에 칩 어드레스 신호를 제공할 수 있다.
제어 회로(133a, 133b)는 패드(131a, 131b)와 버퍼(135a, 135b) 사이의 어드레스 노드(A)의 전압을 안정적으로 유지하는 동작을 수행한다. 예를 들어, 제어 회로(133a, 133b)는 어드레스 노드(A)의 전압을 전원 전압(Vdd) 레벨 또는 접지 전압(Vss) 레벨로 안정적으로 유지시킬 수 있다. 예를 들어, 제어 회로(133a, 133b)는 패드(131a, 131b)가 전원 전압(Vdd)과 연결된 경우에는 어드레스 노드(A)의 전압을 전원 전압(Vdd) 레벨로 유지하고, 패드(131a, 131b)가 전원 전압(Vdd)과 연결되지 않은 경우에는 어드레스 노드(A)의 전압을 접지 전압(Vss) 레벨로 유지한다. 제어 회로(133a, 133b)의 동작에 대해서는 도 3a 및 도 3b를 참조하여 후술하도록 한다.
도 2a의 경우, 외부 리드(110a)는 패드(131a)와 연결되지 않기 때문에 버퍼(135a)로 제공되는 어드레스 노드(A)의 전압은 플로팅(floating) 상태가 될 위험이 있다. 본 발명의 일 실시예에 따른 제어 회로(133a)는 패드(131a)에 외부로부터 전압이 인가되지 않는 경우에 어드레스 노드(A)의 전압을 접지 전압(Vss) 레벨로 유지시켜 주어 내부 회로(140a)에 접지 전압(Vss) 레벨에 상응하는 칩 어드레스 신호가 제공될 수 있다. 따라서 도 1a 및 도 1b와 같이 별도로 리드에서 제공되는 접지 전압(Vss)을 필요로 하지 않는다.
도 2b의 멀티 칩 패키지(100b)에 있어서, 외부 리드(110b)와 패드(131b)는 와이어(150)를 통하여 전기적으로 연결된다. 따라서, 외부 전원 전압(Vdd)이 와이어(150)를 통하여 패드(131b)를 거쳐 어드레스 노드(A)에 도달하고, 제어 회로(133b)는 어드레스 노드(A)의 전압을 전원 전압(Vdd)에 상응하는 레벨로 안정적으로 유지한다. 따라서 버퍼(135b)를 통하여 전원 전압(Vdd) 레벨에 상응하는 칩 어드레스 신호가 내부 회로(140b)에 제공된다.
따라서 도 2a의 내부 패키지 칩(120a)은 접지 전압(Vss) 레벨에 상응하는 칩 어드레스 신호, 도 2b의 내부 패키지 칩(120b)은 전원 전압(Vdd) 레벨에 상응하는 칩 어드레스 신호를 통하여 식별된다. 예를 들어, 도 2a의 내부 패키지 칩(120a)은 논리 상태 ＇로우＇에 해당하고, 도 2b의 내부 패키지 칩(120b)은 논리 상태 ＇하이＇에 해당하는 칩 어드레스 신호에 상응할 수 있다.
결국 도 1a 및 도 1b에서도 동일한 칩 어드레스 신호를 가지지만, 도 2a 및 도 2b에서는 어드레스 노드(A)의 전압을 일정하게 유지시키는 제어 회로(133a, 133b)를 포함하여, 전원 전압(Vdd)을 제공하는 단일 리드(110a, 110b)를 통하여 두 개의 내부 패키지 칩(120a, 120b)을 식별할 수 있다.
도 3은 본 발명의 일 실시예에 따른 제어 회로를 나타내는 회로도이다. 도 3에서 전원 전압(Vdd)과 어드레스 노드(A) 사이의 점선은 와이어링을 통하여 전원 전압(Vdd)을 제공하는 리드와 패드 회로(130a, 130b)가 연결되는 경우와 연결되지 않은 경우를 포괄하여 설명하기 위한 표시이다.
도 3을 참조하면, 제어 회로(133)는 PMOS 트랜지스터(MP1), 제1 내지 제3 NMOS 트랜지스터들(MN1, MN2, MN3), 제1 및 제2 저항들(R1, R2), 제1 및 제2 논리 소자들(1331, 1333) 및 정전기 방전(ESD, Electrostatic discharge) 회로(1335)를 포함할 수 있다.
제1 논리 소자(1331)는 POR(Power on Reset) 신호 및 어드레스 노드(A)의 반전된 전압에 상응하는 어드레스 노드 신호에 대하여 논리 연산을 수행하여 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)의 게이트에 제공한다. 제1 논리 소자(1331)는 exclusive-OR 논리 연산을 수행하는 논리곱 연산자를 포함할 수 있다.
PMOS 트랜지스터(MP1)는 외부 전압(Vdd)을 수신하는 제1 단자, 제1 저항(R1)과 연결된 제2 단자 및 제1 논리 소자(1331)의 출력 단자와 연결된 게이트를 포함할 수 있다. 제1 저항(R1)은 PMOS 트랜지스터(MP1)의 제2 단자와 제3 NMOS 트랜지스터(MN3)의 제2 단자 사이에 연결될 수 있다. 제3 NMOS 트랜지스터(MN3)는 제2 단자와 게이트가 서로 연결된 일종의 다이오드 연결 트랜지스터(diode-connected transistor)로서, 제3 NMOS 트랜지스터(MN3)는 제2 단자에서 제1 단자 방향으로 소정의 저항 값을 가지고 전류를 통과시키는 다이오드에 상응할 수 있다.
제3 NMOS 트랜지스터(MN3)의 제1 단자는 제1 NMOS 트랜지스터(MN1)의 제2 단자와 연결된다. 제1 NMOS 트랜지스터(MN1)는 제3 NMOS 트랜지스터(MN3)의 제1 단자와 연결된 제2 단자, 제1 논리 소자(1331)의 출력 단자와 연결된 게이트 및 접지 전압(Vss)과 연결된 제1 단자를 포함할 수 있다.
제2 NMOS 트랜지스터(MN2)는 제2 저항(R2)의 일 단(One terminal)과 연결된 제2 단자, 제3 NMOS 트랜지스터(MN3)의 제1 단자와 연결된 게이트 및 접지 전압(Vss)과 연결된 제1 단자를 포함할 수 있다. 제2 저항의 타 단(The other terminal)은 어드레스 노드(A)와 연결된다.
도 2a에서 도시된 바와 같이, 패드 회로(130a)는 외부 리드(110a)와 연결되지 않기 때문에 어드레스 노드(A)는 전원 전압(Vdd)을 제공받지 않는다. 이러한 경우에 어드레스 노드(A)의 전압이 플로팅되어 누설 전류가 발생할 수 있다.
그러나 본 발명에서는 어드레스 노드(A)와 연결된 정전기 방지 회로(1335) 및 제2 논리 소자(1333)를 포함하여 어드레스 노드(A)의 반전된 전압 값을 제1 논리 소자(1331)에 제공하는 피드백(Feedback) 구조를 가진다.
정전기 방지 회로(1335)는 어드레스 노드(A)의 전압이 갑작스럽게 높아지는 경우에 내부 패키지 칩(120a)의 내부 회로(140)가 손상되는 것을 방지할 수 있다. 제2 논리 소자(1333)는 어드레스 노드(A)의 전압을 반전시키는 인버터(Inverter)를 포함할 수 있다.
도 4a는 도 3의 제어 회로의 동작을 설명하기 위한 파형도이다. 도 3 및 도 4a를 참조하여 본 발명의 일 실시예에 따른 멀티 칩 패키지(100a)의 동작을 설명하도록 한다.
POR 신호(POR)는 t1 시점에서 초기화를 위하여 기 설정된 전압 레벨까지 증가하고, 외부 전압(Vcce) 또한 기 설정된 전압 레벨로 증가한다. 실시예에 따라, 외부 전압(Vcce)의 기 설정된 전압 레벨이 POR 신호(POR)의 기 설정된 전압 레벨보다 클 수 있다.
t1 시점에서 POR 신호(POR)가 논리 상태 ＇하이＇에 상응하게 되면, 제1 논리 소자(1331)는 어드레스 노드(A)의 전압에 관계없이 논리 상태 ＇로우＇에 상응하는 전압을 PMOS 트랜지스터(MP1) 및 제1 NMOS 트랜지스터(MN1)의 게이트에 제공한다. 따라서 PMOS 트랜지스터(MP1)는 턴-온(turn on) 되고 제1 NMOS 트랜지스터(MN1)는 턴-오프(turn off) 된다. PMOS 트랜지스터(MP1)는 외부 전압(Vcce)을 제1 저항(R1) 및 제3 NMOS 트랜지스터(MN3)를 거쳐 제2 NMOS 트랜지스터(MN2)의 게이트에 제공한다.
제3 NMOS 트랜지스터(MN3)는 상술한 바와 같이 다이오드의 역할을 하는 동시에 제1 NMOS 트랜지스터(MN1)와 PMOS 트랜지스터(MP1)의 구동 능력(driving ability)의 차이를 보상하기 위하여 사용될 수도 있다.
외부 전압(Vcce)이 제공됨에 따라 제2 NMOS 트랜지스터(MN2)가 턴-온되고, 접지 전압(Vss)이 어드레스 노드(A)에 제공된다. 따라서, 어드레스 노드(A)는 접지 전압(Vss) 레벨을 유지할 수 있으며, 어드레스 노드(A)가 제2 논리 소자(1333)를 통하여 반전되면 논리 상태 ＇하이＇에 상응하므로 제1 논리 소자(1331)의 출력 단자에서는 논리 상태 ＇로우＇에 상응하는 전압이 유지된다.
따라서 본 발명의 일 실시예에 따른 멀티 칩 패키지(100a)는 외부 리드(110a)와 패드 회로(130a)가 전기적으로 연결되지 않더라도 t2 시점 이전에 어드레스 노드(A)의 전압이 접지 전압(Vss)레벨로 유지되며, 버퍼(135a)를 통하여 내부 회로(140a)에는 논리 상태 ＇로우＇에 상응하는 칩 어드레스 신호가 제공될 수 있다.
도 4b는 도 2b와 같이 외부 리드와 패드 회로가 전기적으로 연결된 멀티 칩 패키지(100b)의 제어 회로의 동작을 설명하기 위한 파형도이다.
POR 신호(POR)가 기 설정된 전압 레벨로 증가하기 이전, 즉 t1 시점 이전의 초기 상태에서부터, 외부 전원 전압(Vdd)이 외부 리드(110b)와 와이어(150)를 통하여 어드레스 노드(A)에 제공되기 때문에 제1 논리 소자(1331)에는 모두 논리 상태 ＇로우＇에 상응하는 신호들만이 제공된다. 따라서, 제1 논리 소자(1331)는 논리 상태 ＇하이＇에 상응하는 전압을 출력하고, 이에 응답하여 PMOS 트랜지스터(MP1)는 턴-오프되고, 제1 NMOS 트랜지스터(MN1)는 턴-온된다. 제1 NMOS 트랜지스터(MN1)가 턴-온되는 경우, 제2 NMOS 트랜지스터(MN2)에는 접지 전압(Vss) 레벨의 전압이 게이트로 제공되므로, 제2 NMOS 트랜지스터(MN2)도 턴-오프되어 제어 회로(133)는 없는 것과 마찬가지의 상태가 되어 노드 A의 전압은 외부 전원 전압(Vdd)의 레벨을 유지한다.
POR 신호(POR)가 증가하더라도 외부 전압(Vcce)과 비교하였을 경우에는 작은 크기까지 증가하였다가 t2 시점에서 접지 전압 레벨로 감소하기 때문에 노드 A의 전압에 영향을 주지는 못한다.
버퍼(135b)를 통하여 내부 회로(140b)에 제공된 칩 어드레스 신호는 논리 상태 ＇하이＇에 상응하는 신호일 수 있다.
따라서 도 2a의 내부 패키지 칩(120a)은 ＇0＇, 도 2b의 내부 패키지 칩(120b)는 ＇1＇에 상응하는 칩 어드레스 신호에 의하여 식별될 수 있다.
도 5는 본 발명의 일 실시예에 따른 멀티 칩 패키지들에 대하여 4개의 내부 패키지 칩들을 식별하기 위한 구성을 도시한 것이다.
도 5에서는 복수의 내부 패키지 칩들이 동일 평면 상에 위치한 것으로 도시되었으나, 멀티 칩 패키지(500)는 단일의 외부 리드(510)에 대하여 복수의 내부 패키지 칩들(521, 522, 523, 524)이 적층된(stacked) 형태일 수도 있다.
도 5에서, 제1 내부 패키지 칩(521)은 ＇00＇, 제2 내부 패키지 칩(522)은 ＇01＇, 제3 내부 패키지 칩(523)은 ＇10＇ 및 제4 내부 패키지 칩(524)은 ＇11＇의 칩 어드레스 신호에 의하여 식별될 수 있다.
도 2a 및 도 2b와 비교하였을 때, 도 5의 멀티 칩 패키지(500)는 패드, 제어 회로 및 버퍼를 두 개씩 포함할 수 있다. 이러한 구성을 통하여 각 패드들과 외부 전원 전압(Vdd)과의 연결 상태를 와이어링(wiring)으로 조절하여 2비트의 칩 어드레스 신호를 생성할 수 있다. 실시예에 따라 특정한 전압을 제공하는 리드에 대하여 연결되는 패드 회로의 개수에 따라서 식별할 수 있는 내부 패키지 칩들의 수는 2의 멱수에 해당하는 수만큼 증가될 수 있다. 또한, 실시예들에 따라서 본 발명의 일 실시예에 따른 패드 회로는 특정한 전압이 제공되거나 제공되지 않는 경우에 일정한 전압 레벨에 상응하는 신호를 출력할 수 있기 때문에 칩 인에이블 신호(Chip enable signal)나 입출력 채널 신호(IO)와 같은 신호들에 의해서도 칩들을 식별할 수 있도록 한다.
각각의 내부 패키지 칩들(521, 522, 523, 524)은 패드 회로(531, 532, 533, 534)와 내부 회로(541, 542, 543, 544)를 포함할 수 있으며, 패드 회로(531, 532, 533, 534)는 제1 패드(5311, 5321, 5331, 5341), 제2 패드(5312, 5322, 5332, 5342), 제1 제어 회로(5313, 5323, 5333, 5343), 제2 제어 회로(5314, 5324, 5334, 5344), 제1 버퍼(5315, 5325,5335, 5345) 및 제2 버퍼(5316, 5326, 5336, 5346)를 포함할 수 있다.
도 5의 제어 회로들(5313, 5323, 5333, 5343, 5314, 5324, 5334, 5344)의 구성은 도 3에서 도시한 바와 실질적으로 동일하며, 리드와의 연결 상태에 따라서 각 어드레스 노드들의 전압을 일정한 값으로 유지한다.
제1 내부 패키지 칩(521)에 포함된 제1 패드(5311) 및 제2 패드(5312)는 모두 외부 리드(510)와 연결되지 않았기 때문에 노드 A와 노드 A´는 동일하게 접지 전압(Vss) 레벨을 가지며, 내부 회로에는 논리 상태 ＇로우＇에 상응하는 전압이 제1 버퍼(5315) 및 제2 버퍼(5316)를 통하여 제공된다. 도 5에서 노드 A, A´, B, B´, C, C´, D 및 D´는 모두 어드레스 노드에 상응한다.
제2 내부 패키지 칩(522)에서는 제1 패드(5321)는 외부 리드(510)와 연결되지 않지만, 제2 패드(5322)는 와이어(551)를 통하여 외부 리드(510)와 전기적으로 연결됩니다.
따라서 노드 B는 접지 전압(Vss) 레벨에 상응하고, 노드 B´는 전원 전압(Vdd) 레벨에 상응하여 제1 버퍼(5325)로부터 논리 상태 ＇로우＇, 제2 버퍼(5326)부터 논리 상태 ＇하이＇에 상응하는 칩 어드레스 신호가 제공되어 제2 내부 패키지 칩(522)은 ＇01＇에 상응하는 칩 어드레스 신호에 의하여 식별된다.
제3 내부 패키지 칩(523)은 제1 패드(5331)가 외부 리드(510)와 전기적으로 연결되어 노드 C의 전압 레벨이 전원 전압(Vdd) 레벨에 상응하고, 제2 패드(5332)는 외부 리드(510)와 연결되지 않아, 노드 C´는 접지 전압(Vss) 레벨에 상응한다.
따라서 제1 버퍼(5335)를 통하여 논리 상태 ＇하이＇, 제2 버퍼(5336)를 통하여 논리 상태 ＇로우＇에 상응하는 칩 어드레스 신호를 내부 회로(543)에 제공하여 제3 내부 패키지 칩(523)은 ＇10＇에 상응하는 칩 어드레스 신호에 의하여 식별된다.
제4 내부 패키지 칩(524)의 제1 및 제2 패드(5341, 5342)은 모두 외부 리드(510)와 와이어들(553, 554)을 통하여 전기적으로 연결되어 노드 D 및 노드 D´의 전압 레벨이 전원 전압(Vdd) 레벨에 상응한다. 따라서 제4 내부 패키지 칩(524)은 ＇11＇에 상응하는 칩 어드레스 신호에 의하여 식별된다.
따라서 본 발명의 일 실시예에 따른 멀티 칩 패키지(500)는 복수의 내부 패키지 칩들(521, 522, 523, 524)을 단일의 리드(510)와의 와이어 연결 관계를 통하여 식별하도록 할 수 있어, 내부 패키지 칩들의 배치를 보다 자유롭게 할 수 있으며, 와이어링을 위한 재료 및 공정이 간소화될 수 있다.
이상에서는 외부 리드와 패드 회로와의 전기적 연결 관계에 따른 칩의 어드레싱에 대하여 설명하였으나, 칩의 어드레싱은 이외에도 칩 인에이블 신호(CE, Chip Enable signal)에 의하여 수행될 수 있으며, 입출력 신호(IO)에 의해서도 수행될 수 있다.
칩 어드레스 신호와 칩 인에이블 신호에 기초하여 다양한 방법으로 복수 개의 내부 패키지 칩들을 식별할 수 있다. 표 1에서 CS는 리드와 패드 회로와의 연결 관계를 나타내는 것으로, CS_1은 리드와 제1 패드 회로, CS_2는 리드와 제2 패드 회로, CS_3는 리드와 제3 패드 회로의 관계를 나타낸다. NC(Not connect)는 리드와 패드 회로가 연결되지 않는 것을 의미하고, Vdd는 리드와 패드 회로가 연결된 경우를 의미한다. CS_int_1 및 CS_int_2는 리드로부터 패드 회로를 통하여 내부 회로에 제공되는 칩 어드레스 신호를 나타낸다. CS_int_1은 제1 패드 회로에서 제공되는 제1 칩 어드레스 신호, CS_int_2는 제2 패드 회로에서 제공되는 제2 칩 어드레스 신호를 나타낸다. CS_int_3은 제1 칩 인에이블 신호를 수신하는 제1 칩 인에이블 신호 리드로부터 패드 회로를 거쳐 내부 회로에 제공되는 제3 어드레스 신호에 상응한다.
칩 외부 내부
CS_1 CS_2 CS_3 CS_int_1 CS_int_2 CS_int_3
칩 1 NC NC CE #1 Vss Vss CE #1
칩 2 Vdd NC CE #1 Vdd Vss CE #1
칩 3 NC Vdd CE #1 Vss Vdd CE #1
칩 4 Vdd Vdd CE #1 Vdd Vdd CE #1
표 1을 참조하여서 알 수 있듯이, 외부 리드와 연결된 패드 회로는 전원 전압에 상응하는 논리 상태 ＇하이＇의 칩 어드레스 신호를, 외부 리드와 연결되지 않은 패드 회로는 접지 전압에 상응하는 논리 상태 ＇로우＇의 칩 어드레스 신호를 제공한다. 표 1에서는 제1 내지 제4 내부 패키지 칩들이 동일한 칩 인에이블 신호(CE #1)를 수신하기 때문에 전원 전압 리드와 패드 회로 사이의 연결 관계에 의해서만 내부 패키지 칩들이 어드레싱 된다. 다만, 본 발명의 일 실시예에 있어서, 패드 회로들이 단일의 전원 전압 리드를 통하여 전원 전압과의 연결 관계를 통하여 칩 어드레싱을 하는 경우에는 어드레싱 가능한 칩들의 개수에 한계가 있어, 칩 인에이블 신호(CE)를 별도의 패드 회로를 통하여 수신하여 칩들을 식별하기 위한 신호로서 사용할 수 있다.
표 1과 비교하였을 경우, 표 2는 칩 인에이블 신호를 수신하는 제3 패드 회로에 제1 내지 제4 칩 인에이블 신호들(CE #1, CE #2, CE #3, CE #4)이 제공되어 각 칩 인에이블 신호들에 의하여 칩 어드레싱이 가능하다. 즉, 제1 내부 패키지 칩은 접지 전압, 접지 전압, 그리고 제1 칩 인에이블 신호(CE #1)의 논리 상태에 상응하는 세 개의 비트에 해당하는 칩 어드레스 신호에 의하여 식별되고, 제 11 내부 패키지 칩은 접지 전압, 전원 전압, 제3 칩 인에이블 신호(CE #3)의 논리 상태에 상응하는 세 개의 비트에 해당하는 칩 어드레스 신호에 의하여 식별될 수 있다.
칩 외부 내부
CS_1 CS_2 CS_3 CS_int_1 CS_int_2 CS_int_3
칩 1 NC NC CE #1 Vss Vss CE #1
칩 2 Vdd NC CE #1 Vdd Vss CE #1
칩 3 NC Vdd CE #1 Vss Vdd CE #1
칩 4 Vdd Vdd CE #1 Vdd Vdd CE #1
칩 5 NC NC CE #2 Vss Vss CE #2
칩 6 Vdd NC CE #2 Vdd Vss CE #2
칩 7 NC Vdd CE #2 Vss Vdd CE #2
칩 8 Vdd Vdd CE #2 Vdd Vdd CE #2
칩 9 NC NC CE #3 Vss Vss CE #3
칩 10 Vdd NC CE #3 Vdd Vss CE #3
칩 11 NC Vdd CE #3 Vss Vdd CE #3
칩 12 Vdd Vdd CE #3 Vdd Vdd CE #3
칩 13 NC NC CE #4 Vss Vss CE #4
칩 14 Vdd NC CE #4 Vdd Vss CE #4
칩 15 NC Vdd CE #4 Vss Vdd CE #4
칩 16 Vdd Vdd CE #4 Vdd Vdd CE #4
따라서, 본 발명의 일부 실시예들에 따른 멀티 칩 패키지는 외부의 전원 전압에 의하여 칩 어드레스 신호가 제공되는 것과 더불어, 기존에 존재하는 칩 인에이블 신호를 내부 패키지 칩들을 식별할 수 있는 신호로 사용할 수 있다.
또한, 일부 실시예들에 있어서, 칩 인에이블 신호와 마찬가지로 입출력 채널(IO) 신호도 칩 어드레스 신호로 사용될 수 있다. 이러한 신호들이 제공되는 패드 회로만 구비되면 전압 레벨을 일정한 논리 상태로 안정시켜 유지시키는 제어 회로에 따라, Vcc, Vccq, Vssq와 같은 일정한 전압들을 제공하는 패키지 기판의 리드들의 위치에 구애 받지 않으면서 패키징을 수행할 수 있다.
본 발명의 실시예에 따른 멀티 패키징 회로에 포함되는 패드 회로는 칩 어드레스 신호를 제공하는 것 이외에 패키징되는 내부 패키지 칩의 특정한 선택 사항을 입력하는 기능을 수행할 수도 있다. 예를 들어, 내부 패키지 칩에 대하여 데이터 입출력 시에 특정한 모드(mode)를 선택하기 위하여 별도로 활성화 또는 비활성화 신호를 제공하여 구동시키는 경우가 있다. 본 발명의 일 실시예에 따른 멀티 칩 패키지는 내부 패키지 칩을 패키지 기판에 실장시키고 와이어링하면서 특정한 리드를 통하여 활성화 또는 비활성화 신호를 계속적으로 제공하도록 할 수 있다. 즉, 본 발명의 일 실시예에 따른 패드 회로에 있어서 연결 또는 연결되지 않은 리드에 대하여 논리 상태를 지속적으로 유지할 수 있기 때문에 칩 어드레스 신호를 제공하는 것이 아니라 필요에 따라 다른 용도로 사용될 수 있는 옵션(Option) 신호 예컨대 칩 옵션 신호로서 사용될 수 있는 활성화(제 1 논리 상태) 또는 비활성화(제 2 논리 상태) 신호를 제공하는 것으로 물리적으로 설정할 수 있다. 이러한 경우, 별도로 신호를 생성하여 제공하는 것보다 동작 안정성이 확보될 수 있고, 패키지 사용에 대한 선택을 제조 공정 동안에 설정할 수 있다.
실시예에 따라, 내부 패키지 칩은 하나의 메모리 셀에 복수의 비트를 저장할 수 있는 메모리 셀들을 포함할 수 있다. 메모리 셀들은 MLC(Multi level cell) 또는 SLC(Single level cell)로 동작할 수 있는데, 본 발명에서는 이러한 메모리 셀들의 동작을 패키징 과정에서 선택하여 고정시킬 수 있다. 즉, 동작 과정에서 메모리 셀들에 대하여 MLC 또는 SLC 로 동작하도록 별도의 신호를 제공하는 것이 아니라, 메모리 셀들을 포함하는 내부 패키지 칩을 패키징하는 단계에서 이들의 특성을 와이어링을 통하여 결정할 수 있다.
도 6은 본 발명의 일 실시예에 따른 멀티 칩 패키지의 평면도이다.
도 6을 참조하면, 멀티 칩 패키지(600)는 패키지 기판 상에 다수의 리드들을 포함할 수 있다. 종래의 멀티 칩 패키지에 있어서, 전원 전압(VCC)과 접지 전압(VSS)을 제공하는 리드들에 대하여 내부 패키지 칩들의 위치가 한정될 수 있었다. 또한, 내부 패키지 칩들이 이들 리드들과 멀리 떨어진 경우에는 와이어링에 필요한 재료가 증가할 수 밖에 없었다. 또한, 내부 패키지 칩들이 전원 전압(VCC) 또는 접지 전압(VSS)과 다른 전압 레벨을 가지는 경우에는 레벨 쉬프터와 같은 별도의 구성요소를 더 포함하여 칩 어드레싱을 수행하여야만 했다.
본 발명의 일 실시예에 따른 멀티 칩 패키지는 단일 리드로부터 제공되는 전압에 기초하여 복수의 내부 패키지 칩들에 대한 어드레싱이 가능하기 때문에 패키지 기판 상에서 내부 패키지 칩들이 실장되는 위치의 제한이 적고, 리드와 연결되지 않더라도 내부 패키지 칩들의 선택 패드들로 제공되는 전압 레벨을 일정하게 유지시켜 플로팅 상태를 방지할 수 있다.
설명한 바와 같이 본 발명의 실시예들에 따른 멀티 칩 패키지는 리드와의 연결 상태에 따라 칩 어드레스 신호를 제공하여 복수의 내부 패키지 칩들을 식별할 수 있을 뿐만 아니라, 리드와의 연결을 통하여 내부 패키지 칩의 동작 선택 사항들을 결정할 수 있는 칩 옵션(Option) 신호를 생성할 수 있어, 패키징 동안에 내부 패키지 칩들의 동작 설정을 수행할 수 있다. 패키징 과정에서 내부 패키지 칩들의 동작 특성을 한정한 경우에는 패키지 판매자는 판매 시 의도된 동작만을 수행할 수 있도록 하며, 패키지 제조사는 내부 패키지 칩의 제조의 마지막 단계인 패키징 단계에서 동작 특성을 물리적으로 결정함에 따라서 다양한 종류의 멀티 칩 패키지를 안정적이고 손쉽게 제조할 수 있다는 장점이 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100a, 100b, 500, 600 : 멀티 칩 패키지
120a, 120b : 내부 패키지 칩
130a, 130b : 패드 회로
140a, 140b : 내부 회로

Claims (18)

  1. 리드와 선택적으로 연결되며, 상기 리드와의 연결 상태에 기초한 논리 상태에 따라 칩 어드레스 신호를 제공하는 적어도 하나의 패드 회로; 및
    상기 칩 어드레스 신호를 수신하는 내부 회로를 포함하는 내부 패키지 칩을 구비하는 것을 특징으로 하는 멀티 칩 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 패드 회로는,
    상기 리드와 선택적으로 연결되어 외부 전원 전압을 수신하는 적어도 하나의 패드; 및
    상기 패드와 전기적으로 연결되어 상기 패드의 전압을 어드레싱 전압으로 안정화하여 상기 칩 어드레스 신호를 제공하는 제어 회로를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 제어 회로는,
    상기 리드와 연결된 경우, 상기 어드레싱 전압은 제1 논리 상태에 상응하고, 상기 리드와 연결되지 않은 경우, 상기 어드레싱 전압을 제2 논리 상태에 상응하도록 유지시키는 것을 특징으로 하는 멀티 칩 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제1 논리 상태는 논리 상태 ＇하이＇에 상응하고, 상기 제2 논리 상태는 논리 상태 ＇로우＇에 상응하는 것을 특징으로 하는 멀티 칩 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제어 회로는,
    POR(Power on Reset) 신호 및 상기 리드와 연결될 수 있는 어드레스 노드의 전압에 대하여 논리 연산을 수행하는 논리 소자;
    제1 게이트 단자 및 상기 제1 게이트 단자에 인가되는 전압에 따라 선택적으로 연결되는 제1 단자와 제2 단자를 포함하되, 상기 제1 게이트 단자는 상기 논리 소자의 출력단에 연결되고, 제1 단자는 전원 전압과 연결되는 PMOS 트랜지스터;
    제2 게이트 단자 및 상기 제2 게이트 단자에 인가되는 전압에 따라 선택적으로 연결되는 제1 단자와 제2 단자를 포함하되, 상기 제2 게이트 단자는 상기 논리 소자의 출력단에 연결되고, 제1 단자는 접지 전압과 연결되는 제1 NMOS 트랜지스터; 및
    제3 게이트 단자 및 상기 제3 게이트 단자에 인가되는 전압에 따라 선택적으로 연결되는 제1 단자와 제2 단자를 포함하되, 상기 제3 게이트 단자는 상기 PMOS 트랜지스터의 제2 단자 및 상기 제1 NMOS 트랜지스터의 제2 단자와 연결되고, 제1 단자는 접지 전압과 연결되며, 제2 단자는 상기 어드레스 노드와 연결되는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 제어 회로는,
    상기 어드레스 노드와 상기 논리 소자 사이에 연결되며 상기 어드레스 노드의 전압이 갑작스럽게 높아지는 것을 방지하는 정전기 방지(ESD, Electrostatic discharge) 회로를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  7. 삭제
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 제어 회로는,
    상기 PMOS 트랜지스터의 제2 단자와 상기 제1 NMOS 트랜지스터의 제2 단자 사이에 연결되어 상기 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 구동 능력의 차이를 보상하는 제3 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 2에 있어서,
    상기 어드레싱 전압을 수신하여 칩 어드레스 신호를 제공하는 버퍼를 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 패드 회로는 복수 개이며,
    상기 칩 어드레스 신호는 상기 패드 회로의 수에 상응하는 비트 수를 가질 수 있는 것을 특징으로 하는 멀티 칩 패키지.
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 리드는 패키지 기판의 기 설정된 위치에 형성된 것을 특징으로 하는 멀티 칩 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 12에 있어서,
    상기 패키지 기판은 BGA(Ball Grid Array) 기판, SOP(Small Outline Package) 기판, LGA(Land Grid Array) 기판을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 리드와 상기 패드 회로는 와이어링(wiring)에 의하여 전기적으로 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  15. 리드와 선택적으로 연결되며, 상기 리드와의 연결 상태에 기초한 논리 상태에 따라 칩 옵션(Option) 신호를 제공하는 적어도 하나의 패드 회로; 및
    상기 칩 옵션 신호에 기초하여 동작 모드를 결정하는 내부 회로를 포함하는 내부 패키지 칩을 구비하는 멀티 칩 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 칩 옵션 신호는 상기 리드와의 연결 상태에 따라 논리 상태 ＇하이＇ 또는 ＇로우＇ 상태를 유지하는 것을 특징으로 하는 멀티 칩 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 패드 회로와 상기 리드는 와이어(wire)를 통하여 연결되는 것을 특징으로 하는 멀티 칩 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 패드 회로는,
    상기 리드와 선택적으로 연결되어 상기 칩 옵션 신호를 수신하는 적어도 하나의 패드; 및
    상기 패드와 전기적으로 연결되어 상기 패드의 전압을 안정화하여 제공하는 제어 회로를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
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