JPH02185796A - 半導体記憶装置の入出力ビット長変更方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置の入出力ビット長変更方法に関
する。

［従来の技術］ 近年、半導体記憶装置が種々の用途に広汎に用いられる
ようになってきた。半導体記憶装置は、その用途に応じ
て記憶するデータのビット（ｂｉｔ）長が異なるため、
入出力ビット長が夫々異なる複数種類の半導体記憶装置
が必要である。一方、ビット数が変わっても半導体記憶
装置の基本的な構造は変わらないので、従来、入出力ビ
ット長が異なる何種類かの半導体記憶装置を作成する場
合、配線を行う工程までは全く同様の工程とし、配線を
行う際に夫々違った配線のマスクパターン（ｍａｓｋ　
ｐａｔｔｅｒｎ　）を使用して回路接続を変更すること
により半導体記憶装置の入出力ビット長を変更するよう
にしていた。

第２図及び第３図は従来の入出力ビット長変更方法を説
明するための半導体記憶装置の構成を示す図で、第２図
は入出力ビット長が１、第３図は入出力ビット長が４の
場合の配線例を示したものである。

第２図において、入力端子１は、トランスファゲート２
ａ〜２ｄを夫々介して記憶回路３ａ〜３ｄの一方の入力
に接続されると共に、インバータ４ａ〜４ｄ及びトラン
スファゲート５ａ〜５ｄを夫々介して記憶回路３ａ〜３
ｄの他方の入力に接続されている。また、記憶回路３ａ
〜３ｄの前記各一方の入力は、トランスファゲート６ａ
〜６ｄを夫々前して出力端子７に接続されている。トラ
ンスファゲート２　ａ　〜２　ｄ　、　５　ａ〜５　ｄ
及び６ａ〜６ｄは、ビット変更回路８から出力される選
択信号によってその導通を制御される。このビット変更
回路８は、インバータ９ａ、９ｂ及びＮＡＮＤゲート１
０ａ〜１０ｄからなるデコード回路とインバータｌｌａ
〜ｌｉｄとから構成され、ビット選択情報となるバイナ
リ・データα、βにて指定された１組のトランスファゲ
ート２ｉ、５ｉ及び６ｉ（但し、ｉはａ、ｂ、ｃ又はｄ
）を導通状態にさせる。従って、４つの記憶回路３ａ〜
３ｄへの書込み及び読出しは、２ビツトのバイナリ・デ
ータα、βによって択一的に行われる。

次に、この半導体記憶装置の入出力ビット長が１ビツト
ではなく４ビツトである場合を第３図に基づき説明する
。この場合には、第３図に示すように、配線工程の直前
の工程までは第２図の半導体記憶装置と全く同じ工程で
製造を行い、配線工程で上記１ビツトの半導体記憶装置
とは異なるマスクパターンを使用して、４つの記憶回路
３ａ〜３ｄに夫々対応した４つの入力端子１ａ〜１ｄ及
び出力端子７ａ〜７ｄとこれに接続されるパターンとを
形成するようにしている。また、このときには、ビット
変更回路８のＮＡＮＤゲート１０ａ〜１０ｄとインバー
タｌｌａ〜ｌｉｄとの間の接続を行わず、インバータｌ
ｌａ〜ｌｉｄの入力を接地レベルに固定することにより
、全ての記憶回路３ａ〜３ｄに対するデータの書込み及
び読出しをα、βとは無関係に同時に行えるようにして
いる。

［発明が解決しようとする課題］ 上述した従来の半導体記憶装置の入出力ビット長変更方
法では、最終配線工程を異ならせることにより、何種類
かの異なった入出力ビット長の半導体記憶装置を作成す
るようにしているので、入出力ビット長の種類に応じた
数のマスクパターンが必要となる。このため、１つ当り
のコストが上昇するという問題点があった。また、この
ような入出力ビット長変更方法では、配線工程後にビッ
ト長の変更をすることが不可能であり、半導体記憶装置
の使用者の設計自由度も制限されるという問題点があっ
た。

本発明はかかる問題点に鑑みてなされたものであって、
半導体記憶装置の製造に際し、配線工程についても共通
のマスクパターンによる共通の工程を使用することがで
き、入出力ビット長の変更も配線工程後に行うことがで
きる半導体記憶装置の入出力ビット長変更方法を提供す
ることを目的とする。

［課題を解決するための手段］ 本発明に係る半導体記憶装置の入出力ビット長変更方法
は、複数の入出力端子と配線パターンとが形成された半
導体記憶装置に対し、外部からエネルギーを印加して、
前記配線パターンの少なくとも一部を短絡又は切断する
ことにより、前記複数の入出力端子のうち使用可能な入
出力端子の数を変更することを特徴とする。

［作用コ 本発明によれば、半導体記憶装置の配線工程を終了した
後に、配線パターンの少なくとも一部を外部エネルギー
の印加によって短絡又は切断することにより入出力ビッ
ト長が変更される。このため、半導体記憶装置の配線工
程終了までを共通のマスクパターンを使用した共通の工
程とすることができるので、半導体記憶装置の１つ当り
のコストを低減できる。

また、本発明によれば、配線工程終了後に外部からの操
作で入出力ビット長を変更できるので、使用者の設計自
由度も向上させることができる。

［実施例］ 以下、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る半導体記憶装置の構成を
示す図である。なお、第１図において第２図及び第３図
と同一部分には同一符号を付し、重複する部分の詳しい
説明は省略するものとする。

第１図に示した本実施例の装置では、入力端子１及び１
ａ〜１ｄ並びに出力端子７及び７ａ〜７ｄが全て設けら
れている。また、入力端子１とトランスファゲート２ａ
の入力との間、トランスファゲート２ａ及び２ｂの入力
間、トランスファゲート２ｂ及び２Ｃの入力間並びにト
ランスファゲート２ｃ及び２ｄの入力間には、′夫々配
線変更回路２１，２２．２３及び２４が接続され、入力
端子１ａ〜１ｄと、トランスファゲート２ａ〜２ｄの入
力との間には、夫々配線変更回路２５．２６゜２７及び
２８が接続されている。また、トランスファゲート６ａ
及び６ｂの出力間、トランスフアゲ−）６ｂ及び６ｃの
出力間、トランスファゲート６ｃ及び６ｄの出力間並び
にトランスファゲート６ｄの出力と出力端子７との間に
は、配線変更回路２９，３０．３１及び３２が接続され
、出力端子７ａ〜７ｄとトランスファゲート６ａ〜６ｄ
の出力との間には、夫々配線変更回路３３．３４゜３５
及び３６が接続されている。更に、ビット変更回路８の
ＮＡＮＤゲート１０ａ〜１０ｄの出力とインバータｌｌ
ａ〜ｌｉｄの入力との間には夫々配線変更回路３７，３
８．３９及び４０が接続され、インバータｌｌａ及びｌ
ｌｂの入力間、インバータｌｌｂ及びｌｌｃの入力間、
インバータ１１ｃ及びｌｉｄの入力間並びにインバータ
１１ｄの入力と接地との間には、夫々配線変更回路４１
．４２．４３及び４４が接続されている。

これらの配線変更回路２１〜４４は、外部からのエネル
ギーの印加によって切断又は短絡されるものであり、具
体的にはダイオードとＮ　ｉ　−Ｃｒヒユーズとの直列
回路及びダイオードの逆方向接続回路等が好適である。

前者は大電流を流すことによりヒユーズを溶断し配線を
変更するもので、後者はダイオードに高い逆方向電圧を
印加してｐｎ接合を破壊し短絡するものである。

以上の構成の半導体記憶装置を製造するには、先ず、半
導体基板の各層の形成及び配線工程は共通の工程とし、
配線工程終了後、例えば、パッケージングが行われた後
に、外部から配線変更回路２１〜４４に大電流又は大電
圧を供給して配線を変更する。これにより、使用者の要
求に応じた任意のビット長の半導体記憶装置を得ること
ができる。

以上の構成によれば、配線パターン（即ち、マスクパタ
ーン）を全く共通にすることができ、しかも配線工程後
の入出力ビット長の変更を行うことができる。

［発明の効果］ 以上説明したように本発明は、半導体記憶装置の製造工
程において、最終の配線工程終了後、外部からエネルギ
ーを加えることにより、配線を変更し、入出力ビット長
を変更するので、一種類の配線用マスクパターンで何種
類かの異なった人出カビット長の半導体記憶装置を作成
でき、また入出力ビット長の変更を製造工程終了後に行
えるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係る半導体記憶装置の構成を
示す回路図、第２図及び第３図は従来の半導体記憶装置
の構成を夫々示す回路図である。 １、ｌａ　〜ｌｄ；入力端子、２ａ〜２ｄ、５ａ〜５ｄ
、６ａ〜６ｄ；トランスファゲート、３ａ〜３ｄ；記憶
回路、４ａ〜４ｄ、９ａ、９ｂ、１１ａ〜１１ｄ；イン
バータ、７．７ａ　〜７ｄ、出力端子、８；ビット変更
回路、１０ａ〜１０ｄ。 ＮＡＮＤゲート、２１〜４４；配線変更回路出願人　日
本電気アイジ−マイコンシステム株式会社

Claims (1)

【特許請求の範囲】
1. （１）複数の入出力端子と配線パターンとが形成された
   半導体記憶装置に対し、外部からエネルギーを印加して
   、前記配線パターンの少なくとも一部を短絡又は切断す
   ることにより、前記複数の入出力端子のうち使用可能な
   入出力端子の数を変更することを特徴とする半導体記憶
   装置の入出力ビット長変更方法。