TWI582445B - 加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置 - Google Patents
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Description
本發明係有關於半導體裝置之測試技術，特別係有關於一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置。
記憶體晶片等半導體元件在封裝階段需要電性測試，以確定是否為良品以及運算速率等級。對於記憶體晶片與邏輯晶片的下一代堆疊標準來說，矽穿孔(Through Silicon Via,TSV)技術是關鍵科技，以聯接多個記憶體晶片，具體可為各式包含矽穿孔結構的已知半導體封裝構造以及晶片立體堆疊體(die cube)，並應經過電性測試以確保微電子產品品質。就加寬輸入輸出(WIDE I/O)之規格而論，待測矽穿孔裝置係包含四通道，每一通道的輸入輸出(I/O)資料是128位元(bit)，故全部通道的資料輸入輸出總共為512位元。以第二代加寬輸入輸出(WIDE I/O 2)之規格來說，其係包含四通道或八通道，每一通道的資料輸入輸出是64位元，所以全部通道的資料輸入輸出總共為256位元或512位元。
根據聯合電子裝置工程委員會(JEDEC)在2011年12月所制訂的聯合電子裝置工程委員會標準229(JEDEC標準229，JESD229)規格書，目前加寬輸入輸出(WIDE I/O)規格為四通道，
其單通道傳輸率(single data rate,SDR)高達128位元，且每一通道包含複數個輸入輸出(I/O)腳位與複數個驅動腳位。當動態隨機存取記憶體(dynamic random access memory,DRAM)在200兆赫(mega hertz,MHz)的輸入輸出匯流排時脈(I/O Bus Clock)下，搭配512位元數據介面，傳輸速率可達100Gbit/s，記憶體頻寬則達到12.8GB/s。第二代加寬輸入輸出(Wide I/O 2)規格有四通道和八通道，其單通道傳輸率為64位元，記憶體頻寬則為25.6GB/s和51.2GB/s。
半導體測試機台的能力與轉換介面的驅動接點(driver pin,DR)與輸入輸出腳位(I/O pin)數量是固定與受限的。當每個待測裝置(Device Under Test,DUT)所需要的驅動接點與輸入輸出腳位愈多的話，每次可以測試的待測裝置的上板數量就愈少，即產出量(throughput)就會變得愈少，導致測試成本愈高。特別是，在基於加寬輸入輸出規格的龐大資料輸入輸出之情況下，這將會嚴重減少待測矽穿孔裝置的一次上板測試數量。
請參閱第1圖，一種適用於加寬輸入輸出(WIDE I/O)規格的習知記憶體測試裝置500係包含一測試頭510以及一轉換介面520，用以測試至少一待測矽穿孔裝置550。該測試頭510係具有複數個輸入輸出接腳IO與複數個驅動接腳DR並構成於一測試機台。該轉換介面520係包含一訊號傳輸板530與一插座板540。該待測矽穿孔裝置550係具有四個通道，分別標示為Channel-A、Channel-B、Channel-C、Channel-D，每一通道皆具有相同之驅動
腳位A[0：n]與資料腳位DQ[0：127]。利用該訊號傳輸板530之複數個輸入輸出線路531，連接每一資料腳位至對應之輸入輸出接腳IO；利用該訊號傳輸板530之複數個驅動線路532，連接每一驅動腳位至對應之驅動接腳DR。加寬輸入輸出(WIDE I/O)規格的單通道傳輸率(SDR)為128位元並具有四個通道。當每一通道具有128個輸入輸出腳位與(n+1)個驅動腳位，測試每一待測矽穿孔裝置550需要佔用輸入輸出接腳IO的數量為512個加上佔用驅動接腳DR的數量為(n+1)×4，其中n為正整數，總共需要佔用的接腳數量為512+(n+1)×4。一測試機台的最大能力接腳數除以上述需要佔用的接腳數量，即得待測矽穿孔裝置550的可能上板數量。
請參閱第2圖，一種適用於第二代加寬輸入輸出(WIDE I/O 2)規格的習知四通道記憶體測試裝置600係包含一測試頭610以及一轉換介面620，用以測試至少一待測矽穿孔裝置650。該測試頭610係具有複數個輸入輸出接腳IO與複數個驅動接腳DR。該轉換介面620係包含一訊號傳輸板630與一插座板640。該待測矽穿孔裝置650係具有四個通道，分別標示為Channel-A、Channel-B、Channel-C、Channel-D，每一通道皆具有相同之驅動腳位CA[0：n]與資料腳位DQ[0：63]。利用該訊號傳輸板630之複數個輸入輸出線路631，連接每一資料腳位至對應之輸入輸出接腳IO；利用該訊號傳輸板630之複數個驅動線路632，連接每一驅動腳位至對應之驅動接腳DR。加寬輸入輸出(WIDE I/O)規格的其中一種單通道傳輸率(SDR)為64位元並具有四個通道。當每一通道具
有64個輸入輸出腳位與(n+1)個驅動腳位，測試每一待測矽穿孔裝置650需要佔用輸入輸出接腳IO的數量為256個加上佔用驅動接腳DR的數量為(n+1)×4，總共需要佔用的接腳數量為256+(n+1)×4。
請參閱第3圖，一種適用於第二代加寬輸入輸出(WIDE I/O 2)規格的習知八通道記憶體測試裝置700係包含一測試頭710以及一轉換介面720，用以測試至少一待測矽穿孔裝置750。該測試頭710係具有複數個輸入輸出接腳IO與複數個驅動接腳DR。該轉換介面720係包含一訊號傳輸板730與一插座板740。該待測矽穿孔裝置750係具有八個通道，分別標示為Channel-A、Channel-B、Channel-C、Channel-D、Channel-E、Channel-F、Channel-G、Channel-H，每一通道皆具有相同之驅動腳位CA[0：n]與資料腳位DQ[0：63]。利用該訊號傳輸板730之複數個輸入輸出線路731，連接每一資料腳位至對應之輸入輸出接腳IO；利用該訊號傳輸板730之複數個驅動線路732，連接每一驅動腳位至對應之驅動接腳DR。加寬輸入輸出(WIDE I/O)規格的另一種單通道傳輸率(SDR)為64位元並具有八個通道。當每一通道具有64個輸入輸出腳位與(n+1)個驅動腳位，測試每一待測矽穿孔裝置750需要佔用輸入輸出接腳IO的數量為512個加上佔用驅動接腳DR的數量為(n+1)×8，總共需要佔用的接腳數量為512+(n+1)×8。
為了解決上述之問題，本發明之主要目的係在於提供一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，建立待測矽
穿孔裝置在測試時多通道的菊鍊串聯與共享，減少對應每一待測矽穿孔裝置之驅動接腳與輸出/輸入接腳的佔用數量，進而對具有大量資料接腳溝通模式之待測矽穿孔裝置進行測試。因此，增加測試機台內待測矽穿孔裝置的可上板數量，減少不必要的元件裝卸載時間浪費，進而降低測試成本。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，用以測試至少一待測矽穿孔裝置，該待測矽穿孔裝置係包含複數個第一通道，該矽穿孔菊鍊測試裝置係包含一測試頭以及一轉換介面。該測試頭係具有複數個輸入輸出接腳與至少一第一驅動接腳。該轉換介面係包含一訊號傳輸板與一插座板，該訊號傳輸板係具有複數個輸入輸出線路與至少一第一驅動線路，該插座板係具有複數個第一資料接點、複數個第二資料接點與至少一第一驅動接點，該插座板係更具有複數個分享線路，其係Y形連接該些第一資料接點與該些第二資料接點，並且該些輸入輸出線路係連接對應之輸入輸出接腳與對應之該些分享線路，該第一驅動線路係連接對應之該第一驅動接腳與對應之該第一驅動接點。其中，該插座板係更具有複數個第一菊鍊結構，用以串接該些第一通道之相同腳位，該些第一菊鍊結構係分組對應地斷離於該些第一資料接點、該些第二資料接點與該第一驅動接點之間。當該待測矽穿孔裝置係裝載於該插座板上，該些第一通道係依序地以該些第一菊鍊結構串聯成組，該些第一菊鍊結構之
串聯啟始點係包含該些第一資料接點、該些第二資料接點與該第一驅動接點。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述矽穿孔菊鍊測試裝置中，該些第一資料接點與該些第二資料接點係可為溝通於每一第一通道之不同資料腳位定義。
在前述矽穿孔菊鍊測試裝置中，該插座板係可另具有複數個第一終止電阻、複數個第二終止電阻與複數個第三終止電阻，該些第一終止電阻係可連接對應於該些第一資料接點，該些第二終止電阻係可連接對應於該些第二資料接點，該些第三終止電阻係可連接對應於該第一驅動接點。
在前述矽穿孔菊鍊測試裝置中，該些第一資料接點與該些第二資料接點係可為溝通於不同串聯通道之相同資料腳位定義，其中該待測矽穿孔裝置係可另包含複數個第二通道，該些第二通道係可依序地以複數個第二菊鍊結構串聯成組而驅動分離於該些第一通道之菊鍊串聯組合，該些第一資料接點係可溝通於每一第一通道之對應資料腳位，該些第二資料接點係可溝通於每一第二通道之對應資料腳位。
在前述矽穿孔菊鍊測試裝置中，該測試頭係可另具有至少一第二驅動接腳，該訊號傳輸板係可另具有至少一第二驅動線路，該插座板係可另具有至少一第二驅動接點，該第二驅動
線路係可連接對應之該第二驅動接腳與對應之該第二驅動接點，該些第二菊鍊結構之串聯啟始點係包含該第二驅動接點，並且該第一驅動接點係可溝通於每一第一通道之對應驅動腳位，該第二驅動接點係可溝通於每一第二通道之對應驅動腳位。
在前述矽穿孔菊鍊測試裝置中，該插座板係可另具有複數個第一終止電阻、複數個第二終止電阻、複數個第三終止電阻與複數個第四終止電阻，該些第一終止電阻係可連接對應於該些第一資料接點，該些第二終止電阻係可連接對應於該些第二資料接點，該些第三終止電阻係可連接對應於該第一驅動接點，該些第四終止電阻係可連接對應於該第二驅動接點。
在前述矽穿孔菊鍊測試裝置中，該些輸入輸出線路、該些第一資料接點與該些第二資料接點係可為數量對應。
藉由上述的技術手段，本發明係利用Y形連接共享與菊鍊串聯的測試連接模式，達到針對加寬輸入輸出規格下佔用接腳數量的降低，當每一通道的輸入輸出腳位數量為128個，驅動腳位數量為(n+1)個，n為正整數，測試佔用接腳數量共64+(n+1)個接腳，其中64為佔用的輸入輸出接腳數量，(n+1)為佔用的驅動接腳數量(可對照至第4及5圖)；針對四通道第二代加寬輸入輸出規格，當每一通道的輸入輸出腳位數量為64個，驅動腳位數量為(n+1)個，佔用接腳數量係降低至64+(n+1)，其中佔用的輸入輸出接腳數量為64，佔用的驅動接腳數量為(n+1)；針對八通道第二代加寬輸入輸出規格，當每一通道的輸入輸出腳位數量為64個，驅動腳
位數量為(n+1)個，佔用接腳數量係降低至64+(n+1)×2，其中佔用的輸入輸出接腳數量為64，佔用的驅動接腳數量為(n+1)×2(可對照至第6及7圖)。
A[0：n]、CA[0：n]‧‧‧驅動腳位
DQ[0：127]、DQ[0：63]、DQ[64：127]‧‧‧資料腳位
Channel-A、Channel-B、Channel-C、Channel-D、
Channel-E、Channel-F、Channel-G、Channel-H‧‧‧通道
IO‧‧‧輸入輸出接腳
DR、DR1‧‧‧第一驅動接腳
DR2‧‧‧第二驅動接腳
100‧‧‧矽穿孔菊鍊測試裝置
110‧‧‧測試頭
120‧‧‧轉換介面
130‧‧‧訊號傳輸板
131‧‧‧輸入輸出線路
132‧‧‧第一驅動線路
140‧‧‧插座板
141‧‧‧第一資料接點
142‧‧‧第二資料接點
143‧‧‧第一驅動接點
144‧‧‧分享線路
145‧‧‧第一菊鍊結構
150‧‧‧待測矽穿孔裝置
151‧‧‧第一通道
200‧‧‧矽穿孔菊鍊測試裝置
261‧‧‧第一終止電阻
262‧‧‧第二終止電阻
263‧‧‧第三終止電阻
300‧‧‧矽穿孔菊鍊測試裝置
333‧‧‧第二驅動線路
346‧‧‧第二驅動接點
347‧‧‧第二菊鍊結構
350‧‧‧待測矽穿孔裝置
351‧‧‧第一通道
352‧‧‧第二通道
400‧‧‧矽穿孔菊鍊測試裝置
433‧‧‧第二驅動線路
446‧‧‧第二驅動接點
447‧‧‧第二菊鍊結構
450‧‧‧待測矽穿孔裝置
451‧‧‧第一通道
452‧‧‧第二通道
461‧‧‧第一終止電阻
462‧‧‧第二終止電阻
463‧‧‧第三終止電阻
464‧‧‧第四終止電阻
500‧‧‧矽穿孔菊鍊測試裝置
510‧‧‧測試頭
520‧‧‧轉換介面
530‧‧‧訊號傳輸板
531‧‧‧輸入輸出線路
532‧‧‧驅動線路
540‧‧‧插座板
550‧‧‧待測矽穿孔裝置
600‧‧‧矽穿孔菊鍊測試裝置
610‧‧‧測試頭
620‧‧‧轉換介面
630‧‧‧訊號傳輸板
631‧‧‧輸入輸出線路
632‧‧‧驅動線路
640‧‧‧插座板
650‧‧‧待測矽穿孔裝置
700‧‧‧矽穿孔菊鍊測試裝置
710‧‧‧測試頭
720‧‧‧轉換介面
730‧‧‧訊號傳輸板
731‧‧‧輸入輸出線路
732‧‧‧驅動線路
740‧‧‧插座板
750‧‧‧待測矽穿孔裝置
第1圖：一種適用於加寬輸入輸出(WIDE I/O)規格的習知記憶體測試裝置之方塊示意圖。
第2圖：一種適用於第二代加寬輸入輸出(WIDE I/O 2)規格的習知四通道記憶體測試裝置之方塊示意圖。
第3圖：一種適用於第二代加寬輸入輸出(WIDE I/O 2)規格的習知八通道記憶體測試裝置之方塊示意圖。
第4圖：依據本發明之第一具體實施例，一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置之連接示意圖。
第5圖：依據本發明之第二具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置之連接示意圖。
第6圖：依據本發明之第三具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置之連接示意圖。
第7圖：依據本發明之第四具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置之連接示意圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明
本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之第一具體實施例，一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置100舉例說明於第4圖之連接示意圖。該矽穿孔菊鍊測試裝置100係用以測試至少一待測矽穿孔裝置150，該待測矽穿孔裝置150係包含複數個第一通道151，每一第一通道151係各具有相同的腳位定義，例如驅動腳位A[0：n]、資料腳位DQ[0：63]、DQ[64：127]。在本實施例中，該待測矽穿孔裝置150係為四通道，該些第一通道151係具體標示為Channel-A、Channel-B、Channel-C、Channel-D。該矽穿孔菊鍊測試裝置100係包含一測試頭110以及一轉換介面120。
請參閱第4圖，該測試頭110係具有複數個輸入輸出接腳IO與至少一第一驅動接腳DR。該測試頭110係為一測試機台對該轉換介面120之接合介面。當該待測矽穿孔裝置150係為動態隨機存取記憶體(DRAM)類型，該轉換介面120係為高精度定位板(Hi-Fix board)。該轉換介面120係包含一訊號傳輸板130與一插座板140，該訊號傳輸板130係具有複數個輸入輸出線路131與至少一第一驅動線路132，該插座板140係具有複數個第一資料接點141、複數個第二資料接點142與至少一第一驅動接點143，該插
座板140係更具有複數個分享線路144，其係Y形連接該些第一資料接點141與該些第二資料接點142，並且該些輸入輸出線路131係連接對應之輸入輸出接腳IO與對應之該些分享線路144，該第一驅動線路132係連接對應之該第一驅動接腳DR與對應之該第一驅動接點143。
其中，該插座板140係更具有複數個第一菊鍊結構145，用以串接該些第一通道151之相同腳位，例如：一指定之第一通道151之驅動腳位A[0：n]串接下一次序第一通道151之驅動腳位A[0：n]、資料腳位DQ[0：63]串接下一次序之資料腳位DQ[0：63]、資料腳位DQ[64：127]串接下一次序之資料腳位DQ[64：127]。該些第一菊鍊結構145係分組對應地斷離於該些第一資料接點141、該些第二資料接點142與該第一驅動接點143之間。具體而言，該些第一菊鍊結構145係為斷離線路或斷離連接器，以提供特定的中繼連接短路。其中上述斷離線路係具體為在該插座板140內的線路結構中兩端連接至測試針的斷離線路，上述斷離連接器係具體為包含兩短路連接測試針(pogo pin)以及安裝在該插座板140之結合槽內短路連接該兩測試針(pogo pin)的纜線或橋接器。當該待測矽穿孔裝置150係裝載於該插座板140上，該些第一通道151係依序地以該些第一菊鍊結構145串聯成組。該些第一通道151之串聯順序係為Channel-A、Channel-B、Channel-C、Channel-D。並且，該些第一菊鍊結構145之串聯啟始點係包含該些第一資料接點141、該些第二資料接點142與該第一
驅動接點143。
在本實施例中，該些第一資料接點141與該些第二資料接點142係可為溝通於每一第一通道151之不同資料腳位定義，可被分辨為第一資料腳位定義(即資料腳位DQ[0：63]的組合)與第二資料腳位定義(即資料腳位DQ[64：127]的組合)。該些輸入輸出線路131、該些第一資料接點141與該些第二資料接點142係可為數量對應，例如64個。
當該待測矽穿孔裝置150係具有加寬輸入輸出(WIDE I/O)之規格與四通道，每一通道之資料腳位為128。該些輸入輸出線路131之數量係可控制為64，該第一驅動線路132之數量係可控制為n+1，測試佔用接腳數量為64個輸入輸出接腳IO與(n+1)個第一驅動接腳DR之總和。
因此，該加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置係建立待測矽穿孔裝置在測試時多通道的菊鍊串聯與共享，減少對應每一待測矽穿孔裝置之驅動接腳與輸出/輸入接腳的佔用數量，進而對具有大量資料接腳溝通模式之待測矽穿孔裝置進行測試。因此，增加測試機台內待測矽穿孔裝置的可上板數量，減少不必要的元件裝卸載時間浪費，進而降低測試成本。
依據本發明之第二具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置200係舉例說明於第5圖之連接示意圖，其中對應於第一具體實施例相同名稱與功能之元件以第一具體實施例的元件圖號表示，並且不再贅述其細部相同結構。
該矽穿孔菊鍊測試裝置200係用以測試至少一待測矽穿孔裝置150，該待測矽穿孔裝置150係包含複數個第一通道151，每一第一通道151係各具有相同的腳位定義，例如驅動腳位A[0：n]、資料腳位DQ[0：63]、DQ[64：127]。本實施例係大致與第一具體實施例相同，該待測矽穿孔裝置150係為四通道，該些第一通道151係具體標示為Channel-A、Channel-B、Channel-C、Channel-D。該矽穿孔菊鍊測試裝置200係包含一測試頭110以及一轉換介面120。
請參閱第5圖，該測試頭110係具有複數個輸入輸出接腳IO與至少一第一驅動接腳DR。該轉換介面120係包含一訊號傳輸板130與一插座板140，該訊號傳輸板130係具有複數個輸入輸出線路131與至少一第一驅動線路132，該插座板140係具有複數個第一資料接點141、複數個第二資料接點142與至少一第一驅動接點143，該插座板140係更具有複數個分享線路144，其係Y形連接該些第一資料接點141與該些第二資料接點142，並且該些輸入輸出線路131係連接對應之輸入輸出接腳IO與對應之該些分享線路144，該第一驅動線路132係連接對應之該第一驅動接腳DR與對應之該第一驅動接點143。
在本實施例中，該插座板140係可另具有複數個第一終止電阻261、複數個第二終止電阻262與複數個第三終止電阻263，該些第一終止電阻261係可連接對應於該些第一資料接點141，該些第二終止電阻262係可連接對應於該些第二資料接點
142，該些第三終止電阻263係可連接對應於該第一驅動接點143，藉以作為該些第一菊鍊結構145之串聯終止點。該些第一終止電阻261、該些第二終止電阻262與該第三終止電阻263理論上係可為50歐姆(ohm)，當訊號在線路末端設有50歐姆電阻時，能夠避免測試時反彈(bound back)所造成的反射雜訊，讓測試結果更穩定。
依據本發明之第三具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置300係舉例說明於第6圖之連接示意圖，其中對應於第一具體實施例相同名稱與功能之元件以第一具體實施例的元件圖號表示，並且不再贅述其細部相同結構。該矽穿孔菊鍊測試裝置300係用以測試至少一待測矽穿孔裝置350，該待測矽穿孔裝置350係包含複數個第一通道351，每一第一通道351係各具有相同的腳位定義，例如驅動腳位CA[0：n]、資料腳位DQ[0：63]。在本實施例中，該待測矽穿孔裝置350係為八通道，該些第一通道351係具體標示為Channel-A、Channel-B、Channel-C、Channel-D；該待測矽穿孔裝置350係可另包含複數個第二通道352，該些第二通道352係具體標示為Channel-E、Channel-F、Channel-G、Channel-H，每一第二通道352係各具有與第一通道351相同的腳位定義，例如驅動腳位CA[0：n]、資料腳位DQ[0：63]。該矽穿孔菊鍊測試裝置300係包含一測試頭110以及一轉換介面120。
請參閱第6圖，該測試頭110係具有複數個輸入輸出
接腳IO與至少一第一驅動接腳DR1，該測試頭110係可另具有至少一第二驅動接腳DR2。該轉換介面120係包含一訊號傳輸板130與一插座板140，該訊號傳輸板130係具有複數個輸入輸出線路131與至少一第一驅動線路132，在本實施例中，該訊號傳輸板130係可另具有至少一第二驅動線路333。該插座板140係具有複數個第一資料接點141、複數個第二資料接點142與至少一第一驅動接點143，在本實施例中，該插座板140係可另具有至少一第二驅動接點346。該插座板140係更具有複數個分享線路144，其係Y形連接該些第一資料接點141與該些第二資料接點142，並且該些輸入輸出線路131係連接對應之輸入輸出接腳IO與對應之該些分享線路144，該第一驅動線路132係連接對應之該第一驅動接腳DR1與對應之該第一驅動接點143。該第二驅動線路333係可連接對應之該第二驅動接腳DR2與對應之該第二驅動接點346。
其中，該插座板140係更具有複數個第一菊鍊結構145，用以至少串接該些第一通道351之相同腳位，例如：一指定之第一通道351之驅動腳位CA[0：n]串接下一次序第一通道351之驅動腳位CA[0：n]、一指定之第一通道351之資料腳位DQ[0：63]串接下一次序第一通道351之資料腳位DQ[0：63]，部份之第一菊鍊結構145更可串接該些第二通道352之相同資料腳位，例如：一指定之第二通道352之資料腳位DQ[0：63]串接下一次序第二通道352之資料腳位DQ[0：63]。該些第一菊鍊結構145係分組對應地斷離於該些第一資料接點141、該些第二資料接點142與該第一驅動
接點143之間。當該待測矽穿孔裝置350係裝載於該插座板140上，該些第一通道351之串聯順序係為Channel-A、Channel-B、Channel-C、Channel-D，該些第二通道352之串聯順序係為Channel-E、Channel-F、Channel-G、Channel-H。並且，該些第一菊鍊結構145之串聯啟始點係包含該些第一資料接點141、該些第二資料接點142與該第一驅動接點143。在本實施例中，該插座板140係更具有複數個第二菊鍊結構347，用以串接該些第二通道352之相同驅動腳位CA[0：n]，該些第二菊鍊結構347之串聯啟始點係包含該第二驅動接點346。
該些第一資料接點141與該些第二資料接點142係可為溝通於不同串聯通道之相同資料腳位定義，該些第一資料接點141與該些第二資料接點142係皆是串聯資料腳位DQ[0：63]但位於不同串連組合之通道，其中該些第二通道352係可依序地以該些第二菊鍊結構347串聯成組而驅動分離於該些第一通道351之菊鍊串聯組合，該些第一資料接點141係可溝通於每一第一通道351之對應資料腳位DQ[0：63]，該些第二資料接點142係可溝通於每一第二通道352之對應資料腳位DQ[0：63]。並且該第一驅動接點143係可溝通於每一第一通道351之對應驅動腳位CA[0：n]，該第二驅動接點346係可溝通於每一第二通道352之對應驅動腳位CA[0：n]。
當該待測矽穿孔裝置350係具有第二代加寬輸入輸出(WIDE I/O 2)之規格與八通道，每一通道之資料腳位為64。該些
輸入輸出線路131之數量係可控制為64，該第一驅動線路132之數量係可控制為(n+1)，該第二驅動線路333之數量係可控制為(n+1)，測試佔用接腳數量為64個輸入輸出接腳IO與(n+1)×2個驅動接腳DR1、DR2之總和。
依據本發明之第四具體實施例，另一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置400係舉例說明於第7圖之連接示意圖，其中對應於第一具體實施例相同名稱與功能之元件以第一具體實施例的元件圖號表示，並且不再贅述其細部相同結構。該矽穿孔菊鍊測試裝置400係用以測試至少一待測矽穿孔裝置450，該待測矽穿孔裝置450係包含複數個第一通道451，每一第一通道451係各具有相同的腳位定義，例如驅動腳位CA[0：n]、資料腳位DQ[0：63]，在本實施例中，該待測矽穿孔裝置450係為八通道，該些第一通道451係具體標示為Channel-A、Channel-B、Channel-C、Channel-D；該待測矽穿孔裝置450係可另包含複數個第二通道452，該些第二通道452係具體標示為Channel-E、Channel-F、Channel-G、Channel-H。該矽穿孔菊鍊測試裝置400係包含一測試頭110以及一轉換介面120。
請參閱第7圖，該測試頭110係具有複數個輸入輸出接腳IO與至少一第一驅動接腳DR1，該測試頭110係可另具有至少一第二驅動接腳DR2。該轉換介面120係包含一訊號傳輸板130與一插座板140，該訊號傳輸板130係具有複數個輸入輸出線路131與至少一第一驅動線路132，在本實施例中，該訊號傳輸板130
係可另具有至少一第二驅動線路433。該插座板140係具有複數個第一資料接點141、複數個第二資料接點142與至少一第一驅動接點143，在本實施例中，該插座板140係可另具有至少一第二驅動接點446。該插座板140係更具有複數個分享線路144，其係Y形連接該些第一資料接點141與該些第二資料接點142，並且該些輸入輸出線路131係連接對應之輸入輸出接腳IO與對應之該些分享線路144，該第一驅動線路132係連接對應之該第一驅動接腳DR1與對應之該第一驅動接點143。該第二驅動線路433係可連接對應之該第二驅動接腳DR2與對應之該第二驅動接點446。
其中，該插座板140係更具有複數個第一菊鍊結構145，用以至少串接該些第一通道451之相同腳位，例如：一指定之第一通道451之驅動腳位CA[0：n]串接下一次序第一通道451之驅動腳位CA[0：n]、一指定之第一通道451之資料腳位DQ[0：63]串接下一次序第一通道451之資料腳位DQ[0：63]，部份之第一菊鍊結構145更可串接該些第二通道452之相同資料腳位，例如：一指定之第二通道452之資料腳位DQ[0：63]串接下一次序第二通道452之資料腳位DQ[0：63]。該些第一菊鍊結構145係分組對應地斷離於該些第一資料接點141、該些第二資料接點142與該第一驅動接點143之間。當該待測矽穿孔裝置450係裝載於該插座板140上，該些第一通道451係依序地以該些第一菊鍊結構145串聯成組。該些第一通道451之串聯順序係為Channel-A、Channel-B、Channel-C、Channel-D，該些第二通道452之串聯順序係為
Channel-E、Channel-F、Channel-G、Channel-H。並且，該些第一菊鍊結構145之串聯啟始點係包含該些第一資料接點141、該些第二資料接點142與該第一驅動接點143。在本實施例中，該插座板140係更具有複數個第二菊鍊結構447，用以串接該些第二通道452之相同驅動腳位CA[0：n]，該些第二菊鍊結構447之串聯啟始點係包含該第二驅動接點446。
該些第一資料接點141與該些第二資料接點142係可為溝通於不同串聯通道之相同資料腳位定義，即該些第一通道451之資料腳位DQ[0：63]與該些第二通道452之資料腳位DQ[0：63]為相同，但分別連接在不相同的串聯組合，該些第二通道452係可依序地以該些第二菊鍊結構447串聯成組而驅動分離於該些第一通道451之該些第一菊鍊結構145之串聯組合，該些第一資料接點141係可溝通於每一第一通道451之對應資料腳位DQ[0：63]，該些第二資料接點142係可溝通於每一第二通道452之對應資料腳位DQ[0：63]。
在本實施例中，該插座板140係可另具有複數個第一終止電阻461、複數個第二終止電阻462、複數個第三終止電阻463與複數個第四終止電阻464，該些第一終止電阻461係可連接對應於該些第一資料接點141，該些第二終止電阻462係可連接對應於該些第二資料接點142，該些第三終止電阻463係可連接對應於該些第一驅動接點143，該些第四終止電阻464係可連接對應於該些第二驅動接點446，藉以作為該些第一菊鍊結構145與該些第
二菊鍊結構447之串聯終止點。
以上所揭露的僅為本發明較佳實施例而已，當然不能以此來限定本發明之權利範圍，因此依本發明權利要求所作的等同變化，仍屬本發明所涵蓋的範圍。
A[0：n]‧‧‧驅動腳位
DQ[0：63]、DQ[64：127]‧‧‧資料腳位
Channel-A、Channel-B、Channel-C、Channel-D‧‧‧通道
IO‧‧‧輸入輸出接腳
DR‧‧‧第一驅動接腳
100‧‧‧矽穿孔菊鍊測試裝置
110‧‧‧測試頭
120‧‧‧轉換介面
130‧‧‧訊號傳輸板
131‧‧‧輸入輸出線路
132‧‧‧第一驅動線路
140‧‧‧插座板
141‧‧‧第一資料接點
142‧‧‧第二資料接點
143‧‧‧第一驅動接點
144‧‧‧分享線路
145‧‧‧第一菊鍊結構
150‧‧‧待測矽穿孔裝置
151‧‧‧第一通道
Claims (7)
- 一種加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，用以測試至少一待測矽穿孔裝置，該待測矽穿孔裝置係包含複數個第一通道，該矽穿孔菊鍊測試裝置係包含：一測試頭，係具有複數個輸入輸出接腳與至少一第一驅動接腳；以及一轉換介面，係包含一訊號傳輸板與一插座板，該訊號傳輸板係具有複數個輸入輸出線路與至少一第一驅動線路，該插座板係具有複數個第一資料接點、複數個第二資料接點與至少一第一驅動接點，該插座板係更具有複數個分享線路，其係Y形連接該些第一資料接點與該些第二資料接點，並且該些輸入輸出線路係連接對應之輸入輸出接腳與對應之該些分享線路，該第一驅動線路係連接對應之該第一驅動接腳與對應之該第一驅動接點；其中，該插座板係更具有複數個第一菊鍊結構，用以串接該些第一通道之相同腳位，該些第一菊鍊結構係分組對應地斷離於該些第一資料接點、該些第二資料接點與該第一驅動接點之間；其中，當該待測矽穿孔裝置係裝載於該插座板上，該些第一通道係依序地以該些第一菊鍊結構串聯成組，該些第一菊鍊結構之串聯啟始點係包含該些第一資料接點、該些第二資料接點與該第一驅動接點。
- 如申請專利範圍第1項所述之加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，其中該些第一資料接點與該些第二資料接點 係為溝通於每一第一通道之不同資料腳位定義。
- 如申請專利範圍第2項所述之加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，其中該插座板係另具有複數個第一終止電阻、複數個第二終止電阻與複數個第三終止電阻，該些第一終止電阻係連接對應於該些第一資料接點，該些第二終止電阻係連接對應於該些第二資料接點，該些第三終止電阻係連接對應於該第一驅動接點。
- 如申請專利範圍第1項所述之加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，其中該些第一資料接點與該些第二資料接點係為溝通於不同串聯通道之相同資料腳位定義，其中該待測矽穿孔裝置係另包含複數個第二通道，該些第二通道係依序地以複數個第二菊鍊結構串聯成組而驅動分離於該些第一通道之菊鍊串聯組合，該些第一資料接點係溝通於每一第一通道之對應資料腳位，該些第二資料接點係溝通於每一第二通道之對應資料腳位。
- 如申請專利範圍第4項所述之加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，其中該測試頭係另具有至少一第二驅動接腳，該訊號傳輸板係另具有至少一第二驅動線路，該插座板係另具有至少一第二驅動接點，該第二驅動線路係連接對應之該第二驅動接腳與對應之該第二驅動接點，該些第二菊鍊結構之串聯啟始點係包含該第二驅動接點，並且該第一驅動接點係溝通於每一第一通道之對應驅動腳位，該第二驅動接點係溝通於每一第二通道之對應驅動腳位。
- 如申請專利範圍第5項所述之加寬輸入輸出記憶體之矽穿孔 菊鍊測試裝置，其中該插座板係另具有複數個第一終止電阻、複數個第二終止電阻、複數個第三終止電阻與複數個第四終止電阻，該些第一終止電阻係連接對應於該些第一資料接點，該些第二終止電阻係連接對應於該些第二資料接點，該些第三終止電阻係連接對應於該第一驅動接點，該些第四終止電阻係連接對應於該第二驅動接點。
- 如申請專利範圍第1至6項任一項所述之加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置，其中該些輸入輸出線路、該些第一資料接點與該些第二資料接點係為數量對應。
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