CN107331630B - 加宽输入输出内存的硅穿孔菊炼测试装置 - Google Patents
加宽输入输出内存的硅穿孔菊炼测试装置 Download PDFInfo
- Publication number
- CN107331630B CN107331630B CN201610277592.0A CN201610277592A CN107331630B CN 107331630 B CN107331630 B CN 107331630B CN 201610277592 A CN201610277592 A CN 201610277592A CN 107331630 B CN107331630 B CN 107331630B
- Authority
- CN
- China
- Prior art keywords
- channel
- input
- data contacts
- driving
- silicon perforation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明公开一种加宽输入输出内存的硅穿孔菊炼测试装置，包含一测试头以及一转换接口。转换接口包含信号传输板与插座板。插座板具有多个第一数据接点、多个第二数据接点与多个驱动接点，还具有多个Y形连接第一数据接点与第二数据接点的分享线路，以信号传输板电性连接至测试头的对应输入输出接脚。待测硅穿孔装置包含多个信道，当该待测硅穿孔装置装载于插座板上，信道依序地以菊炼结构串联成组，菊炼结构的串联启始点包含第一数据接点、第二数据接点与驱动接点。因此，本发明利用加宽输入输出内存的硅穿孔菊炼测试装置，可增加测试机台的待测组件数量。
Description
技术领域
本发明有关于半导体装置的测试技术，特别有关于一种加宽输入输出内存的硅穿孔菊炼(daisy chain)测试装置。
背景技术
内存芯片等半导体组件在封装阶段需要电性测试，以确定是否为合格品以及运算速率等级。对于内存芯片与逻辑芯片的下一代堆栈标准来说，硅穿孔(Through SiliconVia,TSV)技术是关键科技，以联接多个内存芯片，具体可为各式包含硅穿孔结构的已知半导体封装构造以及芯片立体堆栈体(die cube)，并应经过电性测试以确保微电子产品质量。就加宽输入输出(WIDE I/O)的规格而论，待测硅穿孔装置包含四信道，每一信道的输入输出(I/O)数据是128位(bit)，故全部信道的数据输入输出总共为512位。以第二代加宽输入输出(WIDE I/O 2)的规格来说，其包含四信道或八信道，每一信道的数据输入输出是64位，所以全部信道的数据输入输出总共为256位或512位。
根据联合电子装置工程委员会(JEDEC)在2011年12月所制订的联合电子装置工程委员会标准229(JEDEC标准229，JESD229)规格书，目前加宽输入输出(WIDE I/O)规格为四信道，其单信道传输率(single data rate,SDR)高达128位，且每一信道包含多个输入输出(I/O)脚位与多个驱动脚位。当动态随机存取内存(dynamic random access memory,DRAM)在200兆赫(mega hertz,MHz)的输入输出总线频率(I/O Bus Clock)下，搭配512位数据接口，传输速率可达100Gbit/s，内存带宽则达到12.8GB/s。第二代加宽输入输出(Wide I/O2)规格有四信道和八信道，其单信道传输率为64位，内存带宽则为25.6GB/s和51.2GB/s。
半导体测试机台的能力与转换接口的驱动接点(driver pin,DR)与输入输出脚位(I/O pin)数量是固定与受限的。当每个待测装置(Device Under Test,DUT)所需要的驱动接点与输入输出脚位愈多的话，每次可以测试的待测装置的上板数量就愈少，即产出量(throughput)就会变得愈少，导致测试成本愈高。特别是，在基于加宽输入输出规格的庞大数据输入输出的情况下，这将会严重减少待测硅穿孔装置的一次上板测试数量。
请参阅图1，一种适用于加宽输入输出(WIDE I/O)规格的现有内存测试装置500包含一测试头510以及一转换接口520，用以测试至少一待测硅穿孔装置550。该测试头510具有多个输入输出接脚IO与多个驱动接脚DR并构成于一测试机台。该转换接口520包含一信号传输板530与一插座板540。该待测硅穿孔装置550具有四个通道，分别标示为Channel-A、Channel-B、Channel-C、Channel-D，每一信道皆具有相同的驱动脚位A[0:n]与资料脚位DQ[0:127]。利用该信号传输板530的多个输入输出线路531，连接每一数据脚位至对应的输入输出接脚IO；利用该信号传输板530的多个驱动线路532，连接每一驱动脚位至对应的驱动接脚DR。加宽输入输出(WIDE I/O)规格的单信道传输率(SDR)为128位并具有四个信道。当每一通道具有128个输入输出脚位与(n+1)个驱动脚位，测试每一待测硅穿孔装置550需要占用输入输出接脚IO的数量为512个加上占用驱动接脚DR的数量为(n+1)×4，其中n为正整数，总共需要占用的接脚数量为512+(n+1)×4。一测试机台的最大能力接脚数除以上述需要占用的接脚数量，即得待测硅穿孔装置550的可能上板数量。
请参阅图2，一种适用于第二代加宽输入输出(WIDE I/O 2)规格的现有四信道内存测试装置600包含一测试头610以及一转换接口620，用以测试至少一待测硅穿孔装置650。该测试头610具有多个输入输出接脚IO与多个驱动接脚DR。该转换接口620包含一信号传输板630与一插座板640。该待测硅穿孔装置650具有四个通道，分别标示为Channel-A、Channel-B、Channel-C、Channel-D，每一信道皆具有相同的驱动脚位CA[0:n]与资料脚位DQ[0:63]。利用该信号传输板630的多个输入输出线路631，连接每一数据脚位至对应的输入输出接脚IO；利用该信号传输板630的多个驱动线路632，连接每一驱动脚位至对应的驱动接脚DR。加宽输入输出(WIDE I/O)规格的其中一种单通道传输率(SDR)为64位并具有四个信道。当每一通道具有64个输入输出脚位与(n+1)个驱动脚位，测试每一待测硅穿孔装置650需要占用输入输出接脚IO的数量为256个加上占用驱动接脚DR的数量为(n+1)×4，总共需要占用的接脚数量为256+(n+1)×4。
请参阅图3，一种适用于第二代加宽输入输出(WIDE I/O 2)规格的现有八信道内存测试装置700包含一测试头710以及一转换接口720，用以测试至少一待测硅穿孔装置750。该测试头710具有多个输入输出接脚IO与多个驱动接脚DR。该转换接口720包含一信号传输板730与一插座板740。该待测硅穿孔装置750具有八个通道，分别标示为Channel-A、Channel-B、Channel-C、Channel-D、Channel-E、Channel-F、Channel-G、Channel-H，每一信道均具有相同的驱动脚位CA[0:n]与资料脚位DQ[0:63]。利用该信号传输板730的多个输入输出线路731，连接每一数据脚位至对应的输入输出接脚IO；利用该信号传输板730的多个驱动线路732，连接每一驱动脚位至对应的驱动接脚DR。加宽输入输出(WIDE I/O)规格的另一种单通道传输率(SDR)为64位并具有八个信道。当每一通道具有64个输入输出脚位与(n+1)个驱动脚位，测试每一待测硅穿孔装置750需要占用输入输出接脚IO的数量为512个加上占用驱动接脚DR的数量为(n+1)×8，总共需要占用的接脚数量为512+(n+1)×8。
发明内容
为了解决上述的问题，本发明的主要目的在于提供一种加宽输入输出内存的硅穿孔菊炼测试装置，建立待测硅穿孔装置在测试时多信道的菊炼串联与共享，减少对应每一待测硅穿孔装置的驱动接脚与输出/输入接脚的占用数量，进而对具有大量数据接脚沟通模式的待测硅穿孔装置进行测试。因此，增加测试机台内待测硅穿孔装置的可上板数量，减少不必要的组件装卸除时间浪费，进而降低测试成本。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。本发明提供一种加宽输入输出内存的硅穿孔菊炼测试装置，用以测试至少一待测硅穿孔装置，该待测硅穿孔装置包含多个第一通道，该硅穿孔菊炼测试装置包含一测试头以及一转换接口。该测试头具有多个输入输出接脚与至少一第一驱动接脚。该转换接口包含一信号传输板与一插座板，该信号传输板具有多个输入输出线路与至少一第一驱动线路，该插座板具有多个第一数据接点、多个第二数据接点与至少一第一驱动接点，该插座板还具有多个分享线路，其Y形连接该多个第一数据接点与该多个第二数据接点，并且该多个输入输出线路连接对应的输入输出接脚与对应的该多个分享线路，该第一驱动线路连接对应的该第一驱动接脚与对应的该第一驱动接点。其中，该插座板还具有多个第一菊炼结构，用以串接该多个第一通道的相同脚位，该多个第一菊炼结构分组对应地断离于该多个第一数据接点、该多个第二数据接点与该第一驱动接点之间。当该待测硅穿孔装置装载于该插座板上，该多个第一通道依序地以该多个第一菊炼结构串联成组，该多个第一菊炼结构的串联启始点包含该多个第一数据接点、该多个第二数据接点与该第一驱动接点。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述硅穿孔菊炼测试装置中，该多个第一数据接点与该多个第二数据接点可为沟通于每一第一信道的不同数据脚位定义。
在前述硅穿孔菊炼测试装置中，该插座板可另具有多个第一终止电阻、多个第二终止电阻与多个第三终止电阻，该多个第一终止电阻可连接对应于该多个第一数据接点，该多个第二终止电阻可连接对应于该多个第二数据接点，该多个第三终止电阻可连接对应于该第一驱动接点。
在前述硅穿孔菊炼测试装置中，该多个第一数据接点与该多个第二数据接点可为沟通于不同串联信道的相同数据脚位定义，其中该待测硅穿孔装置还另包含多个第二通道，该多个第二通道可依序地以多个第二菊炼结构串联成组而驱动分离于该多个第一信道的菊炼串联组合，该多个第一数据接点可沟通于每一第一信道的对应数据脚位，该多个第二数据接点可沟通于每一第二信道的对应数据脚位。
在前述硅穿孔菊炼测试装置中，该测试头可另具有至少一第二驱动接脚，该信号传输板可另具有至少一第二驱动线路，该插座板可另具有至少一第二驱动接点，该第二驱动线路可连接对应的该第二驱动接脚与对应的该第二驱动接点，该多个第二菊炼结构的串联启始点包含该第二驱动接点，并且该第一驱动接点可沟通于每一第一信道的对应驱动脚位，该第二驱动接点可沟通于每一第二信道的对应驱动脚位。
在前述硅穿孔菊炼测试装置中，该插座板可另具有多个第一终止电阻、多个第二终止电阻、多个第三终止电阻与多个第四终止电阻，该多个第一终止电阻可连接对应于该多个第一数据接点，该多个第二终止电阻可连接对应于该多个第二数据接点，该多个第三终止电阻可连接对应于该第一驱动接点，该多个第四终止电阻可连接对应于该第二驱动接点。
在前述硅穿孔菊炼测试装置中，该多个输入输出线路、该多个第一数据接点与该多个第二数据接点的数量对应。
借由上述的技术手段，本发明利用Y形连接共享与菊炼串联的测试连接模式，达到针对加宽输入输出规格下占用接脚数量的降低，当每一通道的输入输出脚位数量为128个，驱动脚位数量为(n+1)个，n为正整数，测试占用接脚数量共64+(n+1)个接脚，其中64为占用的输入输出接脚数量，(n+1)为占用的驱动接脚数量(可对照至图4及图5)；针对四信道第二代加宽输入输出规格，当每一信道的输入输出脚位数量为64个，驱动脚位数量为(n+1)个，占用接脚数量降低至64+(n+1)，其中占用的输入输出接脚数量为64，占用的驱动接脚数量为(n+1)；针对八信道第二代加宽输入输出规格，当每一信道的输入输出脚位数量为64个，驱动脚位数量为(n+1)个，占用接脚数量降低至64+(n+1)×2，其中占用的输入输出接脚数量为64，占用的驱动接脚数量为(n+1)×2(可对照至图6及图7)。
附图说明
图1：一种适用于加宽输入输出(WIDE I/O)规格的现有内存测试装置的方块示意图。
图2：一种适用于第二代加宽输入输出(WIDE I/O 2)规格的现有四信道内存测试装置的方块示意图。
图3：一种适用于第二代加宽输入输出(WIDE I/O 2)规格的现有八信道内存测试装置的方块示意图。
图4：依据本发明的第一具体实施例，一种加宽输入输出内存的硅穿孔菊炼测试装置的连接示意图。
图5：依据本发明的第二具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置的连接示意图。
图6：依据本发明的第三具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置的连接示意图。
图7：依据本发明的第四具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置的连接示意图。
图中：
A[0:n]、CA[0:n]驱动脚位；
DQ[0:127]、DQ[0:63]、DQ[64:127]资料脚位；
Channel-A、Channel-B、Channel-C、Channel-D、Channel-E、Channel-F、Channel-G、Channel-H通道；
IO输入输出接脚；DR、DR1第一驱动接脚；
DR2第二驱动接脚；
100硅穿孔菊炼测试装置；
110测试头；
120转换接口；130信号传输板；
131输入输出线路；132第一驱动线路；
140插座板；141第一资料接点；
142第二数据接点；143第一驱动接点；
144分享线路；145第一菊炼结构；
150待测硅穿孔装置；151第一通道；
200硅穿孔菊炼测试装置；
261第一终止电阻；262第二终止电阻；
263第三终止电阻；
300硅穿孔菊炼测试装置；
333第二驱动线路；346第二驱动接点；
347第二菊炼结构；350待测硅穿孔装置；
351第一信道；352第二通道；
400硅穿孔菊炼测试装置；
433第二驱动线路 446第二驱动接点；
447第二菊炼结构 450待测硅穿孔装置；
451第一信道；452第二通道；
461第一终止电阻；462第二终止电阻；
463第三终止电阻；464第四终止电阻；
500硅穿孔菊炼测试装置；
510测试头；
520转换接口；530信号传输板；
531输入输出线路；532驱动线路；
540插座板；550待测硅穿孔装置；
600硅穿孔菊炼测试装置；
610测试头；
620转换接口；630信号传输板；
631输入输出线路；632驱动线路；
640插座板；650待测硅穿孔装置；
700硅穿孔菊炼测试装置；
710测试头；
720转换接口；730信号传输板；
731输入输出线路；732驱动线路；
740插座板；750待测硅穿孔装置。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好的理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
依据本发明的第一具体实施例，一种加宽输入输出内存的硅穿孔菊炼测试装置100举例说明于图4的连接示意图。该硅穿孔菊炼测试装置100用以测试至少一待测硅穿孔装置150，该待测硅穿孔装置150包含多个第一通道151，每一第一通道151各具有相同的脚位定义，例如驱动脚位A[0:n]、资料脚位DQ[0:63]、DQ[64:127]。在本实施例中，该待测硅穿孔装置150为四信道，该多个第一通道151具体标示为Channel-A、Channel-B、Channel-C、Channel-D。该硅穿孔菊炼测试装置100包含一测试头110以及一转换接口120。
请参阅图4，该测试头110具有多个输入输出接脚IO与至少一第一驱动接脚DR。该测试头110为一测试机台对该转换接口120的接合接口。当该待测硅穿孔装置150为动态随机存取内存(DRAM)类型，该转换接口120为高精度定位板(Hi-Fix board)。该转换接口120包含一信号传输板130与一插座板140，该信号传输板130具有多个输入输出线路131与至少一第一驱动线路132，该插座板140具有多个第一数据接点141、多个第二数据接点142与至少一第一驱动接点143，该插座板140更具有多个分享线路144，其Y形连接该多个第一数据接点141与该多个第二数据接点142，并且该多个输入输出线路131连接对应的输入输出接脚IO与对应的该多个分享线路144，该第一驱动线路132连接对应的该第一驱动接脚DR与对应的该第一驱动接点143。
其中，该插座板140还具有多个第一菊炼结构145，用以串接该多个第一通道151的相同脚位，例如：一指定的第一信道151的驱动脚位A[0:n]串接下一次序第一信道151的驱动脚位A[0:n]、资料脚位DQ[0:63]串接下一次序的资料脚位DQ[0:63]、资料脚位DQ[64:127]串接下一次序的资料脚位DQ[64:127]。该多个第一菊炼结构145分组对应地断离于该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143之间。具体而言，该多个第一菊炼结构145为断脱机路或断离连接器，以提供特定的中继连接短路。其中上述断脱机路具体为在该插座板150内的线路结构中两端连接至测试针的断脱机路，上述断离连接器具体为包含两短路连接测试针(pogo pin)以及安装在该插座板150的结合槽内短路连接该两测试针(pogo pin)的缆线或网桥。当该待测硅穿孔装置150装载于该插座板140上，该多个第一通道151依序地以该多个第一菊炼结构145串联成组。该多个第一信道151的串联顺序为Channel-A、Channel-B、Channel-C、Channel-D。并且，该多个第一菊炼结构145的串联启始点包含该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143。
在本实施例中，该多个第一数据接点141与该多个第二数据接点142可为沟通于每一第一信道151的不同数据脚位定义，可被分辨为第一数据脚位定义(即数据脚位DQ[0:63]的组合)与第二数据脚位定义(即数据脚位DQ[64:127]的组合)。该多个输入输出线路131、该多个第一数据接点141与该多个第二数据接点142可为数量对应，例如64个。
当该待测硅穿孔装置150具有加宽输入输出(WIDE I/O)的规格与四信道，每一信道的数据脚位为128。该多个输入输出线路131的数量可控制为64，该第一驱动线路132的数量可控制为n+1，测试占用接脚数量为64个输入输出接脚IO与(n+1)个第一驱动接脚DR的总和。
因此，该加宽输入输出内存的硅穿孔菊炼测试装置建立待测硅穿孔装置在测试时多信道的菊炼串联与共享，减少对应每一待测硅穿孔装置的驱动接脚与输出/输入接脚的占用数量，进而对具有大量数据接脚沟通模式的待测硅穿孔装置进行测试。因此，增加测试机台内待测硅穿孔装置的可上板数量，减少不必要的组件装卸除时间浪费，进而降低测试成本。
依据本发明的第二具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置200举例说明于图5的连接示意图，其中对应于第一具体实施例相同名称与功能的组件以第一具体实施例的组件图号表示，并且不再赘述其细部相同结构。该硅穿孔菊炼测试装置200用以测试至少一待测硅穿孔装置150，该待测硅穿孔装置150包含多个第一通道151，每一第一通道151各具有相同的脚位定义，例如驱动脚位A[0:n]、资料脚位DQ[0:63]、DQ[64:127]。本实施例大致与第一具体实施例相同，该待测硅穿孔装置150为四信道，该多个第一通道151具体标示为Channel-A、Channel-B、Channel-C、Channel-D。该硅穿孔菊炼测试装置200包含一测试头110以及一转换接口120。
请参阅第5图，该测试头110具有多个输入输出接脚IO与至少一第一驱动接脚DR。该转换接口120包含一信号传输板130与一插座板140，该信号传输板130具有多个输入输出线路131与至少一第一驱动线路132，该插座板140具有多个第一数据接点141、多个第二数据接点142与至少一第一驱动接点143，该插座板140还具有多个分享线路144，其Y形连接该多个第一数据接点141与该多个第二数据接点142，并且该多个输入输出线路131连接对应的输入输出接脚IO与对应的该多个分享线路144，该第一驱动线路132连接对应的该第一驱动接脚DR与对应的该第一驱动接点143。
在本实施例中，该插座板140可另具有多个第一终止电阻261、多个第二终止电阻262与多个第三终止电阻263，该多个第一终止电阻261可连接对应于该多个第一数据接点141，该多个第二终止电阻262可连接对应于该多个第二数据接点142，该多个第三终止电阻263可连接对应于该第一驱动接点143，借以作为该多个第一菊炼结构145的串联终止点。该多个第一终止电阻261、该多个第二终止电阻262与该第三终止电阻263理论上可为50欧姆(ohm)，当信号在线路末端设有50欧姆电阻时，能够避免测试时反弹(bound back)所造成的反射噪声，让测试结果更稳定。
依据本发明的第三具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置300举例说明于图6的连接示意图，其中对应于第一具体实施例相同名称与功能的组件以第一具体实施例的组件图号表示，并且不再赘述其细部相同结构。该硅穿孔菊炼测试装置300用以测试至少一待测硅穿孔装置350，该待测硅穿孔装置350包含多个第一通道351，每一第一通道351各具有相同的脚位定义，例如驱动脚位CA[0:n]、资料脚位DQ[0:63]。在本实施例中，该待测硅穿孔装置350为八信道，该多个第一通道351具体标示为Channel-A、Channel-B、Channel-C、Channel-D；该待测硅穿孔装置350可另包含多个第二通道352，该多个第二通道352具体标示为Channel-E、Channel-F、Channel-G、Channel-H，每一第二通道352各具有与第一通道351相同的脚位定义，例如驱动脚位CA[0:n]、资料脚位DQ[0:63]。该硅穿孔菊炼测试装置300包含一测试头110以及一转换接口120。
请参阅图6，该测试头110具有多个输入输出接脚IO与至少一第一驱动接脚DR1，该测试头110可另具有至少一第二驱动接脚DR2。该转换接口120包含一信号传输板130与一插座板140，该信号传输板130具有多个输入输出线路131与至少一第一驱动线路132，在本实施例中，该信号传输板130可另具有至少一第二驱动线路333。该插座板140具有多个第一数据接点141、多个第二数据接点142与至少一第一驱动接点143，在本实施例中，该插座板140可另具有至少一第二驱动接点346。该插座板140更具有多个分享线路144，其Y形连接该多个第一数据接点141与该多个第二数据接点142，并且该多个输入输出线路131连接对应的输入输出接脚IO与对应的该多个分享线路144，该第一驱动线路132连接对应的该第一驱动接脚DR1与对应的该第一驱动接点143。该第二驱动线路333可连接对应的该第二驱动接脚DR2与对应的该第二驱动接点346。
其中，该插座板140更具有多个第一菊炼结构145，用以至少串接该多个第一通道351的相同脚位，例如：一指定的第一信道351的驱动脚位CA[0:n]串接下一次序第一信道351的驱动脚位CA[0:n]、一指定的第一信道351的数据脚位DQ[0:63]串接下一次序第一信道351的数据脚位DQ[0:63]，部分的第一菊炼结构145更可串接该多个第二信道352的相同数据脚位，例如：一指定的第二信道352的数据脚位DQ[0:63]串接下一次序第二信道352的数据脚位DQ[0:63]。该多个第一菊炼结构145分组对应地断离于该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143之间。当该待测硅穿孔装置350装载于该插座板140上，该多个第一信道351的串联顺序为Channel-A、Channel-B、Channel-C、Channel-D，该多个第二信道352的串联顺序为Channel-E、Channel-F、Channel-G、Channel-H。并且，该多个第一菊炼结构145的串联启始点包含该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143。在本实施例中，该插座板140更具有多个第二菊炼结构347，用以串接该多个第二信道352的相同驱动脚位CA[0:n]，该多个第二菊炼结构347的串联启始点包含该第二驱动接点346。
该多个第一数据接点141与该多个第二数据接点142可为沟通于不同串联信道的相同数据脚位定义，该多个第一数据接点141与该多个第二数据接点142皆是串联数据脚位DQ[0:63]但位于不同串连组合的信道，其中该多个第二通道352可依序地以该多个第二菊炼结构347串联成组而驱动分离于该多个第一信道351的菊炼串联组合，该多个第一数据接点141可沟通于每一第一信道351的对应数据脚位DQ[0:63]，该多个第二数据接点142可沟通于每一第二信道352的对应数据脚位DQ[0:63]。并且该第一驱动接点143可沟通于每一第一信道351的对应驱动脚位CA[0:n]，该第二驱动接点346可沟通于每一第二信道352的对应驱动脚位CA[0:n]。
当该待测硅穿孔装置350具有第二代加宽输入输出(WIDE I/O 2)的规格与八信道，每一信道的数据脚位为64。该多个输入输出线路131的数量可控制为64，该第一驱动线路132的数量可控制为(n+1)，该第二驱动线路333的数量可控制为(n+1)，测试占用接脚数量为64个输入输出接脚IO与(n+1)×2个驱动接脚DR1、DR2的总和。
依据本发明的第四具体实施例，另一种加宽输入输出内存的硅穿孔菊炼测试装置400举例说明于图7的连接示意图，其中对应于第一具体实施例相同名称与功能的组件以第一具体实施例的组件图号表示，并且不再赘述其细部相同结构。该硅穿孔菊炼测试装置400用以测试至少一待测硅穿孔装置450，该待测硅穿孔装置450包含多个第一通道451，每一第一通道451各具有相同的脚位定义，例如驱动脚位CA[0:n]、资料脚位DQ[0:63]，在本实施例中，该待测硅穿孔装置450为八信道，该多个第一通道451具体标示为Channel-A、Channel-B、Channel-C、Channel-D；该待测硅穿孔装置450可另包含多个第二通道452，该多个第二通道452具体标示为Channel-E、Channel-F、Channel-G、Channel-H。该硅穿孔菊炼测试装置400包含一测试头110以及一转换接口120。
请参阅图7，该测试头110具有多个输入输出接脚IO与至少一第一驱动接脚DR1，该测试头110可另具有至少一第二驱动接脚DR2。该转换接口120包含一信号传输板130与一插座板140，该信号传输板130具有多个输入输出线路131与至少一第一驱动线路132，在本实施例中，该信号传输板130可另具有至少一第二驱动线路433。该插座板140具有多个第一数据接点141、多个第二数据接点142与至少一第一驱动接点143，在本实施例中，该插座板140可另具有至少一第二驱动接点446。该插座板140还具有多个分享线路144，其Y形连接该多个第一数据接点141与该多个第二数据接点142，并且该多个输入输出线路131连接对应的输入输出接脚IO与对应的该多个分享线路144，该第一驱动线路132连接对应的该第一驱动接脚DR1与对应的该第一驱动接点143。该第二驱动线路433可连接对应的该第二驱动接脚DR2与对应的该第二驱动接点446。
其中，该插座板140还具有多个第一菊炼结构145，用以至少串接该多个第一通道451的相同脚位，例如：一指定的第一信道451的驱动脚位CA[0:n]串接下一次序第一信道451的驱动脚位CA[0:n]、一指定的第一信道451的数据脚位DQ[0:63]串接下一次序第一信道451的数据脚位DQ[0:63]，部分的第一菊炼结构145更可串接该多个第二信道452的相同数据脚位，例如：一指定的第二信道452的数据脚位DQ[0:63]串接下一次序第二信道452的数据脚位DQ[0:63]。该多个第一菊炼结构145分组对应地断离于该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143之间。当该待测硅穿孔装置450装载于该插座板140上，该多个第一通道451依序地以该多个第一菊炼结构145串联成组。该多个第一信道451的串联顺序为Channel-A、Channel-B、Channel-C、Channel-D，该多个第二信道452的串联顺序为Channel-E、Channel-F、Channel-G、Channel-H。并且，该多个第一菊炼结构145的串联启始点包含该多个第一数据接点141、该多个第二数据接点142与该第一驱动接点143。在本实施例中，该插座板140更具有多个第二菊炼结构447，用以串接该多个第二信道452的相同驱动脚位CA[0:n]，该多个第二菊炼结构447的串联启始点包含该第二驱动接点446。
该多个第一数据接点141与该多个第二数据接点142可为沟通于不同串联信道的相同数据脚位定义，即该多个第一信道451的数据脚位DQ[0:63]与该多个第二信道452的数据脚位DQ[0:63]为相同，但分别连接在不相同的串联组合，该多个第二通道452可依序地以该多个第二菊炼结构447串联成组而驱动分离于该多个第一信道451的该多个第一菊炼结构145的串联组合，该多个第一数据接点141可沟通于每一第一信道451的对应数据脚位DQ[0:63]，该多个第二数据接点142可沟通于每一第二信道452的对应数据脚位DQ[0:63]。
在本实施例中，该插座板140可另具有多个第一终止电阻461、多个第二终止电阻462、多个第三终止电阻463与多个第四终止电阻464，该多个第一终止电阻461可连接对应于该多个第一数据接点141，该多个第二终止电阻462可连接对应于该多个第二数据接点142，该多个第三终止电阻463可连接对应于该多个第一驱动接点143，该多个第四终止电阻464可连接对应于该多个第二驱动接点446，借以作为该多个第一菊炼结构145与该多个第二菊炼结构447的串联终止点。
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。
Claims (7)
1.一种加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，用以测试至少一待测硅穿孔装置，该待测硅穿孔装置包括多个第一通道，该硅穿孔菊炼测试装置包含：
一测试头，具有多个输入输出接脚与至少一第一驱动接脚；以及
一转换接口，包含一信号传输板与一插座板，该信号传输板具有多个输入输出线路与至少一第一驱动线路，该插座板具有多个第一数据接点、多个第二数据接点与至少一第一驱动接点，该插座板还具有多个分享线路，其Y形连接该多个第一数据接点与该多个第二数据接点，并且该多个输入输出线路连接对应的输入输出接脚与对应的该多个分享线路，该第一驱动线路连接对应的该第一驱动接脚与对应的该第一驱动接点；
其中，该插座板还具有多个第一菊炼结构，用以串接该多个第一通道的相同脚位，该多个第一菊炼结构分组对应地断离于该多个第一数据接点、该多个第二数据接点与该第一驱动接点之间；
其中，当该待测硅穿孔装置装载于该插座板上，该多个第一通道依序地以该多个第一菊炼结构串联成组，该多个第一菊炼结构的串联启始点包含该多个第一数据接点、该多个第二数据接点与该第一驱动接点。
2.根据权利要求1所述的加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，其中该多个第一数据接点与该多个第二数据接点为沟通于每一第一信道的不同数据脚位定义。
3.根据权利要求2所述的加宽输入输出内存的硅穿孔菊炼测试装置，其中该插座板还具有多个第一终止电阻、多个第二终止电阻与多个第三终止电阻，该多个第一终止电阻连接对应于该多个第一数据接点，该多个第二终止电阻连接对应于该多个第二数据接点，该多个第三终止电阻连接对应于该第一驱动接点。
4.根据权利要求1所述的加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，其中该多个第一数据接点与该多个第二数据接点为沟通于不同串联信道的相同数据脚位定义，其中该待测硅穿孔装置还包括多个第二通道，该多个第二通道依序地以多个第二菊炼结构串联成组而驱动分离于该多个第一信道的菊炼串联组合，该多个第一数据接点沟通于每一第一信道的对应数据脚位，该多个第二数据接点沟通于每一第二信道的对应数据脚位。
5.根据权利要求4所述的加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，其中该测试头还具有至少一第二驱动接脚，该信号传输板还具有至少一第二驱动线路，该插座板还具有至少一第二驱动接点，该第二驱动线路连接对应的该第二驱动接脚与对应的该第二驱动接点，该多个第二菊炼结构的串联启始点包含该第二驱动接点，并且该第一驱动接点沟通于每一第一信道的对应驱动脚位，该第二驱动接点沟通于每一第二信道的对应驱动脚位。
6.根据权利要求5所述的加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，其中该插座板另具有多个第一终止电阻、多个第二终止电阻、多个第三终止电阻与多个第四终止电阻，该多个第一终止电阻连接对应于该多个第一数据接点，该多个第二终止电阻连接对应于该多个第二数据接点，该多个第三终止电阻连接对应于该第一驱动接点，该多个第四终止电阻连接对应于该第二驱动接点。
7.根据权利要求1至6任一项所述的加宽输入输出内存的硅穿孔菊炼测试装置，其特征在于，其中该多个输入输出线路、该多个第一数据接点与该多个第二数据接点的数量对应。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610277592.0A CN107331630B (zh) | 2016-04-29 | 2016-04-29 | 加宽输入输出内存的硅穿孔菊炼测试装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610277592.0A CN107331630B (zh) | 2016-04-29 | 2016-04-29 | 加宽输入输出内存的硅穿孔菊炼测试装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107331630A CN107331630A (zh) | 2017-11-07 |
| CN107331630B true CN107331630B (zh) | 2019-08-13 |
Family
ID=60192305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610277592.0A Expired - Fee Related CN107331630B (zh) | 2016-04-29 | 2016-04-29 | 加宽输入输出内存的硅穿孔菊炼测试装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107331630B (zh) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW201122504A (en) * | 2009-12-24 | 2011-07-01 | Powertech Technology Inc | Co-used daisy chain test carrier |
| TWI412773B (zh) * | 2011-06-27 | 2013-10-21 | Powertech Technology Inc | 多驅動器交叉連接之記憶體測試裝置及其使用方法 |
| US8519735B2 (en) * | 2011-08-25 | 2013-08-27 | International Business Machines Corporation | Programming the behavior of individual chips or strata in a 3D stack of integrated circuits |
-
2016
- 2016-04-29 CN CN201610277592.0A patent/CN107331630B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN107331630A (zh) | 2017-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104965168B (zh) | 一种用于集成电路测试的fpga配置系统及方法 | |
| CN101464490B (zh) | 一种通用型测试板及其使用方法 | |
| US20060087021A1 (en) | Multilayer semiconductor device | |
| JP5845256B2 (ja) | デバイス貫通バイアのための試験技法 | |
| CN107068661B (zh) | 半导体装置 | |
| WO1983004315A1 (en) | Integrated circuit test apparatus | |
| CN105070320B (zh) | 一种存储器晶圆测试方法及存储器测试机 | |
| US8872534B2 (en) | Method and apparatus for testing devices using serially controlled intelligent switches | |
| CN104316859A (zh) | 一种具有高通用性的芯片测试设备 | |
| CN101553741A (zh) | 用于自动半导体晶片测试的半自动多路转接系统 | |
| KR20030083559A (ko) | 반도체 시험용 테스트 보드 | |
| CN204789920U (zh) | 一种用于集成电路测试的fpga配置系统 | |
| CN201681140U (zh) | 一种偏压配置接口及带偏压配置接口的可靠性测试板 | |
| CN102520340A (zh) | 具有测试结构的半导体封装元件及其测试方法 | |
| US20180259558A1 (en) | Testing device and testing method | |
| TWI412773B (zh) | 多驅動器交叉連接之記憶體測試裝置及其使用方法 | |
| US7888955B2 (en) | Method and apparatus for testing devices using serially controlled resources | |
| CN107331630B (zh) | 加宽输入输出内存的硅穿孔菊炼测试装置 | |
| EP2404181B1 (en) | Automated test equipment employing test signal transmission channel with embedded series isolation resistors | |
| CN107331631A (zh) | 加宽输入输出内存的硅穿孔测试装置 | |
| TWI590254B (zh) | 加寬輸入輸出記憶體之矽穿孔測試裝置 | |
| US5923097A (en) | Switching supply test mode for analog cores | |
| TWI582445B (zh) | 加寬輸入輸出記憶體之矽穿孔菊鍊測試裝置 | |
| Telikepalli et al. | Constant voltage-based power delivery scheme for 3-D ICs and interposers | |
| CN101339225B (zh) | 具有混合信号处理装置的测试界面 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190813 Termination date: 20210429 |