JP5087398B2 - 試験装置及びデバイスインターフェイス装置 - Google Patents

Description

本発明は、試験装置に関する。特に本発明は、デバイスに信号を入力し、それに応じて出力される信号によってそのデバイスの良否を判定する試験装置に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００５−１９８５５９号 出願日 ２００５年７月７日

近年、携帯電話等の小型電子機器の普及に伴って、LSIパッケージに対する小型、薄型化、高集積化、大容量化への要求が高まってきている。このような要求を満たす手段として、従来、MCP(Multi-Chip Package)が用いられている。MCPに拠れば、LSIパッケージ内に複数の互いに異なるLSIチップを積層させることができる。図６は、MCPにより設計されたLSIパッケージ６００の一例を示す。

LSIパッケージ６００は、ＤＲＡＭ６１０と、ＳＲＡＭ６２０と、フラッシュメモリ６３０とを備える。ＤＲＡＭ６１０、ＳＲＡＭ６２０、および、フラッシュメモリ６３０の各々は、この順に積層される。そして、ＤＲＡＭ６１０、ＳＲＡＭ６２０、および、フラッシュメモリ６３０の各々には、入出力用の端子が接続される。これらの入出力用の端子は、例えばBGA(Ball Grid Array)等の技術によってパッケージの底面等に配列される。

このようなLSIパッケージの良否を判定するためには、積層された各々のLSIチップの良否を判定する必要がある。このため、従来の試験装置は、複数のLSIチップの各々に対して、その良否を判定するための試験信号を出力する。各々のLSIチップに出力される試験信号は、例えば、LSIチップ毎に試験装置内に設けられた信号発生器から出力されていた。

図７は、従来の試験装置７００の一例を示す。本図では、この試験装置７００のうちＳＲＡＭ６２０を除いたＤＲＡＭ６１０およびフラッシュメモリ６３０を試験する機能について説明する。試験装置７００は、ＤＲＡＭ６１０に対応した第１群の試験ユニット７１０と、フラッシュメモリ６３０に対応した第２群の試験ユニット７２０との、２群の試験ユニットを必要とする。第１群の試験ユニット７１０は、試験信号生成部から出力された信号をドライバによってＤＲＡＭ６１０に供給する。そして、第２群の試験ユニット７１０は、ＤＲＡＭ６１０から出力された信号を論理比較部によって期待値信号と比較することによりＤＲＡＭ６１０の良否を判定する。一方で、試験ユニット７２０は、試験信号生成部から出力された信号をドライバによってフラッシュメモリ６３０に供給する。そして、試験ユニット７２０は、フラッシュメモリ６３０から出力された信号を論理比較部によって期待値信号と比較することによりフラッシュメモリ６３０の良否を判定する。
ここで、実際の試験装置においては、多数のＤＵＴを同時に試験実施できるように、試験ユニット７１０、７２０内に備える試験信号生成部、ドライバ、コンパレータ、論理比較器のチャンネル数は、数千チャンネルを備えている。
なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

図８は、試験装置７００によりＤＲＡＭ６１０およびフラッシュメモリ６３０の試験を同時に開始した場合の試験の経過を示す。ＤＲＡＭ６１０およびフラッシュメモリ６３０を並行して試験すると、ＤＲＡＭ６１０のアクセススピードが高速であるので、フラッシュメモリ６３０の試験に数倍程度の時間がかかる。このような場合、試験ユニット７１０は、フラッシュメモリ６３０の試験が終了するまでの間、次の試験を開始できずにアイドル状態となってしまう。

そこで本発明は、上記の課題を解決することのできる試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明によると、被試験デバイスを試験する試験装置であって、被試験デバイスに供給する試験信号を生成する試験信号生成部と、試験信号を出力するドライバと、ドライバおよび被試験デバイスの第１端子の間の配線上に設けられる第１スイッチと、ドライバおよび被試験デバイスの第２端子の間の配線上に設けられる第２スイッチと、被試験デバイスの第１端子に試験信号を供給する場合に第１スイッチをオンとして第２スイッチをオフとし、第２端子に試験信号を供給する場合に第１スイッチをオフとして第２スイッチをオンとする接続制御部とを備える試験装置を提供する。

また、第１スイッチがオフの場合に第１スイッチおよび第１端子の間の配線に接続され、予め設定された第１基準電圧を第１端子に供給する第１電圧出力部と、第２スイッチがオフの場合に第２スイッチおよび第２端子の間の配線に接続され、予め設定された第２基準電圧を第２端子に供給する第２電圧出力部とを更に備えてもよい。

また、第１電圧出力部は、設定値に応じた第１基準電圧を出力する第１ＤＡコンバータと、第１スイッチがオフの場合にＤＡコンバータの出力を第１端子に接続する第３スイッチとを有し、第２電圧出力部は、設定値に応じた第２基準電圧を出力する第２ＤＡコンバータと、第２スイッチがオフの場合にＤＡコンバータの出力を第２端子に接続する第４スイッチとを有してもよい。

また、第１スイッチがオフの場合に第１基準電圧を出力し、第２スイッチがオフの場合に第２基準電圧を出力する共通ＤＡコンバータを更に備え、第１電圧出力部は、第１スイッチがオフの場合に共通ＤＡコンバータの出力を第１端子に接続し、第２電圧出力部は、第２スイッチがオフの場合に共通ＤＡコンバータの出力を第２端子に接続してもよい。

また、第１スイッチをオンからオフに切り替える場合に、接続制御部は、試験信号生成部により第１基準電圧を出力させ、かつ、第１電圧出力部により第１基準電圧を第１端子に供給させた状態で第１スイッチをオフとしてもよい。

また、試験信号生成部およびドライバを有する試験モジュールが搭載されるテストヘッドと、被試験デバイスの種類に応じて交換され、ドライバおよび被試験デバイスの端子の間を接続するパフォーマンスボードとを更に備え、パフォーマンスボードは、第１スイッチ、第２スイッチ、第１電圧出力部、および第２電圧出力部を有してもよい。
また、第１端子および第２端子に共通の試験信号を供給する場合に、接続制御部は、第１スイッチおよび第２スイッチを共にオンとしてもよい。

また、本発明の他の形態においては、試験装置のテストヘッドに接続されて、テストヘッドと被試験デバイスとの間で中継接続するデバイスインターフェイス装置であって、テストヘッドに備えるドライバと被試験デバイスの第１端子の間における接続を開閉する第１スイッチと、テストヘッドに備えるドライバと被試験デバイスの第２端子の間における接続を開閉する第２スイッチと、第１スイッチの一端と第２スイッチの一端がドライバに接続され、第１スイッチの他端は被試験デバイスの第１端子へ接続され、被試験デバイスの第１端子に対して、開閉スイッチを介して所定の電圧を供給する第１電圧出力部と、第２スイッチの他端は被試験デバイスの第２端子へ接続され、被試験デバイスの第２端子に対して、開閉スイッチを介して所定の電圧を供給する第２電圧出力部とを備えることを特徴とするデバイスインターフェイス装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、被試験デバイスに試験信号を供給するドライバを複数の端子が共有することによって、試験に要する時間や費用を削減できる。

図１は、本実施例における試験装置１０の全体構成を示す。 図２は、本実施例におけるデバイスインターフェイス部１２０の構成を示す。 図３は、本実施例における試験モジュール１１０およびデバイスインターフェイス部１２０の機能構成を示す。 図４は、本実施例の変形例における試験モジュール１１０およびデバイスインターフェイス部１２０の機能構成を示す。 図５は、本実施例またはその変形例に係る試験装置１０による試験の進行過程を示す。 図６は、MCPにより設計されたLSIパッケージ６００の一例を示す。 図７は、従来の試験装置７００の一例を示す。 図８は、試験装置７００によりＤＲＡＭ６１０およびフラッシュメモリ６３０の試験を同時に開始した場合の試験の経過を示す。

符号の説明

１０ 試験装置
２０ 被試験デバイス（ＤＵＴ）
２２ ＤＲＡＭ
２４ フラッシュメモリ
１００ 制御装置
１１０ 試験モジュール
１２０ デバイスインターフェイス部
１３０ 試験信号生成部
１３５ 論理比較部
１４０ ドライバ
１４５ コンパレータ
１５０ スイッチ
１６０ スイッチ
１７０ 電圧出力部
１７２ ＤＡコンバータ
１７４ スイッチ
１８０ 電圧出力部
１８２ ＤＡコンバータ
１８４ スイッチ
１９０ スイッチ
１９５ スイッチ
２００ テストヘッド
２１０ パフォーマンスボード
２１５ ＤＳＡ部
２１８ ＭＢ部
２３０ ソケットボード
２４０ ソケット
４００ ＤＡコンバータ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施例における試験装置１０の全体構成を示す。試験装置１０は、制御装置１００と、試験モジュール１１０と、デバイスインターフェイス部１２０とを有する。制御装置１００は、被試験デバイス２０の良否を判定する試験全体を制御する。例えば、制御装置１００は、本発明に係る接続制御部の一例であって、試験モジュール１１０および被試験デバイス２０間の接続をデバイスインターフェイス部１２０によって制御させる。試験モジュール１１０は、試験信号を生成し、その試験信号をデバイスインターフェイス部１２０を経由して被試験デバイス２０に供給する。

デバイスインターフェイス部１２０は、試験モジュール１１０および被試験デバイス２０間の接続を制御する。具体的には、本実施例において、デバイスインターフェイス部１２０は、試験モジュール１１０をまずＤＲＡＭ２２に接続し、その試験終了後に試験モジュール１１０をフラッシュメモリ２４に接続する。これにより、試験モジュール１１０のアイドル時間をこれまでより削減することを目的とする。

図２は、本実施例におけるデバイスインターフェイス部１２０の構成を示す。デバイスインターフェイス部１２０は、パフォーマンスボード２１０を有する。パフォーマンスボード２１０は、ＤＳＡ部２１５（Ｄｅｖｉｃｅ Ｓｐｅｃｉｆｉｃ Ａｄａｐｔｅｒ）と、ＭＢ部２１８（ＭｏｔｈｅｒＢｏａｒｄ）とを有し、複数の試験モジュール１１０が搭載されるテストヘッド２００の上に載置される。なお、パフォーマンスボード２１０はハイフィックスと呼称される場合もある。

ＤＳＡ部２１５は、ＤＵＴ２０の品種に対応して製造される品種交換部であり、ＤＵＴ２０の種類に応じて交換されて使用される。ＤＳＡ部２１５は、複数のソケット２４０と、ソケットボード２３０とを有する。ソケット２４０は、ＤＵＴ２０を搭載し、ＤＵＴ２０の各端子をソケットボード２３０上の配線に電気的に接続する。ソケットボード２３０は、複数のソケット２４０の各端子と、ＤＳＡ部２１５をＭＢ部２１８に接続する複数のコネクタ（第１コネクタ）との間を基板上の配線により電気的に接続するべく設けられる。これによりソケットボード２３０は、各ソケット２４０の各端子からの配線を、テストヘッド２００に接続するのに好適な位置のコネクタへと導く。

ＭＢ部２１８は、ＤＳＡ部２１５を搭載し、複数のコネクタによりＤＳＡ部２１５の複数のコネクタに接続される。そして、ＭＢ部２１８は、複数のコネクタと、複数の試験モジュール１１０との間を、同軸ケーブル等のケーブルにより電気的に接続する。これによりＭＢ部２１８は、ＤＳＡ部２１５と複数の試験モジュール１１０との間を電気的に接続する。

図３は、本実施例における試験モジュール１１０およびデバイスインターフェイス部１２０の機能構成を示す。本例の試験対象となる被試験デバイス２０は、ＤＲＡＭ２２およびフラッシュメモリ２４を有する。ＤＲＡＭ２２は、複数の第１端子によって外部のデバイスインターフェイス部１２０と接続される。フラッシュメモリ２４は、複数の第２端子によって外部のデバイスインターフェイス部１２０と接続される。更に詳細には、ＤＲＡＭ２２およびフラッシュメモリ２４の各々は、例えば、アドレス信号用の端子、データ信号用の端子、および、制御信号用の端子を有する。試験装置１０は、これらの各々の端子に試験信号を入力することにより被試験デバイス２０を試験する。

試験モジュール１１０は、アドレス信号用の端子、データ信号用の端子、および、制御信号用の端子の各々に対応付けて、試験信号生成部１３０と、ドライバ１４０とを有する。試験信号生成部１３０およびドライバ１４０はＤＲＡＭ２２の試験およびフラッシュメモリ２４の試験に共用される。即ち例えば、試験信号生成部１３０およびドライバ１４０は、制御装置１００から受けた制御に基づき、ある時点ではＤＲＡＭ２２を試験し、他の時点ではフラッシュメモリ２４を試験する。本実施例は、このように試験信号生成部１３０およびドライバ１４０を共用できるようにし、試験装置１０全体の運用効率を高めて費用や処理時間を削減することを目的とする。

試験信号生成部１３０は、被試験デバイス２０に供給する試験信号を生成する。ドライバ１４０は、その試験信号をデバイスインターフェイス部１２０を経由して被試験デバイス２０に出力する。また、試験モジュール１１０は、論理比較部１３５と、コンパレータ１４５とを有してもよい。コンパレータ１４５は、被試験デバイス２０から出力信号を入力する。論理比較部１３５は、その出力信号を予め定められた期待値信号と比較することにより被試験デバイス２０の良否を判定する。

デバイスインターフェイス部１２０は、パフォーマンスボード２１０内にスイッチ１５０およびスイッチ１６０を有し、ドライバ１４０および被試験デバイス２０の端子の間を接続する。具体的には、スイッチ１５０は、本発明に係る第１スイッチの一例であって、ドライバ１４０および被試験デバイス２０の第１端子の間の配線上に設けられる。また、スイッチ１６０は、本発明に係る第２スイッチの一例であって、ドライバ１４０および被試験デバイス２０の第２端子の間の配線上に設けられる。デバイスインターフェイス部１２０は、制御装置１００から受けた制御に基づき、被試験デバイス２０の第１端子に試験信号を供給する場合にスイッチ１５０をオンとしてスイッチ１６０をオフとする。一方、デバイスインターフェイス部１２０は、制御装置１００から受けた制御に基づき、被試験デバイス２０の第２端子に試験信号を供給する場合にスイッチ１５０をオフとしてスイッチ１６０をオンとする。

さらに、デバイスインターフェイス部１２０は、パフォーマンスボード２１０内に、予め定められた第１基準電圧を第１端子に供給する第１電圧出力部の一例である電圧出力部１７０と、予め定められた第２基準電圧を第２端子に供給する第２電圧出力部の一例である電圧出力部１８０とを有する。電圧出力部１７０は、スイッチ１５０がオフの場合にスイッチ１５０および第１端子の間の配線に接続される。具体的には、電圧出力部１７０は、設定値に応じた第１基準電圧を出力する第１ＤＡコンバータの一例であるＤＡコンバータ１７２と、スイッチ１５０がオフの場合にＤＡコンバータ１７２の出力を第１端子に接続する第３スイッチの一例であるスイッチ１７４とを有する。この第１基準電圧は、ＤＲＡＭ２２を安定的な待機状態とする適切な電圧値に設定されている。これにより、ＤＲＡＭ２２の試験が行われていない期間中であってもＤＲＡＭ２２を安定的な状態に維持することができる。

また、電圧出力部１８０は、スイッチ１６０がオフの場合にスイッチ１６０および第２端子の間の配線に接続される。具体的には、電圧出力部１８０は、設定値に応じた第２基準電圧を出力するＤＡコンバータ１８２と、スイッチ１６０がオフの場合にＤＡコンバータ１８２の出力を第２端子に接続する第４スイッチの一例であるスイッチ１８４とを有する。この第２基準電圧は、上述の第１基準電圧と異なってもよく、フラッシュメモリ２４を安定的な待機状態とする適切な電圧値に設定されている。これにより、フラッシュメモリ２４の試験が行われていない期間中であってもフラッシュメモリ２４を安定的な状態に維持することができる。

ここで、制御装置１００がスイッチ１５０をオフとしてスイッチ１７４をオンとする処理過程の過渡状態が問題となる。即ち例えば、スイッチ１５０をオフとしてからスイッチ１７４をオンとするのであれば、その間の期間においてＤＲＡＭ２２に印加される電圧値は不定となる。このため、ＤＲＡＭ２２を不安定な状態とし、ひいてはＤＲＡＭ２２の動作障害や故障を招くおそれがある。これを防止するべく、制御装置１００は、スイッチ１５０をオフとする前にスイッチ１７４をオンとする。但し、試験信号生成部１３０から出力される電圧がＤＡコンバータ１７２から出力される電圧と異なる場合にはやはり、ＤＲＡＭ２２の動作は不安定となる。そこで、好ましくは、制御装置１００は、スイッチ１５０をオンからオフに切り替える過渡状態において、まず、試験信号生成部１３０により第１基準電圧を出力させる。そして、制御装置１００は、スイッチ１７４をオフからオンにすることにより、電圧出力部１７０により第１基準電圧を第１端子に供給させる。この状態において、制御装置１００は、スイッチ１５０をオンからオフとする。これにより、試験終了時や開始時においても被試験デバイス２０を安定的な状態に維持することができる。また、ＤＡコンバータ１７２とスイッチ１７４との間に所望の抵抗（例えば数KΩ）を直列接続して、スイッチ１５０やスイッチ１７４がオン／オフする過渡期における不安定な電圧レベルを防止するようにしても良い。同様に、ＤＡコンバータ１８２とスイッチ１８４との間に所望の抵抗（例えばドライバ１４０の出力インピーダンスよりも十分高い数ＫΩの抵抗）を直列接続しても良い。また、電圧出力部１７０から供給する電圧がゼロ電圧で良い場合には、ＤＡコンバータ１７２、１８２を削除し、回路アースへ直接又は所望の抵抗を介して接続しても良い。

以上で説明したデバイスインターフェイス部１２０が有する各機能のうち、少なくとも一部分は、デバイスインターフェイス部１２０に代えて試験モジュール１１０に設けられてもよい。即ち例えば、試験モジュール１１０が、電圧出力部１７０および電圧出力部１８０を有し、デバイスインターフェイス部１２０内に設けられた配線上に電圧を供給してもよい。

以上、本実施例に係る試験装置１０によれば、１群の試験モジュール１１０のみによって、ＭＣＰにおける各々のＬＳＩチップが試験信号生成部１３０およびドライバ１４０などの試験モジュールを共用できるようにすることで、試験モジュールを半減でき、試験装置１０全体の運用効率を高めて費用や処理時間を削減することができる。なお、被試験デバイス２０が異種のＬＳＩチップではなく同種のＬＳＩチップを複数有している場合で、両者のＬＳＩチップからの出力信号が干渉しない場合には、これらのＬＳＩチップに対して同時に同一の試験信号を供給してもよい。即ち例えば、第１端子および第２端子に共通の試験信号を供給する場合に、制御装置１００は、スイッチ１５０およびスイッチ１６０を共にオンとする。これにより、同時並列的に試験を進行させて試験装置１０の運用効率を更に高めることができる。

また、試験装置１０によれば、同一のＤＵＴ内の複数のＬＳＩチップのみならず、複数のＤＵＴを交互に試験することもできる。即ち例えば、試験信号生成部１３０およびドライバ１４０は、第１ＤＵＴの端子、および、第２ＤＵＴの端子に接続される。スイッチ１５０は、ドライバ１４０および第１ＤＵＴの配線上に設けられ、スイッチ１６０は、ドライバ１４０および第２ＤＵＴの配線上に設けられる。制御装置１００は、第１ＤＵＴに試験信号を供給する場合にスイッチ１５０をオンとしてスイッチ１６０をオフとし、第２ＤＵＴに試験信号を供給する場合にスイッチ１５０をオフとしてスイッチ１６０をオンとする。これにより、種類の異なる複数のＤＵＴをこれまでよりも効率よく試験することができる。

図４は、本実施例の変形例における試験モジュール１１０およびデバイスインターフェイス部１２０の機能構成を示す。本変形例に係る試験モジュール１１０は、図３に示した試験モジュール１１０と略同一であるので説明を省略する。一方、本変形例に係るデバイスインターフェイス部１２０は、図３に示したデバイスインターフェイス部１２０とは異なり、ＤＡコンバータ１７２、スイッチ１７４、ＤＡコンバータ１８２およびスイッチ１８４を有しなくてもよい。これらに代えて、デバイスインターフェイス部１２０は、ＤＡコンバータ４００、スイッチ１９０、および、スイッチ１９５を有する。

ＤＡコンバータ４００は、本発明に係る共通ＤＡコンバータの一例であり、スイッチ１５０がオフの場合に第１基準電圧を出力し、スイッチ１６０がオフの場合に第２基準電圧を出力する。電圧出力部１７０は、スイッチ１７４に代えて、ＤＡコンバータ４００と第１端子とを接続する配線上に設けられるスイッチ１９０を有する。そして、電圧出力部１７０は、スイッチ１５０がオフの場合に、スイッチ１９０をオンにすることによりＤＡコンバータ４００の出力を第１端子に接続する。また、ＤＡコンバータ４００の出力端に所望の抵抗（例えば数KΩ）を直列接続して、スイッチ１５０、１６０やスイッチ１９０、１９５がオン／オフする過渡期における不安定な電圧レベルを防止するようにしても良い。

電圧出力部１８０は、スイッチ１８４に代えて、ＤＡコンバータ４００と第２端子とを接続する配線上に設けられるスイッチ１９５を有する。そして、電圧出力部１８０は、スイッチ１６０がオフの場合に、スイッチ１９５をオンにすることによりＤＡコンバータ４００の出力を第２端子に接続する。

以上、本図に示す構成によっても、１群の試験モジュール１１０のみによって、ＤＲＡＭ２２およびフラッシュメモリ２４で試験信号生成部１３０およびドライバ１４０を共用して、試験装置１０全体の運用効率を高めることができる。更に、本例においては、ＤＡコンバータ４００までもをＤＲＡＭ２２およびフラッシュメモリ２４で共用することで、試験装置１０の試験モジュールを半減でき、回路構成を簡略化できる。

図５は、本実施例またはその変形例に係る試験装置１０による試験の進行過程を示す。１群の試験モジュール１１０の場合には、（ａ）に示すように、MCP内に設けられたDRAMおよびフラッシュメモリの試験は逐次的に行われ、図８に示したようなアイドル時間は生じない。また、試験に必要な試験信号生成部１３０およびドライバ１４０等のリソースは、１組のみ設けてあれば充分である。次に、２群の試験モジュール１１０を備える場合には、試験信号生成部１３０およびドライバ１４０を従来と同様の数設けた場合であり、図５（ｂ）に示したように、同時並行的に複数の端子群を試験することができるので、デバイス試験のスループットが２倍近くまで向上できる。

次に、上述した本発明では、図３、図４に示すように、１チャンネルのドライバ１４０に対して、２グループ（第１端子、第２端子）へ切り替えて接続可能な具体例で説明したが、波形品質に支障とならない場合には、３グループ以上の接続構成にしても良い。
また、スイッチ１５０，１６０を個別に制御するようにしても良い。この場合には、異なるＤＵＴ品種に対して、ＤＳＡ部２１５が共用できる場合がある。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (7)

1. 第１ＬＳＩチップ及び前記第１ＬＳＩチップと異なる第２ＬＳＩチップを有する被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに供給する試験信号を生成する試験信号生成部と、
   前記試験信号を出力するドライバと、
   前記ドライバおよび前記被試験デバイスの前記第１ＬＳＩチップの第１端子の間の配線上に設けられる第１スイッチと、
   前記ドライバおよび前記被試験デバイスの前記第２ＬＳＩチップの第２端子の間の配線上に設けられる第２スイッチと、
   前記被試験デバイスの前記第１端子に前記試験信号を供給する場合に前記第１スイッチをオンとして前記第２スイッチをオフとし、前記第２端子に前記試験信号を供給する場合に前記第１スイッチをオフとして前記第２スイッチをオンとする接続制御部と
   を備える試験装置。
2. 前記第１スイッチおよび前記第１端子の間の配線に接続され、前記第１スイッチがオフの場合に予め設定された第１基準電圧を前記第１端子に供給する第１電圧出力部と、
   前記第２スイッチおよび前記第２端子の間の配線に接続され、前記第２スイッチがオフの場合に予め設定された第２基準電圧を前記第２端子に供給する第２電圧出力部と
   を更に備える請求項１に記載の試験装置。
3. 前記第１電圧出力部は、
   設定値に応じた前記第１基準電圧を出力する第１ＤＡコンバータと、
   前記第１スイッチと前記第１端子との間の配線と前記第１ＤＡコンバータの出力との間に設けられ、前記第１スイッチがオフの場合に前記第１ＤＡコンバータの出力を前記第１端子に接続する第３スイッチと
   を有し、
   前記第２電圧出力部は、
   設定値に応じた前記第２基準電圧を出力する第２ＤＡコンバータと、
   前記第２スイッチと前記第２端子との間の配線と前記第２ＤＡコンバータの出力との間に設けられ、前記第２スイッチがオフの場合に前記第２ＤＡコンバータの出力を前記第２端子に接続する第４スイッチと
   を有する請求項２に記載の試験装置。
4. 第３スイッチを介して前記第１スイッチと前記第１端子との間の配線上に接続されるとともに、第４スイッチを介して前記第２スイッチと前記第２端子との間の配線上に接続され、前記第１スイッチがオフの場合に前記第１基準電圧を出力し、前記第２スイッチがオフの場合に前記第２基準電圧を出力する共通ＤＡコンバータを更に備え、
   前記第１電圧出力部は、前記第１スイッチがオフの場合に前記共通ＤＡコンバータの出力を前記第１端子に接続し、
   前記第２電圧出力部は、前記第２スイッチがオフの場合に前記共通ＤＡコンバータの出力を前記第２端子に接続する
   請求項２に記載の試験装置。
5. 前記第１スイッチをオンからオフに切り替える場合に、前記接続制御部は、前記試験信号生成部により前記第１基準電圧を出力させ、かつ、前記第１電圧出力部により前記第１基準電圧を前記第１端子に供給させた状態で前記第１スイッチをオフとする請求項２から４のいずれか１項に記載の試験装置。
6. 前記試験信号生成部および前記ドライバを有する試験モジュールが搭載されるテストヘッドと、
   前記被試験デバイスの種類に応じて交換され、前記ドライバおよび前記被試験デバイスの端子の間を接続するパフォーマンスボードと
   を更に備え、
   前記パフォーマンスボードは、前記第１スイッチ、前記第２スイッチ、前記第１電圧出力部、および前記第２電圧出力部を有する
   請求項２から５のいずれか１項に記載の試験装置。
7. 試験装置のテストヘッドに接続されて、前記テストヘッドと、第１ＬＳＩチップ及び前記第１ＬＳＩチップと異なる第２ＬＳＩチップを有する被試験デバイスとの間で中継接続するデバイスインターフェイス装置であって、
   前記テストヘッドに備えるドライバと前記被試験デバイスの前記第１ＬＳＩチップの第１端子の間における接続を開閉する第１スイッチと、
   前記テストヘッドに備える前記ドライバと前記被試験デバイスの前記第２ＬＳＩチップの第２端子の間における接続を開閉する第２スイッチと、
   前記第１スイッチの一端と前記第２スイッチの一端が前記ドライバに接続され、
   前記第１スイッチの他端は前記被試験デバイスの第１端子へ接続され、
   前記被試験デバイスの第１端子に対して、開閉スイッチを介して予め定められた第１基準電圧を供給する第１電圧出力部と、
   前記第２スイッチの他端は前記被試験デバイスの第２端子へ接続され、
   前記被試験デバイスの第２端子に対して、開閉スイッチを介して予め定められた第２基準電圧を供給する第２電圧出力部と、
   を備えることを特徴とするデバイスインターフェイス装置。

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