KR20120107379A - 멀티칩 패키지 테스트 시스템 - Google Patents

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Abstract

테스트 헤드에 대상 멀티칩 패키지의 테스트에 필요한 복수 개의 사이트 보드를 장착하고, 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경할 수 있는 배선 변경 수단을 이용함으로써 복수 개의 반도체 칩들이 실장된 멀티칩 패키지에 대한 테스트를 한 단계(1 path)로 수행할 수 있도록 하는 멀티칩 패키지 테스트 시스템을 제안한다.
멀티칩 패키지의 테스트 조건에 맞게 구성되는 테스트 헤드; 멀티칩 패키지가 장착되는 소켓 보드; 테스트 헤드에 접속되는 베이스 보드; 및 소켓 보드와 베이스 보드 사이에 배치되어 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경하는 배선 변경 수단을 포함함으로써, 멀티칩 패키지를 보다 효율적으로 테스트할 수 있다.

Description

멀티칩 패키지 테스트 시스템{SYSTEM FOR TESTING MULTI CHIP PACKAGE}
복수 개의 반도체 칩들이 실장된 패키지(멀티칩 패키지)를 보다 효율적으로 테스트할 수 있는 멀티칩 패키지 테스트 시스템에 관한 것이다.
일반적으로, 반도체 장치에 대한 테스트는 미리 규정된 테스트 기준에 의거하여 수행된다. 이러한, 반도체 장치에 대한 테스트는 크게 웨이퍼 레벨(wafer level)에서의 테스트와 패키지 레벨(package level)에서의 테스트로 구분된다.
웨이퍼 레벨에서의 테스트는 웨이퍼 상에 형성된 반도체 칩에 대해 DC 특성, AC 특성의 측정 및 동작 테스트를 실시하여 개별 반도체 칩을 양품 또는 불량품으로 선별하기 위한 과정으로, 웨이퍼 테스트의 수행 결과 양품으로 선별된 반도체 칩에 한하여 다음 공정인 패키징(packaging) 공정으로 이행하게 된다.
패키징 공정이 완료된 반도체 패키지에 대해서는 정상 동작 조건보다 높은 온도, 전압 및 전류 등으로 스트레스를 인가하여 반도체 패키지의 수명 및 결합 발생 여부를 체크하는 번인 테스트(burn-in test)를 수행하게 되는데, 여기서 초기 불량 가능성이 있는 반도체 패키지를 선별하고 양품 시료에 대해서만 최종적으로 DC 특성, AC 특성의 측정 및 동작 테스트를 재수행하게 된다. 이 때에는 웨이퍼 테스트 항목과 유사하거나 좀 더 실제 동작에 가까운 조건으로 테스트를 수행하는 것이 일반적이다.
전술한 웨이퍼 레벨에서의 테스트나 패키지 레벨에서의 테스트 과정에서는 많은 양의 반도체 칩을 빠르게 테스트하기 위해 일반적으로 자동화 테스트 장비(Automated Test Equipment; ATE)를 이용하게 된다. 반도체 칩의 특성이나 사양에 따라 특화된 자동화 테스트 장비가 시장에 존재한다.
한편, 최근 들어 반도체 산업의 발전 및 사용자(소비자)의 요구에 따라 반도체 칩(반도체 소자) 등을 이용하는 거의 모든 전자 시스템(예를 들면, 컴퓨터, 휴대전화, 개인용 휴대 단말기 등)은 더욱더 고기능화 및 경박 단소화되어 가는 추세이다. 이에 따라 근래에 개발된 반도체 패키지 중의 하나가 멀티칩 패키지(Multi Chip Package; MCP)이다. 멀티칩 패키지는 리드 프레임에 복수 개(두 개 이상)의 반도체 칩을 탑재하여 하나의 패키지로 구성한 반도체 장치로, 예를 들면 하나의 패키지 안에 에스램(SRAM), 디램(DRAM), 낸드 플래쉬 메모리(NAND Flash Memory) 등이 집적화되어 있는 새로운 개념의 제품이다. 이처럼 하나의 멀티칩 패키지 내에 에스램, 디램 및 낸드 플래쉬 메모리가 통합되어 있는 경우, 개별 단품(칩)을 사용할 때보다 약 40%의 실장 면적이 줄어든다. 따라서 소형화가 필요한 휴대용 전화기, 개인용 휴대 단말기 및 디지털 카메라와 같은 소형 전자 제품에 적용하기 위해 다양한 반도체 칩들이 멀티칩 패키지화 되고 있다.
도 1은 낸드 플래쉬 메모리와 DDR3(디램의 일종)를 통합하여 하나의 패키지로 구성한 멀티칩 패키지를 예시한 도면이다. 도 1에 도시된 멀티칩 패키지(10)는 두 개의 메모리 반도체 칩(2, 4)을 하나의 패키지로 통합한 경우에 해당한다.
도 1에 도시된 바와 같이, 멀티칩 패키지(10) 내에 탑재된 반도체 칩들(2, 4)이 각각 분리된 핀(pin)을 가지는 경우도 있지만, 핀의 개수를 줄이기 위해 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는 경우도 있다. 멀티칩 패키지 내의 반도체 칩들이 핀을 공유하는 경우에는 각 반도체 칩을 동시에 사용할 수 없다는 단점이 있다.
이러한 멀티칩 패키지는 그 조합 형태에 따라 다양한 내부 구성을 가질 수 있기 때문에, 각 멀티칩 패키지에 대해 특화된 자동화 테스트 장비가 별도로 존재하지 않는다. 따라서, 멀티칩 패키지에 대한 테스트를 수행하고자 할 때에는 멀티칩 패키지 내에 탑재된 각각의 반도체 칩에 대해 특화 개발된 개별 자동화 테스트 장비를 이용하여 여러 단계에 걸친 테스트 과정을 수행하는 것이 일반적이다.
도 2는 도 1에 도시된(낸드 플래쉬 메모리와 DDR3이 조합된) 멀티칩 패키지에 대해 두 단계로 이루어진 테스트(2 path test)가 수행되는 과정을 설명하기 위한 개념도이다.
도 2에 도시된 바와 같이, 낸드 플래쉬 메모리(2)와 DDR3(4)이 조합된 멀티칩 패키지(10)에 대한 테스트 수행 시에는 먼저, 낸드 플래쉬 메모리용 자동화 테스트 장비(20)를 이용하여 멀티칩 패키지(10)에 탑재된 낸드 플래쉬 메모리(2)에 대한 테스트를 수행하고(제 1 단계), 이후 DDR3용 자동화 테스트 장비(30)를 이용하여 멀티칩 패키지(10)에 탑재된 DDR3(4)에 대한 테스트를 수행하게 된다(제 2 단계).
도 2에 도시된 멀티칩 패키지(10) 내에는 두 개의 반도체 칩(2, 4)이 탑재되어 있기 때문에 두 단계로 이루어진 테스트(2 path test)를 수행하게 되지만, 일반적으로 멀티칩 패키지에 대한 테스트 수행 시에는 멀티칩 패키지 내에 탑재된 반도체 칩의 개수에 상응하는 단계로 이루어진 테스트를 수행하게 된다.
하지만, 전술한 바와 같이 멀티칩 패키지에 대해 두 단계 이상으로 이루어진 테스트를 수행하는 경우에는 테스트 대상 장치(Device Under Test; DUT)인 멀티칩 패키지의 반송(搬送)을 담당하는 핸들러 관련 작업 역시 증가하게 되므로, 이에 따라 물류 비용, 테스트 소요 시간 및 재공(Work In Process: WIP) 재고가 증가하는 문제점이 있었다. 또한, 테스트가 두 단계 이상으로 수행됨에 따라 작업자의 핸들링(handling)이 증가함으로써 테스트 오류로 인한 손실 역시 증가하여 전체적인 수율(yield)에 악영향을 미치는 문제점이 있었다.
테스트 헤드에 대상 멀티칩 패키지의 테스트에 필요한 복수 개의 사이트 보드를 장착하고, 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경할 수 있는 배선 변경 수단을 이용함으로써 복수 개의 반도체 칩들이 실장된 멀티칩 패키지에 대한 테스트를 한 단계(1 path)로 수행할 수 있도록 하는 멀티칩 패키지 테스트 시스템을 제안하고자 한다.
이를 위해 본 발명의 일 측면은 멀티칩 패키지의 테스트 조건에 맞게 구성되는 테스트 헤드; 멀티칩 패키지가 장착되는 소켓 보드; 테스트 헤드에 접속되는 베이스 보드; 및 소켓 보드와 베이스 보드 사이에 배치되어 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경하는 배선 변경 수단을 포함한다.
또한, 멀티칩 패키지는 복수 개의 메모리 반도체 칩을 조합하여 하나의 패키지로 구성한 반도체 장치이다.
또한, 멀티칩 패키지는 메모리 반도체 칩과 단일 칩 시스템(SOC)을 복수 개 조합하여 하나의 패키지로 구성한 반도체 장치이다.
또한, 테스트 헤드에는 멀티칩 패키지의 테스트에 필요한 복수 개의 사이트 보드가 장착된다.
또한, 배선 변경 수단은 슬라이드 스위치(slide switch)를 포함하여 구성된다.
또한, 배선 변경 수단은 공압 액추에이터(Pneumatic Actuator)를 더 포함하고, 공압 액추에이터에 의해 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계가 변경된다.
또한, 멀티칩 패키지에 대한 테스트가 이루어지도록 일정 수량의 멀티칩 패키지를 반송하고 테스트 결과에 따라 멀티칩 패키지를 양품 또는 불량품으로 분류하여 적재하는 핸들러를 더 포함한다.
또한, 멀티칩 패키지의 테스트를 수행하기 위한 테스트 프로그램을 내장하고 있는 제어장치를 더 포함한다.
또한, 배선 변경 수단의 전기적 배선 관계 변경은 제어장치에 내장된 테스트 프로그램을 통해 이루어진다.
제안된 멀티칩 패키지 테스트 시스템에 의하면, 테스트 헤드에 대상 멀티칩 패키지의 테스트에 필요한 복수 개의 사이트 보드를 장착하고, 테스트 헤드에 장착된 사이트 보드의 채널과 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경할 수 있는 배선 변경 수단을 이용함으로써 복수 개의 반도체 칩들이 실장된 멀티칩 패키지에 대한 테스트를 한 단계(1 path)로 수행할 수 있다.
또한, 제안된 멀티칩 패키지 테스트 시스템에 의하면, 멀티칩 패키지에 대한 테스트를 한 단계의 테스트로 수행할 수 있어 핸들러 관련 작업이 감소하게 되므로, 이에 따라 물류 비용, 테스트 소요 시간 및 재공 재고를 줄일 수 있다. 아울러, 멀티칩 패키지에 대한 테스트가 한 단계로 수행됨에 따라 작업자의 핸들링(handling)이 감소함으로써 테스트 오류로 인한 손실 역시 감소하여 전체적인 수율(yield)이 향상될 수 있다.
또한, 제안된 멀티칩 패키지 테스트 시스템에 의하면, 테스트에 필요한 사이트 보드들을 장착함으로써 멀티칩 패키지의 테스트에 대한 최적의 테스트 헤드를 구성하는 것이 가능하므로, 새로운 멀티칩 패키지의 개발 시 테스트에 필요한 새로운 사이트 보드들을 옵션 형태로 개발하여 테스트 헤드에 추가하면 되기 때문에 기존 테스트 헤드의 이용이 가능해져 새로운 자동화 테스트 장비 개발에 투자되는 노력과 비용을 줄일 수 있다.
도 1은 낸드 플래쉬 메모리와 DDR3를 통합하여 구성한 멀티칩 패키지를 예시한 도면이다.
도 2는 도 1에 도시된 멀티칩 패키지에 대해 두 단계로 이루어진 테스트가 수행되는 과정을 설명하기 위한 개념도이다.
도 3은 기존 Per Site 기반 반도체 장치 테스트 시스템(Tester Per Site)의 구성을 개략적으로 도시한 도면이다.
도 4는 기존 Per Site 기반 반도체 장치 테스트 시스템을 구성하는 테스트 헤드 및 하이픽스 장치의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 멀티칩 패키지 테스트 시스템의 구성을 개략적으로 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 멀티칩 패키지 테스트 시스템을 구성하는 테스트 헤드 및 하이픽스 장치의 구조를 나타낸 도면이다.
도 7은 멀티칩 패키지 내에 탑재된 반도체 칩들이 각각 분리된 핀을 가지는 경우의 멀티칩 패키지와 테스트 보드 사이의 연결 구조를 나타낸 도면이다.
도 8은 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는 경우의 멀티칩 패키지와 테스트 보드 사이의 연결 구조를 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.
도 3은 기존 Per Site 기반 반도체 장치 테스트 시스템(Tester Per Site)의 구성을 개략적으로 도시한 도면이다.
도 3에 도시된 바와 같이, Per Site 기반 반도체 장치 테스트 시스템(100)은 반도체 장치를 테스트하는 테스트 헤드(110), 테스트가 이루어지도록 일정 수량의 반도체 장치를 반송하고 테스트 결과에 따라 반도체 장치들을 등급별로 분류하여 적재하는 핸들러(120), 테스트 헤드(110)와 핸들러(120) 사이에 개재되어 반도체 장치와 테스트 헤드(110) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 장치(130) 및 테스트 헤드(110)에 연결되어 반도체 장치의 테스트 과정 전반을 제어하는 제어장치(140)을 포함한다.
테스트 헤드(110)는 하나의 테스트 헤드 기판과 그 일면 또는 양면에 탑재된 각종 회로 소자들을 포함하여 이루어진다. 테스트 헤드(110)의 내부에는 반도체 장치의 테스트를 위한 일체의 하드웨어(Hardware)가 내장되어 있으며, 복수 개의 보드(board)를 장착함으로써 채널수를 확장할 수 있다.
최근 자동화 테스트 장비 분야의 기술 발달로 인해 반도체 장치 테스트 시스템이 과거 메인 프레임(main frame) 방식의 중앙 집중식 테스트 구조에서 벗어나 per site 구조로 변화되고 있는 추세이다. per site 구조는 사이트 보드(Site Board, 112)에 테스트 패턴 프로그램을 제어장치(140)로부터 전송받아 실행하는 CPU, 패턴 논리 데이터를 생성하는 패턴 생성기(Pattern Generator; PG), 기준 클럭(clock)을 발생시키는 타이밍 발생기(Timing Generator; TG), 원하는 타이밍 에지(timing edge)를 생성하는 포맷 컨트롤러(Format Controller; FC), 반도체 장치에 직접 테스트 패턴에 따른 전류 및 전압을 인가하는 회로인 핀 일렉트로닉스(Pin Electronics: PE) 및 반도체 장치의 테스트 결과(페일 데이터)를 저장하는 페일 메모리(Fail Memory; FM) 등 반도체 장치의 테스트에 필요한 구성 요소 전부를 탑재하여 한 장의 보드로 반도체 장치의 테스트가 가능하도록 한 구조이다. 하나의 사이트 보드(112)에는 I/O 채널이 허용하는 한 복수 개의 반도체 장치를 연결하게 동시에 테스트를 수행하게 된다. per site 기반 반도체 장치 테스트 시스템(100)의 테스트 헤드(110)에는 복수 개의 사이트 보드(112)가 장착되며, 사이트 보드(112) 사이에는 버스(bus) 등을 통해 연결되어 동기화 및 통신을 수행한다.
per site 기반 반도체 장치 테스트 시스템(100)에서는 테스트 헤드(110)에 디지털 I/O 보드, 파라미터 측정 유닛(Parametric Measurement Unit; PMU), RF 보드, 고속 I/O 보드, DPS(Device Power Supply) 보드 등 원하는 옵션 보드(Option Board) 형태로 제작하여 필요한 만큼 장착 가능하기 때문에 테스트 대상 장치(DUT)에 따라 테스트 헤드(110)의 구성을 적절하게 변경하는 것이 가능하다는 장점이 있다.
핸들러(120)는 테스트 대상 장치(DUT)인 반도체 장치의 반송을 담당하는 장치로, 핸들러(120)에 의해 반도체 장치들이 수납된 테스트 트레이(미도시)가 하이픽스 장치(130) 내 소켓 보드(132)에 결합됨으로써, 테스트 대상인 각 반도체 장치들이 테스트 헤드(110)에 전기적으로 접촉하여, 반도체 장치에 대한 테스트가 수행된다. 이후 테스트가 종료되면 핸들러(120)는 각 반도체 장치를 테스트 헤드(110)로부터 반출하여 테스트 결과에 따라 테스트 트레이에 탑재함으로써, 양품과 불량품의 카테고리의 구분을 행하게 된다. 이 때, 테스트 대상 장치(DUT)가 멀티칩 패키지인 경우에 전술한 바와 같이 두 단계 이상으로 이루어진 테스트를 수행하게 되면 핸들러(120) 관련 작업이 증가하게 되며, 이에 따라 테스트에 소요되는 시간 역시 증가하게 된다.
하이픽스 장치(130)는 테스트 수행 시 핸들러(120)의 테스트 트레이에 결합 하거나 테스트 트레이로부터 분리되는 소켓 커넥터(미도시)가 설치된 소켓 보드(132), 테스트 헤드(110)에 접속되며, 커넥터를 통해 테스트 헤드(110)에 장착된 사이트 보드(112)에 연결되는 베이스 보드(134) 및 소켓 보드(132)와 베이스 보드(134)를 전기적으로 연결하는 하드 와이어(hard wire, 136)을 포함하여 이루어진다.
제어장치(140)는 반도체 장치를 테스트하기 위해 미리 규정된 테스트 기준에 의거하여 테스트 과정을 제어한다. 제어장치(140)로는 반도체 테스트 프로그램이 내장된 개인용 컴퓨터(PC) 또는 워크스테이션(Engineering Work Station: EWS)등이 이용될 수 있다. 제어장치(140)는 테스트 헤드(110)에 연결되어 테스트 헤드(110)에 테스트 프로그램을 전송하거나, 테스트 헤드(110)로부터 테스트 결과를 수신한다.
전술한 바와 같이, Per Site 기반 반도체 장치 테스트 시스템(100)에서는 테스트 대상 장치(DUT)에 대한 테스트에 적합하도록 여러 종류의 사이트 보드(112)를 조합하여 테스트 헤드(110)에 장착함으로써 하나의 반도체 장치 테스트 시스템(100)을 구성할 수 있다. 즉, Per Site 구조를 채용하게 되면 하나의 패키지 내에 두 개 이상의 반도체 칩이 탑재된 멀티칩 패키지에 대한 테스트 수행 시에도 하나의 자동화 테스트 장비만을 이용한 한 단계의 테스트(1 path test)가 가능하도록 할 수 있다.
도 4는 기존 Per Site 기반 반도체 장치 테스트 시스템을 구성하는 테스트 헤드 및 하이픽스 장치의 구조를 나타낸 도면이다.
도 4에 도시된 테스트 헤드(110)에는 도 1에서 예시한 낸드 플래쉬 메모리(2)와 DDR3(4)를 통합하여 구성한 멀티칩 패키지(10)의 테스트에 적합한 여러 종류의 사이트 보드(112)들이 장착되어 있다. 도 4에서 문자 "N"이 표시되어 있는 사이트 보드(112)는 낸드 플래쉬 메모리(2)용 테스트 보드를 나타내고, 문자 "D"가 표시되어 있는 사이트 보드(112)는 DDR3(4)용 테스트 보드를 나타내며, 문자 "P"가 표시되어 있는 사이트 보드(112)는 멀티칩 패키지(10)의 파워 및 제어 보드를 나타낸다.
도 4에 도시된 하이픽스 장치(130)는 테스트 대상 장치(DUT)가 결합되는 소켓 보드(132)와 커넥터를 통해 테스트 헤드(110)에 장착된 사이트 보드(112)에 연결되는 베이스 보드(134)를 포함하고 있으며, 테스트 헤드(110) 내의 각 사이트 보드(112)들은 하드 와이어(136)를 통해 소켓 보드(132)에 고정적으로 연결된다(Fixed wiring). 여기서, 소켓 보드(132)는 테스트 대상 장치(DUT)마다 패키지 형태, 핀 배치 등이 다르기 때문에 테스트 대상 장치별로 교체되어야 하고, 사용 수명 제한으로 인해 정기적으로 교체되기도 한다.
멀티칩 패키지 내에 탑재된 반도체 칩들이 각각 분리된 핀을 가지는 경우(도 1 참조)에는 도 4에 도시된 소켓 보드(132)와 베이스 보드(134)가 하드 와이어(136)를 통해 고정적으로 연결된 구조를 갖는 하이픽스 장치(130)가 채용된 반도체 장치 테스트 시스템(100)을 이용하여 한 단계의 테스트(1 path test)를 수행하는 것이 가능하다. 이 때에는, 멀티칩 패키지에 대한 테스트 시에도 테스트의 단계를 한 단계로 줄일 수 있기 때문에 핸들러(120) 관련 작업이 감소하게 되며, 이에 따라 테스트에 소요되는 시간 역시 줄일 수 있게 된다. 하지만, 도 4에 도시된 하이픽스 장치(130)는 소켓 보드(132)와 베이스 보드(134)가 하드 와이어(136)를 통해 고정적으로 연결된 구조를 갖기 때문에, 소켓 보드(132)의 교체 필요성이 있는 경우(예: 테스트 대상 장치에 따라 또는 사용 수명 제한 등) 소켓 보드(132)만을 교체할 수는 없고, 하이픽스 장치(130) 전체를 교체해야 한다는 문제점이 존재한다.
또한, 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는 경우에는 각 반도체 칩을 동시에 사용할 수 없기 때문에, 도 4에 도시된 소켓 보드(132)와 베이스 보드(134)가 하드 와이어(136)를 통해 고정적으로 연결된 구조를 갖는 하이픽스 장치(130)가 채용된 반도체 장치 테스트 시스템(100)을 이용하여 한 단계의 테스트(1 path test)를 수행하는 것은 불가능하다.
멀티칩 패키지 내에 탑재된 반도체 칩들이 각각 분리된 핀을 가지는지 또는 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는지 여부에 관계없이 멀티칩 패키지에 대한 테스트를 한 단계의 테스트(1 path test)로 수행하기 위해서는 테스트 보드(110) 내에 장착된 사이트 보드(112)와 테스트 대상 장치(DUT)인 멀티칩 패키지 사이의 연결 관계를 변경해 줄 수 있어야 한다.
따라서, 본 발명에서는 테스트 보드 내에 장착된 사이트 보드의 채널과 테스트 대상 장치(DUT)인 멀티칩 패키지의 핀(pin) 사이의 연결 관계를 하드웨어적으로 변경할 수 있는 배선 변경 수단을 제안하고자 한다.
도 5는 본 발명의 실시예에 따른 멀티칩 패키지 테스트 시스템의 구성을 개략적으로 도시한 도면이다.
도 5에 도시된 바와 같이, 멀티칩 패키지 테스트 시스템(200)은 멀티칩 패키지를 테스트하는 테스트 헤드(210), 테스트가 이루어지도록 일정 수량의 멀티칩 패키지를 반송하고 테스트 결과에 따라 멀티칩 패키지들을 등급별로 분류하여 적재하는 핸들러(220), 테스트 헤드(210)와 핸들러(220) 사이에 개재되어 멀티칩 패키지와 테스트 헤드(210) 사이의 전기적인 연결을 확립하는 하이픽스(HIFIX) 장치(230) 및 테스트 헤드(210)에 연결되어 멀티칩 패키지의 테스트 과정 전반을 제어하는 제어장치(240)을 포함한다.
도 5에 도시된 멀티칩 패키지 테스트 시스템(200)은 도 3에 도시된 Per Site 기반 반도체 장치 테스트 시스템(100)과 비교해 볼 때, 테스트 대상 장치(DUT)가 반도체 장치 중 복수 개의 반도체 칩을 탑재하여 하나의 패키지로 구성한 멀티칩 패키지(10)라는 점, 하이픽스(HIFIX) 장치(230)가 테스트 헤드에 장착된 사이트 보드의 특정 I/O 채널과 멀티칩 패키지의 핀 사이의 연결 관계를 물리적으로 변경할 수 있도록 구성된다는 점에서 차이가 있다.
도 5에 도시된 본 발명의 실시예에 따른 멀티칩 패키지 테스트 시스템(200)의 구성에서, 하이픽스(HIFIX) 장치(230)를 이루는 구성 이외의 다른 구성 요소들(테스트 헤드(210), 핸들러(220), 제어장치(240))은 도 3에 도시된 Per Site 기반 반도체 장치 테스트 시스템(100)의 구성 요소들(테스트 헤드(110), 핸들러(120), 제어장치(140))과 동일하므로, 여기서는 이에 대한 자세한 설명을 생략하도록 한다.
도 6은 본 발명의 실시예에 따른 멀티칩 패키지 테스트 시스템을 구성하는 테스트 헤드 및 하이픽스 장치의 구조를 나타낸 도면이다.
도 6에 도시된 테스트 헤드(210)에는 도 1에서 예시한 낸드 플래쉬 메모리(2)와 DDR3(4)를 통합하여 구성한 멀티칩 패키지(10)의 테스트에 적합한 여러 종류의 사이트 보드(212)들이 장착되어 있다. 도 6에서 문자 "N"이 표시되어 있는 사이트 보드(212)는 낸드 플래쉬 메모리(2)용 테스트 보드를 나타내고, 문자 "D"가 표시되어 있는 사이트 보드(212)는 DDR3(4)용 테스트 보드를 나타내며, 문자 "P"가 표시되어 있는 사이트 보드(212)는 멀티칩 패키지(10)의 파워 및 제어 보드를 나타낸다.
도 6에 도시된 하이픽스 장치(230)는 테스트 대상 장치(DUT)가 결합되는 소켓 보드(232)와 커넥터를 통해 테스트 헤드(210)에 장착된 사이트 보드(212)에 연결되는 베이스 보드(234)를 포함하고 있으며, 테스트 헤드(210) 내의 각 사이트 보드(212)들은 배선 변경 수단(236)를 통해 소켓 보드(232)에 연결된다. 배선 변경 수단(236)은 소켓 보드(232)와 베이스 보드(234) 사이에 배치되며, 예를 들어 슬라이드 스위치(slide switch) 등으로 구성되어 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 변경한다. 이 때, 배선 변경 수단(236)은 공압 액추에이터(Pneumatic Actuator)를 이용하여 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 변경하도록 구성할 수 있다. 여기서, 소켓 보드(232)는 테스트 대상 장치(DUT)인 멀티칩 패키지(10)마다 반도체 칩의 조합 형태, 핀 배치 등이 다르기 때문에 테스트 대상 장치별로 교체되어야 하고, 사용 수명 제한으로 인해 정기적으로 교체되기도 한다.
본 발명의 실시예에서는 배선 변경 수단(236)을 통해 멀티칩 패키지 내에 탑재된 반도체 칩들이 각각 분리된 핀을 가지는지 또는 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는지 여부에 관계없이 멀티칩 패키지에 대한 테스트를 한 단계의 테스트(1 path test)로 수행할 수 있는데, 이에 대한 구체적인 설명은 이하 도 7 및 도 8을 참조하여 설명하도록 한다.
도 7은 멀티칩 패키지 내에 탑재된 반도체 칩들이 각각 분리된 핀을 가지는 경우의 멀티칩 패키지와 테스트 보드 사이의 연결 구조를 나타낸 도면이다.
도 7에 도시된 테스트 헤드(210)에는 도 1에서 예시한 낸드 플래쉬 메모리(2)와 DDR3(4)를 통합하여 구성한 멀티칩 패키지(10)의 테스트에 적합한 여러 종류의 사이트 보드(212)들이 장착되어 있다.
멀티칩 패키지(10) 내에 탑재된 낸드 플래쉬 메모리(2)와 DDR3(4)이 각각 분리된 핀을 가지는 경우에 배선 변경 수단(236)은 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 도 7에 도시된 형태의 배선 관계로 변경한다. 도 7에 도시된 배선 관계를 설명의 편의상 "A" 상태("A" position)이라 정의한다. 이 경우에는 멀티칩 패키지(10) 내에 탑재된 낸드 플래쉬 메모리(2)와 DDR3(4)이 각각 분리된 핀을 갖고 있기 때문에, 멀티칩 패키지(10)에 대한 테스트 수행 시, 낸드 플래쉬 메모리(2)에 대한 테스트와 DDR3(4)에 대한 테스트가 동시에 이루어질 수 있다.
도 7에는 테스트 헤드(210)에 낸드 플래쉬 메모리(2)용 테스트 보드(212)와 DDR3(4)용 테스트 보드(212)가 동일한 개수로 장착된 경우가 도시되어 있으나, DDR3(4)의 핀수가 낸드 플래쉬 메모리(2)의 핀수보다 많기 때문에 사이트 보드(212)의 조합을 DDR3(4)에 더 많은 채널이 할당되도록 장착하면 동시에 테스트 가능한 테스트 대상 장치(DUT)의 수를 증가시킬 수 있다.
도 8은 멀티칩 패키지 내에 탑재된 반도체 칩들이 핀을 공유하는 경우의 멀티칩 패키지와 테스트 보드 사이의 연결 구조를 나타낸 도면이다.
멀티칩 패키지(10) 내에 탑재된 낸드 플래쉬 메모리(2)와 DDR3(4)이 핀을 공유하는 경우에 배선 변경 수단(236)은 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 도 8에 도시된 형태의 배선 관계로 변경한다. 멀티칩 패키지(10) 내에 탑재된 낸드 플래쉬 메모리(2)와 DDR3(4)이 핀을 공유하는 경우에는 멀티칩 패키지(10)에 대한 테스트 수행 시, 낸드 플래쉬 메모리(2)에 대한 테스트와 DDR3(4)에 대한 테스트가 동시에 이루어질 수 없다. 따라서, 배선 변경 수단(236)은 먼저 낸드 플래쉬 메모리(2)에 대한 테스트가 수행되도록 하는 배선 관계를 형성한다. 이 배선 관계를 설명의 편의상 "B" 상태("B" position)이라 정의한다. 이후, 낸드 플래쉬 메모리(2)에 대한 테스트가 완료되면 배선 변경 수단(236)은 DDR3(4)에 대한 테스트가 수행되도록 하는 배선 관계로 변경한다. 이 배선 관계를 설명의 편의상 "C" 상태("C" position)이라 정의한다.
도 7 및 도 8을 참조하여 설명한 바와 같이, 배선 변경 수단(236)은 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 복수의 상태(multi position) 즉, 앞서 예시한 "A", "B", "C" 상태를 갖도록 설계된다. 배선 변경 수단(236)의 배선 관계 상태 변경(예: "A" 상태→ "B" 상태, "B" 상태→ "C" 상태)은 제어장치(240)에 내장된 테스트 프로그램을 통해 이루어진다.
또한, 도 6에 도시된 하이픽스 장치(230)는 소켓 보드(232)와 베이스 보드(234)가 배선 변경 수단(236)을 통해 연결된 구조를 갖기 때문에 즉, 소켓 보드(232)와 베이스 보드(234)가 고정적으로 연결된 구조가 아니기 때문에 사용 수명 제한 등으로 인한 소켓 보드(232)의 교체 필요성이 있는 경우 하이픽스 장치(230) 전체를 교체할 필요 없이 소켓 보드(232)만을 교체하면 된다.
전술한 배선 변경 수단(236)의 구성을 통해 두 개 이상의 반도체 칩이 내장된 멀티칩 패키지(10)에 대한 테스트를 한 단계의 테스트(1 path test)로 수행할 수 있게 된다. 따라서, 핸들러(220) 관련 작업이 감소하게 되므로, 물류 비용, 테스트 소요 시간 및 재공(Work In Process: WIP) 재고를 줄일 수 있게 된다. 아울러, 멀티칩 패키지에 대한 테스트가 한 단계로 수행됨에 따라 작업자의 핸들링(handling)이 감소함으로써 테스트 오류로 인한 손실 역시 감소하여 전체적인 수율(yield)이 향상될 수 있다.
앞서 설명한 실시예에서는 두 개의 메모리 반도체 칩(2, 4)을 하나의 패키지로 통합한 멀티칩 패키지(10)를 예로 들어 설명하였으나, 본 발명의 사상은 이에 한정되지 않으며 예를 들어 메모리 반도체 칩과 단일 칩 시스템(System On Chip; SOC)을 하나의 패키지로 통합한 멀티칩 패키지(10)의 경우에도 적용 가능하다. 즉, 테스트 헤드(210)에 사이트 보드(212)로서 벡터 테스트 가능한 보드와 실장 테스트 가능한 보드를 조합하여 장착하고, 배선 변경 수단(236)을 이용하여 테스트 헤드(210)에 장착된 사이트 보드(212)의 특정 I/O 채널과 멀티칩 패키지(10)의 핀 사이의 전기적 배선 관계를 변경하면 메모리 반도체 칩과 단일 칩 시스템(System On Chip; SOC)을 하나의 패키지로 통합한 멀티칩 패키지(10)에 대한 테스트도 한 단계의 테스트(1 path test)로 수행하는 것이 가능하게 된다.
200 : 멀티칩 패키지 테스트 시스템 210 : 테스트 헤드
220 : 핸들러 230 : 하이픽스(HIFIX) 장치
232 : 소켓 보드 234 : 베이스 보드
236 : 배선 변경 수단 240 : 제어장치

Claims (9)

  1. 멀티칩 패키지의 테스트 조건에 맞게 구성되는 테스트 헤드;
    상기 멀티칩 패키지가 장착되는 소켓 보드;
    상기 테스트 헤드에 접속되는 베이스 보드; 및
    상기 소켓 보드와 상기 베이스 보드 사이에 배치되어 상기 테스트 헤드에 장착된 사이트 보드의 채널과 상기 멀티칩 패키지의 핀 사이의 전기적 배선 관계를 변경하는 배선 변경 수단을 포함하는 멀티칩 패키지 테스트 시스템.
  2. 제 1 항에 있어서,
    상기 멀티칩 패키지는 복수 개의 메모리 반도체 칩을 조합하여 하나의 패키지로 구성한 반도체 장치인 멀티칩 패키지 테스트 시스템.
  3. 제 1 항에 있어서,
    상기 멀티칩 패키지는 메모리 반도체 칩과 단일 칩 시스템(SOC)을 복수 개 조합하여 하나의 패키지로 구성한 반도체 장치인 멀티칩 패키지 테스트 시스템.
  4. 제 1 항에 있어서,
    상기 테스트 헤드에는 상기 멀티칩 패키지의 테스트에 필요한 복수 개의 사이트 보드가 장착되는 멀티칩 패키지 테스트 시스템.
  5. 제 4 항에 있어서,
    상기 배선 변경 수단은 슬라이드 스위치(slide switch)를 포함하여 구성되는 멀티칩 패키지 테스트 시스템.
  6. 제 5 항에 있어서,
    상기 배선 변경 수단은 공압 액추에이터(Pneumatic Actuator)를 더 포함하고, 상기 공압 액추에이터에 의해 상기 테스트 헤드에 장착된 상기 사이트 보드의 채널과 상기 멀티칩 패키지의 핀 사이의 전기적 배선 관계가 변경되는 멀티칩 패키지 테스트 시스템.
  7. 제 1 항에 있어서,
    상기 멀티칩 패키지에 대한 테스트가 이루어지도록 일정 수량의 상기 멀티칩 패키지를 반송하고 테스트 결과에 따라 상기 멀티칩 패키지를 양품 또는 불량품으로 분류하여 적재하는 핸들러를 더 포함하는 멀티칩 패키지 테스트 시스템.
  8. 제 1 항에 있어서,
    상기 멀티칩 패키지의 테스트를 수행하기 위한 테스트 프로그램을 내장하고 있는 제어장치를 더 포함하는 멀티칩 패키지 테스트 시스템.
  9. 제 8 항에 있어서,
    상기 배선 변경 수단의 전기적 배선 관계 변경은 상기 제어장치에 내장된 상기 테스트 프로그램을 통해 이루어지는 멀티칩 패키지 테스트 시스템.
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