TWI514389B - 快閃記憶體控制器和快閃記憶體控制方法 - Google Patents

快閃記憶體控制器和快閃記憶體控制方法 Download PDF

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Description

快閃記憶體控制器和快閃記憶體控制方法
本揭露係有關於快閃記憶體裝置，特別係有關於一種嵌入式快閃記憶體裝置。
非揮發快閃記憶體(non-volatile memory)被廣泛使用在很多應用中，例如固態硬碟(solid-state disk，SSD)、記憶卡、數位相機、數位攝影機、多媒體播放器、行動電話、電腦和許多其他電子裝置。
然而，當儲存在快閃記憶體中的處理資料(例如韌體firmware、表單table)遺失或受損時，會導致快閃記憶體控制器的處理單元無法正常操作，使得使用者無法讀取快閃記憶體中的內容。因此，亟需要一種快閃記憶體控制器，使得當儲存在快閃記憶體中的處理資料受損時，仍可分析並拯救快閃記憶體的資料。
有鑑於此，本揭露提供一種快閃記憶體控制器，包括：一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令；一狀態單元，係用以判斷該快閃記憶體控制器的狀態；一處理單元，連接該讀寫單元與該狀態單元，用以操作該讀寫單元；以及一備用單元，連接一第一資料線、一第二資料線與該讀寫單元，其中當該快閃記憶體控制器無法正常運作時，該備用單元透過該第一資料線與該 第二資料線接收一外部訊號，並依照該外部訊號控制該讀寫單元。
本揭露亦提供一種快閃記憶體控制器，適用於具有讀寫單元、狀態單元和處理單元之快閃記憶體控制器與快閃記憶體，包括：判斷該快閃記憶體控制器是否正常運作；當該快閃記憶體控制器無法正常運作時，藉由該快閃記憶體控制器之備用單元透過第一資料線與第二資料線接收外部訊號；以及依照該外部訊號控制該讀寫單元。
為了讓本發明之該和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
前文已對本發明做各特徵的摘要，請參考本文及附圖，於此將做更詳細的描述。本發明配合附圖做詳細的描述，然而非用以限制本發明。相反的，在不脫離後附之申請專利範圍中所界定的範圍及精神，本發明當可做所有型式的更動及潤飾。
第1圖係本揭露之快閃記憶體控制器190之一示意圖。如第1圖所示，快閃記憶體控制器190包括一讀寫單元(read/write unit)110、一狀態單元(state machine)120、一處理單元130和一備用單元(reserve unit)140。讀寫單元110連接一快閃記憶體150，並用以執行一寫入指令或一讀取指令。
詳細而言，讀寫單元110包括一快閃記憶體存取狀態 機(flash access state machine)111和一靜態隨機存取記憶體(static random access memory,SRAM)112。快閃記憶體存取狀態機111耦接於處理單元130和快閃記憶體150之間，用以執行一寫入指令或一讀取指令。快閃記憶體150可以是反及閘型(NAND)快閃記憶體(flash memory)或反或閘型(NOR)快閃記憶體。
另外，快閃記憶體存取狀態機111輸出存取信號至快閃記憶體150，存取信號可包括晶片致能信號(CE#)、命令鎖存(latch)致能信號(CLE)、位址鎖存致能信號(ALE)、寫入致能信號(WE#)、讀取致能信號(RE#)及待命/忙碌信號(R/B#)。靜態隨機存取記憶體112耦接至快閃記憶體存取狀態機111、狀態單元120和處理單元130，用以儲存任何來自於狀態單元120或處理單元130的資料。
狀態單元120係用以判斷快閃記憶體控制器190的狀態。狀態單元120耦接於處理單元130與主控裝置(host)(如第2圖之主控裝置270)之間，並且狀態單元120藉由符合嵌入式快閃記憶體規範之一傳輸通道160與主控裝置進行通訊。狀態單元120為一嵌入式快閃記憶體狀態機(embeded multi media card state machine,EMMC state machine)及/或一安全數位記憶卡狀態機(secure digital memory card state machine,SD state machine)。
處理單元130連接讀寫單元110與狀態單元120，用以操作讀寫單元110。備用單元140連接資料線DAT1和DAT2、讀寫單元110、處理單元130和狀態單元120。當快閃記憶體控制器190無法正常運作時，備用單元140透 過資料線DAT1和DAT2接收一外部訊號(external signal)ES，並依照外部訊號ES控制讀寫單元110。然而，當快閃記憶體控制器190正常運作時，狀態單元120輸出一休眠訊號DS給備用單元140。當備用單元140收到休眠訊號DS時，該備用單元140暫停運作。
需說明的是，狀態單元120具有兩種模式，一種是序列周邊介面模式(serial peripheral interface mode,SPI mode)，另外一種則是安全數位模式(secure digital mode,SD mode)。當狀態單元120為安全數位記憶卡狀態機時，傳輸通道160包括一時脈信號線CLK、一命令信號線CMD和複數資料線DAT0~DAT3。當狀態單元120為嵌入式快閃記憶體狀態機時，傳輸通道160包括時脈信號線CLK、命令信號線CMD和複數資料線DAT0~DAT7。
另外，當狀態單元120操作在安全數位模式時，只有資料信號線DAT0~DAT3可以傳遞信號。當狀態單元120操作在序列周邊介面模式時，資料信號線DAT0會被主控裝置所使用，並且資料信號線DAT3操作在接地準位。因此，利用資料信號線DAT1和DAT2來接收外部信號ES為較佳的實施例。
第2圖係本揭露之快閃記憶體系統200之一示意圖。如第2圖所示，快閃記憶體系統200包括快閃記憶體150、快閃記憶體控制器190和備用單元控制器280。快閃記憶體150和快閃記憶體控制器190之組合為嵌入式快閃記憶體裝置(embedded multi media card,EMMC)，耦接至主控裝置270。備用單元控制器280用以輸出外部信號ES，並且 外部信號ES符合內部整合電路匯流排(Inter-Integrated Circuit Bus，I2C-BUS)協定(protocol)。進一步來說，備用單元140係以內部整合電路匯流排協定與備用單元控制器280進行通訊，換言之，備用單元140為內部整合電路從屬裝置，備用單元控制器280為內部整合電路主控裝置。在本揭露實施例中，快閃記憶體150、快閃記憶體控制器190與主控裝置270皆設置在同一電路板上，其中快閃記憶體150與快閃記憶體控制器190焊在該電路板上。
此外，在本揭露實施例中，在該電路板上保留信號線DAT1和DAT2的測試墊(test pad)TP1和TP2，因此當快閃記憶體控制器190不正常運作(不管任何原因所產生的不正常運作)時，將備用單元控制器280連接至信號線DAT1和DAT2的測試墊TP1和TP2，使得備用單元控制器280可藉由資料線DAT1和DAT2的通道以內部整合電路匯流排協定來控制備用單元140，並且備用單元140可控制快閃記憶體存取狀態機111和靜態隨機存取記憶體112。快閃記憶體控制器190不正常操作的原因有很多種，包括快閃記憶體控制器190內任何一個元件發生錯誤，或者是不正確的處理資料PD(包含韌體firmware)導致處理單元130無法正常工作。
備用單元控制器280可透過備用單元140修改快閃記憶體150內的錯誤內容，使得處理單元130不會因為快閃記憶體150內的錯誤的處理內容PD而停止運作。在某些實施例中，當處理單元130因損毀而不能正常操作，或快閃記憶體150的某些內容使得處理單元130不能正常操作 時，備用單元140亦可將快閃記憶體150內的所有內容輸出至備用單元控制器280，以達到拯救資料的目的。
第3圖係本揭露之快閃記憶體偵錯方法之一流程圖，如第3圖所示，快閃記憶體偵錯方法包括下列步驟。
於步驟S31，判斷快閃記憶體控制器190是否正常運作。當快閃記憶體控制器190無法正常運作時，進入步驟S32，藉由快閃記憶體控制器190之備用單元140透過資料線DAT1和DAT2接收外部訊號ES。於步驟S33，依照外部訊號ES控制讀寫單元110。
第4圖係本揭露之快閃記憶體偵錯方法之另一流程圖，如第4圖所示，步驟S41~S43與步驟S31~S33相同。當快閃記憶體控制器190正常運作時，進入步驟S44，藉由狀態單元120輸出一休眠訊號DS給備用單元140。於步驟S45，當備用單元190收到休眠訊號DS時，暫停備用單元140的運作。
綜上所述，當快閃記憶體150的某些錯誤內容使得處理單元130而不能正常操作時，不必將快閃記憶體控制器190或快閃記憶體150解焊(desolder)，或者是增加額外的測試點來存取快閃記憶體150的內容，只需將備用單元控制器280接上原本傳輸通道260的其中兩個腳位(footprint)或測試點TP1和TP2，即可分析或拯救快閃記憶體150的內部資料。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解本說明書的形態。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容為基 礎以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
190‧‧‧快閃記憶體控制器
110‧‧‧讀寫單元
120‧‧‧狀態單元
130‧‧‧處理單元
140‧‧‧輔助單元
150‧‧‧快閃記憶體
160、260‧‧‧傳輸通道
270‧‧‧主控裝置
280‧‧‧備用單元控制器
190‧‧‧快閃記憶體控制器
111‧‧‧快閃記憶體存取狀態機
112‧‧‧靜態隨機存取記憶體
CLK‧‧‧時脈信號線
CMD‧‧‧命令信號線
ES‧‧‧外部信號
DS‧‧‧修眠信號
PD‧‧‧處理資料
DAT0~DAT3‧‧‧資料線
200‧‧‧快閃記憶體系統
第1圖係本揭露之快閃記憶體控制器190之一示意圖；第2圖係本揭露之快閃記憶體裝置200之一示意圖；第3圖係本揭露之快閃記憶體控制方法之一流程圖；以及第4圖係本揭露之快閃記憶體控制方法之另一流程圖。
190‧‧‧快閃記憶體控制器
110‧‧‧讀寫單元
120‧‧‧狀態單元
130‧‧‧處理單元
140‧‧‧備用單元
150‧‧‧快閃記憶體
160‧‧‧傳輸通道
190‧‧‧快閃記憶體控制器
111‧‧‧快閃記憶體存取狀態機
112‧‧‧靜態隨機存取記憶體
CLK‧‧‧時脈信號線
CMD‧‧‧命令信號線
ES‧‧‧外部信號
DS‧‧‧修眠信號
DAT0~DAT3‧‧‧資料線

Claims (25)

  1. 一種快閃記憶體控制器，包括：一讀寫單元，連接一快閃記憶體，並用以執行一寫入指令或一讀取指令；一狀態單元，係用以判斷該快閃記憶體控制器的狀態；一處理單元，連接該讀寫單元與該狀態單元，用以操作該讀寫單元；以及一備用單元，連接一第一資料線、一第二資料線與該讀寫單元，其中當該快閃記憶體控制器無法正常運作時，該備用單元透過該第一資料線與該第二資料線接收一外部訊號，並依照該外部訊號控制該讀寫單元。
  2. 如申請專利範圍第1項所述之快閃記憶體控制器，其中當該快閃記憶體控制器正常運作時，該狀態單元輸出一休眠訊號給該備用單元。
  3. 如申請專利範圍第2項所述之快閃記憶體控制器，其中當該備用單元收到該休眠訊號時，該備用單元暫停運作。
  4. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該寫入指令。
  5. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該處理單元控制該讀寫單元的操作包含該處理單元指示該讀寫單元執行該讀取指令。
  6. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該第一資料線為DAT1，且該第二資料線為DAT2。
  7. 如申請專利範圍第1項所述之快閃記憶體控制器，更包含一備用單元控制器，用以連接該第一資料線與該第二資料線。
  8. 如申請專利範圍第7項所述之快閃記憶體控制器，其中該備用單元控制器係用以發送該外部訊號。
  9. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該外部訊號係符合內部整合電路匯流排規範。
  10. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該備用單元更連接該處理單元。
  11. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該備用單元更連接該狀態單元。
  12. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該讀寫單元包括：一快閃記憶體存取狀態機，用以從該快閃記憶體讀取資料；以及一靜態隨機存取記憶體，用以儲存資料。
  13. 如申請專利範圍第1項所述之快閃記憶體控制器，其中該快閃記憶體控制器為嵌入式快閃記憶體控制器。
  14. 一種快閃記憶體控制方法，適用於具有一讀寫單元、一狀態單元和一處理單元之一快閃記憶體控制器與一快閃記憶體，包括：判斷該快閃記憶體控制器是否正常運作；當該快閃記憶體控制器無法正常運作時，藉由該快閃記憶體控制器之一備用單元透過一第一資料線與一第二資料線接收一外部訊號；以及 依照該外部訊號控制該讀寫單元。
  15. 如申請專利範圍第14項所述之快閃記憶體控制方法，包括：當該快閃記憶體控制器正常運作時，藉由該狀態單元輸出一休眠訊號給該備用單元。
  16. 如申請專利範圍第15項所述之快閃記憶體控制方法，更包括：當該備用單元收到該休眠訊號時，暫停該備用單元的運作。
  17. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該處理單元指示該讀寫單元執行該寫入指令。
  18. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該處理單元指示該讀寫單元執行該讀取指令。
  19. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該第一資料線為DAT1，且該第二資料線為DAT2。
  20. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中一備用單元控制器用以連接該第一資料線與該第二資料線。
  21. 如申請專利範圍第20項所述之快閃記憶體控制方法，其中該備用單元控制器係用以發送該外部訊號。
  22. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該外部訊號係符合內部整合電路匯流排規範。
  23. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該備用單元更連接該處理單元。
  24. 如申請專利範圍第14項所述之快閃記憶體控制方 法，其中該備用單元更連接該狀態單元。
  25. 如申請專利範圍第14項所述之快閃記憶體控制方法，其中該快閃記憶體控制器為嵌入式快閃記憶體控制器。
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