KR100989588B1

KR100989588B1 - 시험 장치

Info

Publication number: KR100989588B1
Application number: KR1020087001295A
Authority: KR
Inventors: 야스시 쿠리하라; 신야 사토
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2005-07-07
Filing date: 2006-07-07
Publication date: 2010-10-25
Also published as: EP1909109A1; EP1909109A4; WO2007007658A1; KR20080025155A; US20080297165A1; JP5087398B2; JPWO2007007658A1; US7679372B2

Abstract

피시험 디바이스에 시험 신호를 공급하는 드라이버를 복수의 단자가 공유함으로써 시험에 필요로 하는 시간이나 비용을 삭감하는 것을 목적으로 한다. 본 발명에 따른 시험 장치(10)는 피시험 디바이스(20)에 공급하는 시험 신호를 생성하는 시험 신호 생성부(130), 시험 신호를 출력하는 드라이버(140), 드라이버(140) 및 피시험 디바이스(20)의 제1 단자 간의 배선 상에 설치되는 스위치(150), 드라이버(140) 및 피시험 디바이스(20)의 제2 단자 간의 배선 상에 설치되는 스위치(160), 및 피시험 디바이스(20)의 제1 단자에 시험 신호를 공급할 경우에 스위치(150)를 온으로 하고 스위치(160)를 오프로 하며, 제2 단자에 시험 신호를 공급할 경우에 스위치(150)를 오프로 하고 스위치(160)를 온으로 하는 접속 제어부(100)를 포함한다.

시험장치, 시험신호, 스위치, 드라이버, 접속제어부

Description

시험 장치{TESTING APPARATUS}

본 발명은 시험 장치에 관한 것이다. 특히, 본 발명은 디바이스에 신호를 입력하고, 이에 따라 출력되는 신호에 의해 그 디바이스의 양부를 판정하는 시험 장치에 관한 것이다. 본 출원은, 다음의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.

1. 일본특허출원 2005-198559호 출원일 2005년 7월 7일

최근, 휴대 전화 등의 소형 전자기기의 보급에 따라, LSI 패키지에 대한 소형화, 박형화, 고집적화, 대용량화 요구가 높아져 왔다. 이러한 요구를 만족하는 수단으로서, 종래 MCP(Multi-Chip Package)가 이용되어 왔다. MCP에 따르면, LSI 패키지 내에 복수의 서로 다른 LSI 칩을 적층시킬 수 있다. 도 6은 MCP에 의해 설계된 LSI 패키지(600)의 일례를 도시한다.

LSI 패키지(600)는 DRAM(610), SRAM(620), 및 플래시 메모리(630)를 포함한다. DRAM(610), SRAM(620), 및 플래시 메모리(630)의 각각은 이 차례로 적층된다. 그리고, DRAM(610), SRAM(620), 및 플래시 메모리(630)의 각각에는 입출력용 단자가 접속된다. 이들 입출력용 단자는, 예를 들면 BGA(Ball Grid Array) 등의 기술 에 의해 패키지의 저면 등에 배열된다.

이러한 LSI 패키지의 양부를 판정하기 위해서는 적층된 각각의 LSI 칩의 양부를 판정할 필요가 있다. 이 때문에, 종래의 시험 장치는 복수의 LSI 칩의 각각에 대하여 그 양부를 판정하기 위한 시험 신호를 출력한다. 각각의 LSI 칩에 출력되는 시험 신호는, 예를 들면 LSI 칩의 각각에 시험 장치 내에 설치된 신호 발생기로부터 출력되고 있었다.

도 7은 종래의 시험 장치(700)의 일례를 도시한다. 본 도면에서는 이 시험 장치(700) 가운데 SRAM(620)을 제외한 DRAM(610) 및 플래시 메모리(630)를 시험하는 기능에 대해서 설명한다. 시험 장치(700)는 DRAM(610)에 대응한 제1 군의 시험 유닛(710)과 플래시 메모리(630)에 대응한 제2 군의 시험 유닛(720) 등 2군의 시험 유닛을 필요로 한다. 제1 군의 시험 유닛(710)은 시험 신호 생성부에서 출력된 신호를 드라이버에 의해 DRAM(610)에 공급한다. 그리고, 제2 군의 시험 유닛(710)은 DRAM(610)으로부터 출력된 신호를 논리 비교부에 의해 기대치 신호와 비교함으로써 DRAM(610)의 양부를 판정한다. 한편, 시험 유닛(720)은 시험 신호 생성부에서 출력된 신호를 드라이버에 의해 플래시 메모리(630)에 공급한다. 그리고, 시험 유닛(720)은 플래시 메모리(630)로부터 출력된 신호를 논리 비교부에 의해 기대치 신호와 비교함으로써 플래시 메모리(630)의 양부를 판정한다.

여기서, 실제의 시험 장치에서는 다수의 DUT에 대한 시험을 동시에 실시할 수 있도록, 시험 유닛(710, 720) 내에 포함하는 시험 신호 생성부, 드라이버, 컴퍼레이터, 및 논리 비교기의 채널수는 몇천 채널을 구비한다.

또한, 현 시점에서 선행 기술 문헌의 존재를 인식하지 않고 있으므로, 선행 기술 문헌에 관한 기재를 생략한다.

도 8은 시험 장치(700)에 의해 DRAM(610) 및 플래시 메모리(630)의 시험을 동시에 시작하였을 경우의 시험의 경과를 나타낸다. DRAM(610) 및 플래시 메모리(630)를 병행하여 시험하면, DRAM(610)의 액세스 스피드가 고속이므로, 플래시 메모리(630)의 시험에 몇배 정도의 시간이 걸린다. 이러한 경우, 시험 유닛(710)은 플래시 메모리(630)의 시험이 종료될 때까지 다음 시험을 시작할 수 없어서 아이들 상태가 된다.

따라서 본 발명은 상기의 과제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.

본 발명에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 피시험 디바이스에 공급하는 시험 신호를 생성하는 시험 신호 생성부, 시험 신호를 출력하는 드라이버, 드라이버 및 피시험 디바이스의 제1 단자 간의 배선 상에 설치되는 제1 스위치, 드라이버 및 피시험 디바이스의 제2 단자 간의 배선 상에 설치되는 제2 스위치, 및 피시험 디바이스의 제1 단자에 시험 신호를 공급할 경우에 제1 스위치를 온으로 하고 제2 스위치를 오프로 하며, 제2 단자에 시험 신호를 공급할 경우에 제1 스위치를 오프로 하고 제2 스위치를 온으로 하는 접속 제어부를 포함하는 시험 장치를 제공한다.

또한, 제1 스위치가 오프인 경우에 제1 스위치 및 제1 단자 간의 배선에 접속되며, 미리 설정된 제1 기준 전압을 제1 단자에 공급하는 제1 전압 출력부, 및 제2 스위치가 오프인 경우에 제2 스위치 및 제2 단자 간의 배선에 접속되며, 미리 설정된 제2 기준 전압을 제2 단자에 공급하는 제2 전압 출력부를 더 포함해도 된다.

또한, 제1 전압 출력부는 설정값에 따른 제1 기준 전압을 출력하는 제1 DA 컨버터, 및 제1 스위치가 오프인 경우에 DA 컨버터의 출력을 제1 단자에 접속하는 제3 스위치를 포함하며, 제2 전압 출력부는 설정값에 따른 제2 기준 전압을 출력하는 제2 DA 컨버터, 및 제2 스위치가 오프인 경우에 DA 컨버터의 출력을 제2 단자에 접속하는 제4 스위치를 포함하여도 된다.

또한, 제1 스위치가 오프인 경우에 제1 기준 전압을 출력하며 제2 스위치가 오프인 경우에 제2 기준 전압을 출력하는 공통 DA 컨버터를 더 포함하며, 제1 전압 출력부는 제1 스위치가 오프인 경우에 공통 DA 컨버터의 출력을 제1 단자에 접속하며, 제2 전압 출력부는 제2 스위치가 오프인 경우에 공통 DA 컨버터의 출력을 제2 단자에 접속해도 된다.

또한, 제1 스위치를 온으로부터 오프로 스위칭할 경우, 접속 제어부는 시험 신호 생성부로 하여금 제1 기준 전압을 출력하게 하며 또한 제1 전압 출력부로 하여금 제1 기준 전압을 제1 단자에 공급하게 한 상태에서 제1 스위치를 오프로 하여도 된다.

또한, 시험 신호 생성부 및 드라이버를 포함하는 시험 모듈이 탑재되는 테스트 헤드, 및 피시험 디바이스의 종류에 따라 교환되며 드라이버 및 피시험 디바이스의 단자 간을 접속하는 퍼포먼스 보드를 더 포함하며, 퍼포먼스 보드는 제1 스위치, 제2 스위치, 제1 전압 출력부, 및 제2 전압 출력부를 포함하여도 된다.

또한, 제1 단자 및 제2 단자에 공통인 시험 신호를 공급할 경우, 접속 제어부는 제1 스위치 및 제2 스위치를 함께 온으로 하여도 된다.

또한, 본 발명의 다른 형태에서는, 시험 장치의 테스트 헤드에 접속되며, 테스트 헤드와 피시험 디바이스 사이에서 중계 접속하는 디바이스 인터페이스 장치에 있어서, 테스트 헤드의 드라이버와 피시험 디바이스의 제1 단자 사이에서의 접속을 개폐하는 제1 스위치, 테스트 헤드의 드라이버와 피시험 디바이스의 제2 단자 사이에서의 접속을 개폐하는 제2 스위치, 피시험 디바이스의 제1 단자에 대하여 개폐 스위치를 통해서 소정의 전압을 공급하는 제1 전압 출력부, 및 피시험 디바이스의 제2 단자에 대하여 개폐 스위치를 통해서 소정의 전압을 공급하는 제2 전압 출력부를 포함하며 제1 스위치의 일단과 제2 스위치의 일단이 드라이버에 접속되고, 제1 스위치의 타단은 피시험 디바이스의 제1 단자에 접속되며, 제2 스위치의 타단은 피시험 디바이스의 제2 단자에 접속되는 것을 특징으로 하는 디바이스 인터페이스 장치를 제공한다.

또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

[발명의 효과]

본 발명에 따르면, 피시험 디바이스에 시험 신호를 공급하는 드라이버를 복수의 단자가 공유함으로써 시험에 필요로 하는 시간이나 비용을 삭감할 수 있다.

도 1은 본 실시예에 따른 시험 장치(10)의 전체 구성을 나타낸다.

도 2는 본 실시예에 따른 디바이스 인터페이스부(120)의 구성을 나타낸다.

도 3은 본 실시예 따른 시험 모듈(110) 및 디바이스 인터페이스부(120)의 기능 구성을 나타낸다.

도 4는 본 실시예의 변형예에 따른 시험 모듈(110) 및 디바이스 인터페이스부(120)의 기능 구성을 나타낸다.

도 5는 본 실시예 또는 그 변형예에 관한 시험 장치(10)에 의한 시험의 진행 과정을 나타낸다.

도 6은 MCP에 의해 설계된 LSI 패키지(600)의 일례를 도시한다.

도 7은 종래의 시험 장치(700)의 일례를 도시한다.

도 8은 시험 장치(700)에 의해 DRAM(610) 및 플래시 메모리(630)의 시험을 동시에 시작하였을 경우의 시험의 경과를 나타낸다.

<부호의 설명>

10 시험 장치

20 피시험 디바이스(DUT)

22 DRAM

24 플래시 메모리

100 제어 장치

110 시험 모듈

120 디바이스 인터페이스부

130 시험 신호 생성부

135 논리 비교부

140 드라이버

145 컴퍼레이터

150 스위치

160 스위치

170 전압 출력부

172 DA 컨버터

174 스위치

180 전압 출력부

182 DA 컨버터

184 스위치

190 스위치

195 스위치

200 테스트 헤드

210 퍼포먼스 보드

215 DSA부

218 MB부

230 소켓 보드

240 소켓

400 DA 컨버터

이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.

도 1은 본 실시예에 따른 시험 장치(10)의 전체 구성을 나타낸다. 시험 장치(10)는 제어 장치(100), 시험 모듈(110), 및 디바이스 인터페이스부(120)를 포함한다. 제어 장치(100)는 피시험 디바이스(20)의 양부를 판정하는 시험 전체를 제어한다. 예를 들면, 제어 장치(100)는 본 발명에 따른 접속 제어부의 일례이며, 시험 모듈(110) 및 피시험 디바이스(20) 간의 접속을 디바이스 인터페이스부(120)로 하여금 제어하게 한다. 시험 모듈(110)은 시험 신호를 생성하고, 그 시험 신호를 디바이스 인터페이스부(120)를 경유해서 피시험 디바이스(20)에 공급한다.

디바이스 인터페이스부(120)는 시험 모듈(110) 및 피시험 디바이스(20) 간의 접속을 제어한다. 구체적으로는, 본 실시예에서, 디바이스 인터페이스부(120)는 시험 모듈(110)을 우선 DRAM(22)에 접속하고, 그 시험 종료후 시험 모듈(110)을 플래시 메모리(24)에 접속한다. 이에 따라, 시험 모듈(110)의 아이들 시간을 지금까지보다 삭감하는 것을 목적으로 한다.

도 2는 본 실시예에 따른 디바이스 인터페이스부(120)의 구성을 나타낸다. 디바이스 인터페이스부(120)는 퍼포먼스 보드(210)를 포함한다. 퍼포먼스 보드(210)는 DSA부(215)(Device Specific Adapter) 및 MB부(218)(MotherBoard)를 포함하며, 복수의 시험 모듈(110)이 탑재되는 테스트 헤드(200) 상에 놓여진다. 또한, 퍼포먼스 보드(210)는 하이픽스로 호칭되는 경우도 있다.

DSA부(215)는 DUT(20)의 품종에 대응하여 제조되는 품종 교환부이며, DUT(20)의 종류에 따라 교환되어 사용된다. DSA부(215)는 복수의 소켓(240) 및 소켓 보드(230)를 포함한다. 소켓(240)은 DUT(20)를 탑재하고, DUT(20)의 각 단자를 소켓 보드(230) 상의 배선에 전기적으로 접속한다. 소켓 보드(230)는 복수의 소켓(240)의 각 단자와 DSA부(215)를 MB부(218)에 접속하는 복수의 커넥터(제1 커넥터) 사이를 기판 상의 배선에 의해 전기적으로 접속하기 위해 설치된다. 이에 따라, 소켓 보드(230)는 각 소켓(240)의 각 단자로부터의 배선을 테스트 헤드(200)에 접속하는데 바람직한 위치의 커넥터로 인도한다.

MB부(218)는 DSA부(215)를 탑재하며, 복수의 커넥터에 의해 DSA부(215)의 복수의 커넥터에 접속된다. 그리고, MB부(218)는 복수의 커넥터 및 복수의 시험 모듈(110) 사이를 동축 케이블 등의 케이블에 의해 전기적으로 접속한다. 이에 따라, MB부(218)는 DSA부(215)와 복수의 시험 모듈(110) 사이를 전기적으로 접속한다.

도 3은 본 실시예에 따른 시험 모듈(110) 및 디바이스 인터페이스부(120)의 기능 구성을 나타낸다. 본 예의 시험 대상이 되는 피시험 디바이스(20)는 DRAM(22) 및 플래시 메모리(24)를 포함한다. DRAM(22)은 복수의 제1 단자에 의해 외부의 디바이스 인터페이스부(120)와 접속된다. 플래시 메모리(24)는 복수의 제2 단자에 의해 외부의 디바이스 인터페이스부(120)와 접속된다. 더 상세하게는, DRAM(22) 및 플래시 메모리(24)의 각각은, 예를 들면 어드레스 신호용 단자, 데이타 신호용 단자, 및 제어 신호용 단자를 포함한다. 시험 장치(10)는 이들 각각의 단자에 시험 신호를 입력함으로써 피시험 디바이스(20)를 시험한다.

시험 모듈(110)은 어드레스 신호용 단자, 데이타 신호용 단자, 및 제어 신호용 단자의 각각에 대응하여 시험 신호 생성부(130) 및 드라이버(140)를 포함한다. 시험 신호 생성부(130) 및 드라이버(140)는 DRAM(22)의 시험 및 플래시 메모리(24)의 시험에 공용된다. 다시 말해, 예를 들면 시험 신호 생성부(130) 및 드라이버(140)는 제어 장치(100)로부터 받은 제어에 기초하여 어떤 시점에서는 DRAM(22)을 시험하고, 다른 시점에서는 플래시 메모리(24)를 시험한다. 본 실시예는 이렇게 시험 신호 생성부(130) 및 드라이버(140)를 공용할 수 있도록 하여, 시험 장치(10) 전체의 운용 효율을 높이고 비용이나 처리 시간을 삭감하는 것을 목적으로 한다.

시험 신호 생성부(130)는 피시험 디바이스(20)에 공급하는 시험 신호를 생성한다. 드라이버(140)는 그 시험 신호를 디바이스 인터페이스부(120)를 경유해서 피시험 디바이스(20)에 출력한다. 또한, 시험 모듈(110)은 논리 비교부(135) 및 컴퍼레이터(145)를 포함하여도 된다. 컴퍼레이터(145)는 피시험 디바이스(20)로부터 출력 신호를 입력한다. 논리 비교부(135)는 그 출력 신호를 미리 정해진 기대치 신호와 비교함으로써 피시험 디바이스(20)의 양부를 판정한다.

디바이스 인터페이스부(120)는 퍼포먼스 보드(210) 내에 스위치(150) 및 스위치(160)를 포함하며, 드라이버(140) 및 피시험 디바이스(20)의 단자 간을 접속한다. 구체적으로는, 스위치(150)는 본 발명에 따른 제1 스위치의 일례이며, 드라이버(140) 및 피시험 디바이스(20)의 제1 단자 간의 배선 상에 설치된다. 또한, 스위치(160)는 본 발명에 따른 제2 스위치의 일례이며, 드라이버(140) 및 피시험 디바이스(20)의 제2 단자 간의 배선 상에 설치된다. 디바이스 인터페이스부(120)는 제어 장치(100)로부터 받은 제어에 기초하여 피시험 디바이스(20)의 제1 단자에 시험 신호를 공급할 경우에 스위치(150)를 온으로 하고 스위치(160)를 오프로 한다. 한편, 디바이스 인터페이스부(120)는 제어 장치(100)로부터 받은 제어에 기초하여 피시험 디바이스(20)의 제2 단자에 시험 신호를 공급할 경우에 스위치(150)를 오프로 하고 스위치(160)를 온으로 한다.

더욱이, 디바이스 인터페이스부(120)는 퍼포먼스 보드(210) 내에 미리 정해진 제1 기준 전압을 제1 단자에 공급하는 제1 전압 출력부의 일례인 전압 출력부(170) 및 미리 정해진 제2 기준 전압을 제2 단자에 공급하는 제2 전압 출력부의 일례인 전압 출력부(180)를 포함한다. 전압 출력부(170)는 스위치(150)가 오프인 경우에 스위치(150) 및 제1 단자 간의 배선에 접속된다. 구체적으로는, 전압 출력부(170)는 설정값에 따른 제1 기준 전압을 출력하는 제1 DA 컨버터의 일례인 DA 컨버터(172) 및 스위치(150)가 오프인 경우에 DA 컨버터(172)의 출력을 제1 단자에 접속하는 제3 스위치의 일례인 스위치(174)를 포함한다. 이 제1 기준 전압은 DRAM(22)을 안정적인 대기 상태로 하는 적절한 전압값으로 설정되고 있다. 이에 따라, DRAM(22)의 시험이 수행되지 않고 있는 기간중이어도, DRAM(22)을 안정적인 상태로 유지할 수 있다.

또한, 전압 출력부(180)는 스위치(160)가 오프인 경우에 스위치(160) 및 제2 단자 간의 배선에 접속된다. 구체적으로는, 전압 출력부(180)는 설정값에 따른 제2 기준 전압을 출력하는 DA 컨버터(182) 및 스위치(160)가 오프인 경우에 DA 컨버터(182)의 출력을 제2 단자에 접속하는 제4 스위치의 일례인 스위치(184)를 포함한다. 이 제2 기준 전압은 상술한 제1 기준 전압과 달라도 되며, 플래시 메모리(24)를 안정적인 대기 상태로 하는 적절한 전압값으로 설정되고 있다. 이에 따라, 플래시 메모리(24)의 시험이 수행되지 않고 있는 기간중이어도, 플래시 메모리(24)를 안정적인 상태로 유지할 수 있다.

여기서, 제어 장치(100)가 스위치(150)를 오프로 하고 스위치(174)를 온으로 하는 처리 과정의 과도 상태가 문제로 된다. 다시 말해, 예를 들면 스위치(150)를 오프로 하고나서 스위치(174)를 온으로 하는 것이라면, 그 동안의 기간에 DRAM(22)에 인가되는 전압값은 정해지지 않게 된다. 이 때문에, DRAM(22)을 불안정한 상태라고 하며, 나아가서는 DRAM(22)의 동작 장해나 고장을 초래할 우려가 있다. 이것을 방지하기 위해, 제어 장치(100)는 스위치(150)를 오프로 하기 전에 스위치(174)를 온으로 한다. 단, 시험 신호 생성부(130)로부터 출력되는 전압이 DA 컨버터(172)로부터 출력되는 전압과 다른 경우에는 마찬가지로 DRAM(22)의 동작은 불안정하게 된다. 그래서, 바람직하게는 제어 장치(100)는 스위치(150)를 온으로부터 오프로 스위칭하는 과도 상태에서, 우선 시험 신호 생성부(130)로 하여금 제1 기준 전압을 출력하게 한다. 그리고, 제어 장치(100)는 스위치(174)를 오프로부터 온으로 함으로써 전압 출력부(170)로 하여금 제1 기준 전압을 제1 단자에 공급하게 한다. 이 상태에서, 제어 장치(100)는 스위치(150)를 온으로부터 오프로 한다. 이에 따라, 시험 종료시나 개시시에도 피시험 디바이스(20)를 안정적인 상태로 유지할 수 있다. 또한, DA 컨버터(172)와 스위치(174) 간에 소망의 저항(예를 들면 수 KΩ)을 직렬 접속하여, 스위치(150)나 스위치(174)가 온/오프 하는 과도기의 불안정한 전압 레벨을 방지하도록 해도 된다. 마찬가지로, DA 컨버터(182)와 스위치(184) 간에 소망의 저항(예를 들면 드라이버(140)의 출력 임피던스보다도 충분히 높은 수 KΩ의 저항)을 직렬 접속해도 된다. 또한, 전압 출력부(170)로부터 공급되는 전압이 제로 전압이어도 되는 경우에는, DA 컨버터(172, 182)을 제거하고, 회로 접지에 직접 또는 원하는 저항을 통해서 접속하여도 된다.

이상 설명한 디바이스 인터페이스부(120)의 각 기능 가운데 적어도 일부분은 디바이스 인터페이스부(120)를 대신하여 시험 모듈(110)에 제공되어도 된다. 다시 말해, 예를 들면 시험 모듈(110)이 전압 출력부(170) 및 전압 출력부(180)를 포함하며, 디바이스 인터페이스부(120) 내에 설치된 배선 상에 전압을 공급해도 된다.

이상, 본 실시예에 관한 시험 장치(10)에 의하면, 1군의 시험 모듈(110)만으로 MCP의 각각의 LSI 칩이 시험 신호 생성부(130) 및 드라이버(140) 등의 시험 모듈을 공용할 수 있도록 함으로써 시험 모듈을 반감할 수 있으며, 시험 장치(10) 전체의 운용 효율을 높여서 비용이나 처리 시간을 삭감할 수 있다. 또한, 피시험 디바이스(20)가 이종의 LSI 칩이 아니고 동종의 LSI 칩을 복수개 가지고 있을 경우, 양자의 LSI 칩으로부터의 출력 신호가 간섭하지 않을 때는 이들 LSI 칩에 대하여 동시에 동일한 시험 신호를 공급해도 된다. 다시 말해, 예를 들면 제1 단자 및 제2 단자에 공통인 시험 신호를 공급할 경우, 제어 장치(100)는 스위치(150) 및 스위치(160)를 함께 온으로 한다. 이에 따라, 동시 병렬적으로 시험을 진행시켜서 시험 장치(10)의 운용 효율을 더 높일 수 있다.

또한, 시험 장치(10)에 의하면, 동일한 DUT 내의 복수의 LSI 칩뿐만아니라 복수의 DUT를 교대로 시험할 수도 있다. 다시 말해, 예를 들면 시험 신호 생성부(130) 및 드라이버(140)는 제1 DUT의 단자 및 제2 DUT의 단자에 접속된다. 스위치(150)는 드라이버(140) 및 제1 DUT의 배선 상에 설치되며, 스위치(160)는 드라이버(140) 및 제2 DUT의 배선 상에 설치된다. 제어 장치(100)는 제1 DUT에 시험 신호를 공급할 경우에 스위치(150)를 온으로 하고 스위치(160)를 오프로 하며, 제2 DUT에 시험 신호를 공급할 경우에 스위치(150)를 오프로 하고 스위치(160)를 온으로 한다. 이에 따라, 종류가 다른 복수의 DUT를 지금까지보다도 효율적으로 시험할 수 있다.

도 4는 본 실시예의 변형예 따른 시험 모듈(110) 및 디바이스 인터페이스부(120)의 기능 구성을 나타낸다. 본 변형예에 관한 시험 모듈(110)은 도 3에 나타낸 시험 모듈(110)과 실질적으로 동일하므로 설명을 생략한다. 한편, 본 변형예에 관한 디바이스 인터페이스부(120)는 도 3에 나타낸 디바이스 인터페이스부(120)와 달리 DA 컨버터(172), 스위치(174), DA 컨버터(182), 및 스위치(184)를 포함하지 않아도 된다. 이들을 대신하여, 디바이스 인터페이스부(120)는 DA 컨버 터(400), 스위치(190), 및 스위치(195)를 포함한다.

DA 컨버터(400)는 본 발명에 따른 공통 DA 컨버터의 일례이며, 스위치(150)가 오프인 경우에 제1 기준 전압을 출력하고, 스위치(160)가 오프인 경우에 제2 기준 전압을 출력한다. 전압 출력부(170)는 스위치(174)를 대신하여 DA 컨버터(400)와 제1 단자를 접속하는 배선 상에 설치되는 스위치(190)를 포함한다. 그리고, 전압 출력부(170)는 스위치(150)가 오프인 경우에 스위치(190)를 온으로 함으로써 DA 컨버터(400)의 출력을 제1 단자에 접속한다. 또한, DA 컨버터(400)의 출력단에 원하는 저항(예를 들면 수 KΩ)을 직렬 접속하여, 스위치(150, 160)나 스위치(190, 195)가 온/오프하는 과도기의 불안정한 전압 레벨을 방지하도록 해도 된다.

전압 출력부(180)는 스위치(184)를 대신하여 DA 컨버터(400)와 제2 단자를 접속하는 배선 상에 설치되는 스위치(195)를 포함한다. 그리고, 전압 출력부(180)는 스위치(160)가 오프인 경우에 스위치(195)를 온으로 함으로써 DA 컨버터(400)의 출력을 제2 단자에 접속한다.

이상, 본 도면에 나타내는 구성에 의해서도, 1군의 시험 모듈(110)만으로 DRAM(22) 및 플래시 메모리(24)에서 시험 신호 생성부(130) 및 드라이버(140)를 공용하여 시험 장치(10) 전체의 운용 효율을 높일 수 있다. 더욱이, 본 예에서는 DA 컨버터(400)까지를 DRAM(22) 및 플래시 메모리(24)에서 공용함으로써 시험 장치(10)의 시험 모듈을 반감할 수 있으며 회로 구성을 간략화할 수 있다.

도 5는 본 실시예 또는 그 변형예에 관한 시험 장치(10)에 의한 시험의 진행 과정을 나타낸다. 1군의 시험 모듈(110)의 경우에는, 도 5(a)에 나타내는 바와 같 이 MCP 내에 설치된 DRAM 및 플래시 메모리의 시험은 순차적으로 수행되며, 도 8에 나타낸 바와 같은 아이들 시간은 생기지 않는다. 또한, 시험에 필요한 시험 신호 생성부(130) 및 드라이버(140) 등의 리소스는 한 세트만 설치해 있으면 충분하다. 다음에, 2군의 시험 모듈(110)을 갖추는 경우는, 시험 신호 생성부(130) 및 드라이버(140)를 종래와 같은 개수 설치한 경우이며, 도 5(b)에 나타낸 바와 같이 동시 병행적으로 복수의 단자군을 시험할 수 있으므로, 디바이스 시험의 스루풋이 2배 가까이까지 향상될 수 있다.

다음에, 상술한 본 발명에서는, 도 3 및 도 4에 나타내는 바와 같이 1채널의 드라이버(140)에 대하여 2그룹(제1 단자, 제2 단자)으로 스위칭해서 접속가능한 구체예로 설명하였지만, 파형 품질에 지장이 없는 경우에는 3그룹 이상의 접속 구성으로 하여도 된다. 또한, 스위치(150, 160)를 개별적으로 제어하도록 해도 된다. 이 경우에는, 다른 DUT 품종에 대하여 DSA부(215)를 공용할 수 있는 경우가 있다.

이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.

Claims

제1 LSI 및 상기 제1 LSI와 상이한 액세스 스피드를 갖는 제2 LSI를 구비한 피시험 디바이스를 시험하는 시험 장치에 있어서,

상기 피시험 디바이스에 공급하는 시험 신호를 생성하는 시험 신호 생성부,

상기 시험 신호를 출력하는 드라이버,

상기 드라이버 및 상기 피시험 디바이스의 제1 단자 간의 배선 상에 설치되는 제1 스위치,

상기 드라이버 및 상기 피시험 디바이스의 제2 단자 간의 배선 상에 설치되는 제2 스위치, 및

상기 피시험 디바이스의 상기 제1 LSI에 상기 제1 단자를 통해 상기 시험 신호를 공급할 경우에 상기 제1 스위치를 온으로 하고 상기 제2 스위치를 오프로 하며, 상기 제2 LSI에 상기 제2 단자를 통해 상기 시험 신호를 공급할 경우에 상기 제1 스위치를 오프로 하고 상기 제2 스위치를 온으로 하는 접속 제어부

를 포함하는 시험 장치.
제1항에 있어서,

상기 제1 스위치가 오프인 경우에 상기 제1 스위치 및 상기 제1 단자 간의 배선에 접속되며, 미리 설정된 제1 기준 전압을 상기 제1 단자에 공급하는 제1 전압 출력부, 및

상기 제2 스위치가 오프인 경우에 상기 제2 스위치 및 상기 제2 단자 간의 배선에 접속되며, 미리 설정된 제2 기준 전압을 상기 제2 단자에 공급하는 제2 전압 출력부

를 더 포함하는 시험 장치.
제2항에 있어서,

상기 제1 전압 출력부는,

설정값에 따른 상기 제1 기준 전압을 출력하는 제1 DA 컨버터, 및

상기 제1 스위치가 오프인 경우에 상기 DA 컨버터의 출력을 상기 제1 단자에 접속하는 제3 스위치

를 포함하며,

상기 제2 전압 출력부는,

설정값에 따른 상기 제2 기준 전압을 출력하는 제2 DA 컨버터, 및

상기 제2 스위치가 오프인 경우에 상기 DA 컨버터의 출력을 상기 제2 단자에 접속하는 제4 스위치

를 포함하는 시험 장치.
제2항에 있어서,

상기 제1 스위치가 오프인 경우에 상기 제1 기준 전압을 출력하며, 상기 제2 스위치가 오프인 경우에 상기 제2 기준 전압을 출력하는 공통 DA 컨버터를 더 포함하며,

상기 제1 전압 출력부는 상기 제1 스위치가 오프인 경우에 상기 공통 DA 컨버터의 출력을 상기 제1 단자에 접속하며,

상기 제2 전압 출력부는 상기 제2 스위치가 오프인 경우에 상기 공통 DA 컨버터의 출력을 상기 제2 단자에 접속하는 시험 장치.
제2항에 있어서,

상기 제1 스위치를 온으로부터 오프로 스위칭할 경우, 상기 접속 제어부는 상기 시험 신호 생성부로 하여금 상기 제1 기준 전압을 출력하게 하며 또한 상기 제1 전압 출력부로 하여금 상기 제1 기준 전압을 상기 제1 단자에 공급하게 한 상태에서 상기 제1 스위치를 오프로 하는 시험 장치.
제2항에 있어서,

상기 시험 신호 생성부 및 상기 드라이버를 포함하는 시험 모듈이 탑재되는 테스트 헤드, 및

상기 피시험 디바이스의 종류에 따라 교환되며, 상기 드라이버 및 상기 피시험 디바이스의 단자 간을 접속하는 퍼포먼스 보드

를 더 포함하며,

상기 퍼포먼스 보드는 상기 제1 스위치, 상기 제2 스위치, 상기 제1 전압 출력부, 및 상기 제2 전압 출력부를 포함하는 시험 장치.
제1항에 있어서,

상기 제1 단자 및 상기 제2 단자에 공통인 상기 시험 신호를 공급할 경우, 상기 접속 제어부는 상기 제1 스위치 및 상기 제2 스위치를 함께 온으로 하는 시험 장치.
시험 장치의 테스트 헤드에 접속되며, 상기 테스트 헤드와, 제1 LSI 및 상기 제1 LSI와 상이한 액세스 스피드를 갖는 제2 LSI를 구비한 피시험 디바이스 사이에서 중계 접속하는 디바이스 인터페이스 장치에 있어서,

상기 테스트 헤드의 드라이버와 상기 피시험 디바이스의 제1 단자 간의 접속을 개폐하는 제1 스위치,

상기 테스트 헤드의 상기 드라이버와 상기 피시험 디바이스의 제2 단자 간의 접속을 개폐하는 제2 스위치,

상기 피시험 디바이스의 상기 제1 LSI에 상기 제1 단자를 통해 개폐 스위치를 이용하여 소정의 전압을 공급하는 제1 전압 출력부, 및

상기 피시험 디바이스의 상기 제2 LSI에 상기 제2 단자를 통해 개폐 스위치를 이용하여 소정의 전압을 공급하는 제2 전압 출력부

를 포함하며,

상기 제1 스위치의 일단과 상기 제2 스위치의 일단이 상기 드라이버에 접속되며,

상기 제1 스위치의 타단은 상기 피시험 디바이스의 제1 단자에 접속되며,

상기 제2 스위치의 타단은 상기 피시험 디바이스의 제2 단자에 접속되는 디바이스 인터페이스 장치.
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