JP2007052689A

JP2007052689A - 制御装置

Info

Publication number: JP2007052689A
Application number: JP2005238229A
Authority: JP
Inventors: Takenori Kasahara; 武則笠原; Makoto Ogura; 小倉　　真; Masamitsu Kobayashi; 正光小林; Masakazu Ishikawa; 雅一石川; Akira Bando; 阪東　　明; Hiromichi Endo; 浩通遠藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2005-08-19
Filing date: 2005-08-19
Publication date: 2007-03-01

Abstract

【課題】
誤ったアドレスへデータを書き込む前にアドレス線の故障をも検出することのでき、信頼性の向上した制御装置を提供することにある。
【解決手段】
システム制御回路１２０は、メモリ１４０にデータを転送してメモリ１４０の指定されたアドレスにデータを書き込み、また、メモリ１４０の指定されたアドレスからデータを読み出す。メモリ制御装置１３０のアドレス誤り検出回路１３４は、メモリ１４０に対して指定したアドレスの誤りを検出する。制御回路１３６は、指定したアドレスが正しい時に、メモリ１４０に対するデータ転送を許可する。
【選択図】図２

Description

本発明は、データ転送を行う制御装置に係り、特に、データ格納手段に対するデータ書き込み時に用いるに好適な制御装置に関する。

従来の制御装置におけるデータリード／ライトにおいては、例えば、特開平５−８８９９２号公報に記載のように、メモリとのデータ転送においてライト時にライトデータに誤り制御用冗長ビット（ＥＣＣデータ）を付加してメモリに書き込み、リード時にデータとともに誤り制御用冗長ビット（ＥＣＣデータ）をメモリより読み出し、誤り検出修正回路（ＥＣＣ回路）において誤り制御用冗長ビット（ＥＣＣデータ）を利用してデータの誤り検出・修正を行う。ここで、誤り制御用冗長ビット（ＥＣＣデータ）を格納するアドレスを指示するための誤り制御用冗長ビット専用のＥＣＣアドレス制御回路を設けることにより、アドレス線の故障が発生し、誤ったアドレスよりデータもしくはＥＣＣデータが読み出されたことを検出するようにしている。

特開平５−８８９９２号公報

特開平５−８８９９２号公報記載の方式では、読み出したデータが正しいアドレスから読み出されたことを確認することはできるが、データ書き込み時に誤ったアドレスへデータを書き込んでしまうことを防止できないという問題があった。ここで、誤ったアドレスへデータを書き込むことで、既に書き込んであったデータを破壊したり、書き込んだと思っているデータと違うデータが読み出されることになる。

本発明の目的は、誤ったアドレスへデータを書き込む前にアドレス線の故障をも検出することのでき、信頼性の向上した制御装置を提供することにある。

（１）上記目的を達成するために、本発明は、格納手段にデータを転送して前記格納手段の指定されたアドレスにデータを書き込み、また、前記格納手段の指定されたアドレスからデータを読み出す制御装置であって、前記格納手段に対して指定したアドレスの誤りを検出するアドレス誤り検出手段と、前記指定したアドレスが正しい時に、前記格納手段に対するデータ転送を許可する制御手段とを備えるようにしたものである。
かかる構成により、誤ったアドレスへデータを書き込む前にアドレス線の故障をも検出することのでき、信頼性の向上し得るものとなる。

（２）上記（１）において、好ましくは、前記アドレス誤り検出手段は、前記格納手段に対して指定したアドレスと、前記格納手段から得られる指定されたアドレスを比較して、不一致のとき、アドレス誤りと検出するようにしたものである。

（３）上記（１）において、好ましくは、前記アドレス誤り検出手段は、指定したアドレスが誤っていると判定されたとき、その旨を報告するようにしたものである。

（４）上記（１）において、好ましくは、前記アドレス誤り検出手段は、全ビットが一定時間以上正しくないとき、アドレス誤りと検出するようにしたものである。

本発明によれば、誤ったアドレスへデータを書き込む前にアドレス線の故障をも検出することのでき、信頼性を向上することができる。

以下、図１〜図４を用いて、本発明の一実施形態による制御装置の構成及び動作について説明する。
最初に、図１を用いて、本実施形態による制御装置の全体構成について説明する。
図１は、本発明の一実施形態による制御装置の全体構成を示すシステムブロック図である。

制御装置は、ＣＰＵ１００と、Ｉ／Ｏ２００Ａ，…，２００Ｎから構成される。ＣＰＵ１００は、演算器１１０と、システム制御回路１２０と、メモリ制御回路１３０と、メモリ１４０とから構成される。演算器１１０は、所定のプログラムに従って、所定の演算を実行する。システム制御回路１２０は、演算器１１０による演算結果のデータを、メモリ制御回路１３０を介して、メモリ１４０に格納したり、Ｉ／Ｏ２００Ａ，…，２００Ｎに出力（格納）する。すなわち、メモリ１４０やＩ／Ｏ２００Ａ，…，２００Ｎがデータの格納手段に相当する。また、システム制御回路１２０は、メモリ１４０に格納されたデータを、メモリ制御回路１３０を介して読み出したり、Ｉ／Ｏ２００Ａ，…，２００Ｎから読み出す。メモリ制御回路１３０は、システム制御回路１２０からの指令に基づいて、メモリ１４０の中の所定のアドレスにデータを書き込んだり、所定のアドレスからデータを読み出す。

次に、図２を用いて、本実施形態による制御装置に用いるメモリ制御回路の構成について説明する。
図２は、本発明の一実施形態による制御装置に用いるメモリ制御回路の構成を示すブロック図である。なお、図１と同一符号は、同一部分を示している。

メモリ制御回路１３０は、アドレス制御回路１３２と、アドレス誤り検出回路１３４と、制御回路１３６と、データ制御回路１３８とから構成される。

アドレス制御回路１３２は、システム制御１２０から指示されたデータ転送アドレスをアドレスバスＡＤ１を通して、メモリ１４０へ出力すると同時に、アドレス誤り検出回路１３４へも出力する。ここで、アドレスバスＡＤ１は、パラレルである。

アドレス誤り検出回路１３４は、アドレスバスＡＤ１を通して入力されたアドレスと、メモリ１４０から誤り検出用アドレスバスＡＤ２を通して入力されたアドレスが一致しているかを確認し、結果をシステム制御回路１２０と制御回路１３６に報告する。システム制御回路１２０には、両者のアドレスが不一致の場合、不一致報告がなされる。

ここで、アドレスバスＡＤ１は、メモリ１４０の接続部Ｃ１を介して、メモリ１４０の内部のアドレスバスに接続されている。また、アドレスバスＡＤ２は、メモリ１４０の接続部Ｃ２を介して、メモリ１４０の内部のアドレスバスに接続されている。ここで、接続部Ｃ１，Ｃ２は、コネクタなどである。アドレスバスＡＤ１は、コネクタの端子にハンダ付け等で接続されている。また、メモリ１４０の接続用ピンがコネクタの端子に挿入される。ここで、アドレスバスＡＤ１とコネクタの端子のハンダ接続部に熱ストレス等が加わると、この接続部における断線等が生じることがある。その場合、アドレス制御回路１３２からアドレスバスＡＤ１に出力されたパラレルのアドレスデータの内、断線の生じた接続部に該当するビット位置のデータが正しくメモリ１４０の内部のアドレスバスに伝達されないことになり、誤ったアドレスがメモリ１４０に伝達されることになる。アドレスバスＡＤ２は、メモリ１４０の内部のアドレスバスに接続されているため、アドレスバスＡＤ１のデータと、アドレスバスＡＤ２のデータを比較することで、アドレス制御回路１３２からメモリ１４０に正しいアドレスデータが伝達されたか否かを判定することができる。

制御回路１３６は、アドレス誤り検出回路１３４でアドレスが一致しているとが確認された時のみ、メモリ１４０のライトイネーブル端子ＷＥにライト許可信号を出力し、データ転送処理を開始する。アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は動作しない。

データ制御回路１３８は、制御回路１３６が動作したときのみ、データバスＤＢから、メモリ１４０のデータを書き込む。

また、データリード時にも、同様に、アドレス誤り検出回路１３４が動作し、アドレス誤りが検出されない場合には、制御回路１３６は、メモリ１４０のアウトプットイネーブル端子ＯＥにリード許可信号を出力し、データ転送処理を開始する。アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は動作しない。

データ制御回路１３８は、制御回路１３６が動作したときのみ、データバスＤＢから、メモリ１４０のデータを読み出して、システム制御回路１２０に出力する。

なお、メモリ１４０のチップセレクト端子ＣＳは、複数のメモリチップが用いられる場合に、それらの複数のメモリチップの中から、所定のチップを選択するために用いられる。

次に、図３を用いて、本実施形態による制御装置におけるデータライト時の制御動作について説明する。
図３は、本発明の一実施形態による制御装置におけるデータライト時の制御動作を示すフローチャートである。

ステップｓ１０において、アドレス制御回路１３２からメモリ１４０にアドレスデータを出力する。

次に、ステップｓ１２において、アドレス誤り検出回路１３４は、アドレス制御回路１３２から出力されたアドレスデータと、メモリ１４０から出力されたアドレスデータを比較し、両者が一致しているか否かを判定する。一致しているときはステップ１４に進み、不一致の時はステップｓ１６に進む。

次に、ステップｓ１４において、制御回路１３６は、アドレス誤り検出回路１３４でアドレスが一致しているとが確認された時は、メモリ１４０のライトイネーブル端子ＷＥに対して、書き込み許可信号を出力することで、メモリ１４０に対し、データ転送処理を開始する。システム制御回路１２０から送られた書き込みデータは、データ制御回路１３８によって制御され、メモリ１４０のデータバスＤＢから入力して、アドレスバスＡＤ１で指定されたアドレスにデータが書き込まれる。

アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は、ライトイネーブル端子ＷＥに対して、書き込み許可信号を出力しないので、書き込み動作は実行されないことになる。

また、アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は、ステップｓ１６において、制御回路１３６は、システム制御回路１２０に対してアドレス不一致報告を送信する。

次に、図４を用いて、本実施形態による制御装置におけるデータリード時の制御動作について説明する。
図４は、本発明の一実施形態による制御装置におけるデータリード時の制御動作を示すフローチャートである。

ステップｓ２０において、アドレス制御回路１３２からメモリ１４０にアドレスデータを出力する。

次に、ステップｓ２２において、アドレス誤り検出回路１３４は、アドレス制御回路１３２から出力されたアドレスデータと、メモリ１４０から出力されたアドレスデータを比較し、両者が一致しているか否かを判定する。一致しているときはステップ１４に進み、不一致の時はステップｓ２６に進む。

次に、ステップｓ２４において、制御回路１３６は、アドレス誤り検出回路１３４でアドレスが一致しているとが確認された時は、アウトプットイネーブル端子ＯＥにリード許可信号を出力する。これによって、データ制御回路１３８は、データバスＤＢから、アドレスバスＡＤ１で指定されたアドレスからデータが読み出される。データ制御回路１３８は、メモリ１４０のデータバスＤＢから出力したデータを読み出して、システム制御回路１２０に出力する。

アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は、アウトプットイネーブル端子ＯＥにリード許可信号を出力しないので、読み出し動作は実行されないことになる。

また、アドレス誤り検出回路１３４でアドレスが不一致と確認された場合は、ステップｓ２６において、制御回路１３６は、システム制御回路１２０に対してアドレス不一致報告を送信する。

なお、以上の説明では、アドレスバスとデータバスが個別に設けられている場合であるが、同一のバスに対して、時分割でアドレスとデータをリードライトする場合には、全ビットが一定時間以上正しいことを確認することで、指定したアドレスが正しいことを確認することができる。なお、このとき、全ビットが一定時間以上正しいことを確認する場合には、出力したアドレスとメモリまたはＩ／Ｏを経由して返ってきたアドレスがバスラインの長さ、負荷による遅延分以上の時間一致していること確認することで、遅延による影響を除去して、アドレスの一致不一致を正確に判定することができる。

また、以上の説明は、メモリに対するデータのリードライト時に関してであるが、Ｉ／Ｏ２００に対してデータをリードライとするときにも、同様にして、アドレス誤りを検出することができる。

以上説明したように、本実施形態においては、アドレス誤り検出回路１３４を設けているため、アドレス線の故障が発生し、誤ったアドレスがアドレス誤り検出回路１３４に入力された場合、アドレス誤り検出回路１３４により読み書き支持されたアドレスと不一致となり、故障が発生したことを検出することができる。

次に、図５を用いて、本発明の他の実施形態による制御装置の構成及び動作について説明する。なお、本実施形態による制御装置の全体構成は、図１に示したものと同様である。
図５は、本発明の他の実施形態による制御装置に用いるメモリ制御回路の構成を示すブロック図である。なお、図１，図２と同一符号は、同一部分を示している。

本実施形態においては、メモリ１４０Ａの内部には、アドレス用メモリ１４２と、データ用メモリ１４４を備えている。データ用メモリ１４４は、ＥＣＣを含むものである。

メモリ１４０Ａの初期化時に、アドレス用メモリ１４２に対してアドレスデータを書き込む。データ用メモリ１４４にデータを書き込む際には、アドレス誤り検出回路１３４は、アドレス用メモリ１４２からアドレスを読み出し、そのアドレスがアドレス制御回路１３２からメモリ１４０に出力された書き込みしたいアドレスと一致しているか否かを判定し、一致している場合には制御回路１３６に一致信号を出力することで、制御回路１３６はライトイネーブル端子ＷＥにライト許可信号を出力し、データ用メモリ１４４の該当するアドレスにデータバスＤＢから入力したデータを書き込むようにする。

以上説明したように、本実施形態においても、アドレス誤り検出回路１３４を設けているため、アドレス線の故障が発生し、誤ったアドレスがアドレス誤り検出回路１３４に入力された場合、アドレス誤り検出回路１３４により読み書き支持されたアドレスと不一致となり、故障が発生したことを検出することができる。

次に、図６を用いて、本発明のその他の実施形態による制御装置の構成及び動作について説明する。なお、本実施形態による制御装置の全体構成は、図１に示したものと同様である。
図６は、本発明の他の実施形態による制御装置に用いるＩ／Ｏバス制御回路の構成を示すブロック図である。なお、図１，図２と同一符号は、同一部分を示している。

本実施形態では、システム制御回路１２０Ａは、Ｉ／Ｏ制御回路１２１の他に、アドレス制御回路１２２と、アドレス誤り検出回路１２３と、制御回路１２４と、データ制御回路１２５とを備えている。また、システム制御回路１２０のピン数を節約するために、アドレスラッチ回路１５０を設ける。

アドレス制御回路１２２は、Ｉ／Ｏ制御回路１２１から指示されたデータ転送アドレスをアドレスバスＡＤ４を通して、アドレスラッチ回路１５０へ出力し、Ｉ／Ｏ制御回路１２１から指示されたデータ転送アドレスをラッチする。その後、アドレスラッチ回路１５０にラッチされたアドレスは、アドレスバスＡＤ５を通して、Ｉ／Ｏバス１６０に出力すると同時に、アドレス誤り検出回路１２３に出力する。

アドレス誤り検出回路１２３は、アドレスバスＡＤ３を通して入力されたアドレスとアドレスラッチ回路１５０からアドレスバスＡＤ５を通して入力されたアドレスが一致しているかを確認し、結果をＩ／Ｏ制御回路１２１と制御回路１２４へ報告する。Ｉ／Ｏ制御回路１２１には、両者のアドレスが不一致の場合、不一致報告がなされる。

ここで、アドレスバスＡＤ５は、Ｉ／Ｏバス１６０の接続部を介して複数のＩ／Ｏが接続されている。接続部はコネクタなどでありハンダ等の異物による短絡が生じることがある。また、Ｉ／Ｏバス１６０に接続されているＩ／Ｏモジュール２００Ａ〜２００Ｎのいずれかまたは複数でアドレスが接続されているＩＣの故障等により信号レベルが固着してしまうことがある。その場合、アドレスバスＡＤ４に出力されたアドレスは正しく伝達されないことになり、誤ったアドレスがＩ／Ｏモジュール２００Ａ〜２００Ｎに伝達されることになる。アドレスバスＡＤ５は、Ｉ／Ｏバス１６０に接続されているため、アドレスバスＡＤ３のデータとアドレスバスＡＤ５のデータを比較することでアドレス制御回路１２２がＩ／Ｏバス１６０に正しいアドレスが伝達されたか否かを判定することができる。

制御回路１２４は、アドレス誤り検出回路１２３でアドレスが一致しているとが確認された時のみ、Ｉ／Ｏバス１６０を通してＩ／Ｏモジュール２００Ａ〜２００Ｎに対し、データ転送処理を開始する。アドレス誤り検出回路１２３でアドレスが不一致と確認された場合は動作しない。

データ制御回路１２５は、制御回路１２４が動作したときのみ、データバスＤＢ１を通してＩ／Ｏモジュール２００Ａ〜２００Ｎとデータ転送を行なう。

以上説明したように、本実施形態においても、アドレス誤り検出回路１２３を設けているため、アドレス線の故障が発生し、誤ったアドレスがアドレス誤り検出回路１２３に入力された場合、アドレス誤り検出回路１２３により読み書き支持されたアドレスと不一致となり、故障が発生したことを検出することができる。

本発明の一実施形態による制御装置の全体構成を示すシステムブロック図である。本発明の一実施形態による制御装置に用いるメモリ制御回路の構成を示すブロック図である。本発明の一実施形態による制御装置におけるデータライト時の制御動作を示すフローチャートである。本発明の一実施形態による制御装置におけるデータリード時の制御動作を示すフローチャートである。本発明の他の実施形態による制御装置に用いるメモリ制御回路の構成を示すブロック図である。本発明の他の実施形態による制御装置に用いるＩ／Ｏバス制御回路の構成を示すブロック図である。

符号の説明

１００…ＣＰＵ
１１０…演算器
１２０，１２０Ａ…システム制御回路
１２１…Ｉ／Ｏ制御回路
１２２，１３２…アドレス制御回路
１２３，１３４…アドレス誤り検出回路
１２４，１３６…制御回路、
１２５，１３８…データ制御回路
１３０…メモリ制御回路
１４０，１４０Ａ…メモリ
１４２…アドレス用メモリ
１４４…データ用メモリ
１５０…アドレスラッチ回路
１６０…Ｉ／Ｏバス
２００…Ｉ／Ｏ

Claims

格納手段にデータを転送して前記格納手段の指定されたアドレスにデータを書き込み、また、前記格納手段の指定されたアドレスからデータを読み出す制御装置であって、
前記格納手段に対して指定したアドレスの誤りを検出するアドレス誤り検出手段と、
前記指定したアドレスが正しい時に、前記格納手段に対するデータ転送を許可する制御手段とを備えたことを特徴とする制御装置。
請求項１記載の制御装置において、
前記アドレス誤り検出手段は、前記格納手段に対して指定したアドレスと、前記格納手段から得られる指定されたアドレスを比較して、不一致のとき、アドレス誤りと検出することを特徴とする制御装置。
請求項１記載の制御装置において、
前記アドレス誤り検出手段は、指定したアドレスが誤っていると判定されたとき、その旨を報告することを特徴とする制御装置。
請求項１記載の制御装置において、
前記アドレス誤り検出手段は、全ビットが一定時間以上正しくないとき、アドレス誤りと検出することを特徴とする制御装置。