JPH01307852A - メモリユニットの接続異常検出方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 メモリユニットを増設して記憶容量を拡張する場合、増
設したメモリユニットが装置に確実に接続されているか
否かを、簡易な方法でチエツクするメモリユニットの接
続異常検出方法に関し、接続状態を簡易で高速にチエツ
ク出来ることを目的とし、 プロセッサにより制御され、メモリから読出されたデー
タの誤りを検出する誤り検出手段を備え、メモリの記憶
容量を拡大する接続手段にメモリユニットを接続する装
置において、プロセッサにメモリユニットに対するアド
レスビットを総てＭＯ”として送出させてデータを書込
み、次にアドレスビットを総て“１＃とじて送出させて
データを書込み、次にアドレスビットの最下位ビットよ
り１ビットずつ順次アドレスビットの上位方向に“１＃
となるビットをずらし、残りのビットは総て０”として
送出させ、アドレスビットの“１′となるビットをずら
す度に順次メモリユニットに対するデータの書込みを行
わせる動作を“１”となるビットがアドレスビットの最
上位ビットの位置に達するまで繰り返させた後、メモリ
ユニットに対するアドレスビットを前記と同様に送出さ
せて、メモリユニットからデータを読出させ、誤り検出
手段がデータの誤りを検出した場合、接続手段の接続状
態に異常があると判定する構成とする。

〔産業上の利用分野〕

本発明はメモリユニットを増設することにより記憶容量
を拡張する装置に係り、特に増設したメモリユニットが
装置に確実に接続されているか否かを、簡易な方法でチ
エツクすることが可能なメモリユニットの接続異常検出
方法に関する。

情報処理装置の中には外部増設メモリであるメモリユニ
ットをコネクタ等を用いて接続し、装置の記憶容量を増
加させてアプリケーションプログラムや文字フォント等
を格納し、装置の機能を拡大するように考慮されている
ものがある。

例えば、プリンタにおいては、ＲＡＭを搭載したメモリ
ユニットをプリンタに設けた増設用のコネクタに挿入し
て、プリンタの記憶容量を大きくし、アプリケーション
プログラムや文字フォント等を格納することで、オプシ
ョンとしての機能を追加し、プリンタの機能を拡大して
いる。

ところで、装置の信頼性を高めるためには、このような
メモリユニットのコネクタ等による物理的な接続状態を
、特殊な回路等を必要とせずに、簡易で高速にチエ’７
りし得ることが必要である。

〔従来の技術〕

従来は装置に設けられた増設用のコネクタに外部増設メ
モリとして、ＲＡＭを搭載したメモリユニットを挿入し
た場合、このメモリユニットに格納したデータが正しく
読出せたか否かを、パリティチエツク（２進コードの“
１″の個数が、奇数又は偶数となるようにビットを付加
し、誤りを検出する）又はチエツクサム（データの総合
計が、予め記ｔグさせた値と一致するか否かで、誤りを
検出する）又はＦＣＣ（誤り訂正符号を使用して誤りを
検査し訂正する）等によりチエツクしている。

〔発明が解決しようとする課題〕

上記の如く、従来はパリティチエ’７り又はチエツクサ
ム又はＥＣＣにより、増設したメモリユニットの接続状
態を調べているが、パリティチエツク又はＥＣＣにおい
ては、大容量のメモリユニットに格納された全データを
読出してチエツクするか、成るメモリ領域のデータを読
出した時、誤りが発生したことでコネクタの接続不良が
検出される。

又、チエツクサムでは全データを読出して合計し、他の
記憶手段に記憶させであるデータと照合する必要がある
。

このように、従来の方法は、基本的には大容量のメモリ
ユニットに格納された全データを読出す必要があるため
、コネクタの接続不良を検出するのに、多くの時間を必
要とし、不良検出処理効率が芯くて実用的では無いとい
う問題がある。

本発明はこのような問題点に鑑み、アドレス線の数がｎ
木である場合、２＋ｒＩ回の書込みと読出しを行ってデ
ータの誤りをチエツクすることで、コネクタの接続状態
を調べられるようにして、簡易で高速なチエツクが出来
るようにすることを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

プロセッサ１はアドレスバス５と接続手段４を経てメモ
リユニット２にアドレスを送出し、データバス６と接続
手段４を経てデータを送出し、メモリユニット２に書込
む。この時プロセッサ１がアドレスバス５に送出するア
ドレスビットは総て“０”である。

次にプロセッサ１はアドレスバス５と接続手段４を経て
メモリユニット２にアドレスビットが総て“１″のアド
レスを送出し、データバス６と接続手段４を経てメモリ
ユニット２にデータを送出して書込む。

次に、プロセッサ１はアドレスバス５に最下位の１ビッ
トが“１”で、残りのビットは“０”のアドレスを、ア
ドレスバス５と接続手段４を経てメモリユニット２に送
出し、データバス６と接続手段４を経てメモリユニット
２にデータを送出して書込む。

次に、プロセッサ１はアドレスバス５に最下位ビットか
ら二番目の１ビットが“ビで、残りのビットは“０”の
アドレスを前記と同様にメモリユニット２に送出し、前
記と同様にデータを送出してメモリユニット２に書込む
。

次に、プロセッサ１はアドレスバス５に最下位ビットか
ら三番目の１ビットが“１”で、残りのビットは“０“
のアドレスを前記同様にメモリユニット２に送出し、前
記同様にデータを送出してメモリユニット２に書込む。

プロセッサ１はこのような動作を、“１”のビットがア
ドレスビットの最上位ビットの位置に到達するまで繰り
返す。

プロセッサ１は続いてアドレスバス号にアドレスビット
が総て“Ｏ”のアドレスを送出し、メモリユニット２に
書込んだデータを接続手段４を経てデータバス６に読出
す。この時誤り検出手段３はメモリユニット２から読出
されたデータに誤りがあるか８周べ、誤りがあればプロ
セッサ１に通知する。

次に、プロセッサ１は、アドレスビットが総て“１′の
アドレスをアドレスバス５に送出し、メモリユニット２
に書込んだデータを接続手段４を経てデータバス６に読
出す。この時誤り検出手段３はメモリユニット２から読
出されたデータに誤りがあるか調べ、誤りがあればプロ
セッサ１に通知する。

次にプロセッサ１は、最下位の１ビットが“１”で、残
りのビットはＯ″のアドレスをアドレスバス５に送出し
、メモリユニット２に書込んだデータを接続手段４を経
てデータバス６に読出ず。この時誤り検出手段３はメモ
リユニット２から読出されたデータに誤りがあるか調べ
、誤りがあればプロセッサ１に通知する。

次にプロセッサ１は、最下位ビットから二番目の１ビッ
トが“１″で、残りのビットは““０”のアドレスをア
ドレスバス５に送出し、メモリユニット２に書込んだデ
ータを接続手段４を経てデータバス６に読出す。この時
誤り検出手段３はメモリユニット２から読出されたデー
タに誤りがあるか調べ、誤りがあればプロセッサ１に通
知する。

次にプロセッサ１は、最下位ビットから三番目の１ビッ
トが“ＩＮで、残りのビットは“０”のアドレスをアド
レスバス５に送出し、メモリ１ニツト２に書込んだデー
タを接続手段４を経てデータバス６に読出す。この時誤
り検出手段３はメモリユニット２から読出されたデータ
に誤りがあるか調べ、誤りがあればプロセッサ１に通知
する。

プロセッサ１はこのような動作を、“１”のビットがア
ドレスビットの最上位ビットの位置に到達するまで操り
返す。

（作用〕 上記の如く動作することにより、接続手段４に接触不良
があり、単数又は複数のアドレスビットがメモリユニッ
ト２に送出されなかった場合は、同一アドレスに複数の
データが書込まれるため、メモリユニット２に書込まれ
たデータと読出されたデータが一致せず、誤り検出手段
３によりデータの誤りが検出される。

又、接続手段４に接触不良があり、単数又は複数のデー
タビットがメモリユニット２に送出されなかった場合は
、メモリユニット２に書込まれたデータと読出されたデ
ータが一致せず、誤り検出手段３によりデータの誤りが
検出される。

接続手段４で隣接したアドレス線の接触があり、プロセ
ッサ１が送出した単数又は複数のアドレスビットが変化
した場合、異なるアドレスに書込まれるデータが、同一
のアドレスに重複して書込まれるため、メモリユニット
２に書込まれたデータと読出されたデータが一致せず、
誤り検出手段３によりデータの誤りが検出される。

又、接続手段４で隣接したデータ線の接触があり、プロ
セッサ１が送出した単数又は複数のデータビットが変化
した場合、メモリユニット２に書込まれたデータと読出
されたデータが一致せず、誤り検出手段３によりデータ
の誤りが検出される。

従って、アドレス線の数がｎ本である場合、従来の方法
であれば、２′′回の書込みと読出しが必要であるが、
本発明の場合、２＋、１回の害込みと読出しを・行って
データの誤りをチエツクすることで、接続手段４の接続
状態が調べられるため、簡易で高速なチエツクをするこ
とが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図で、
第３図は第２図の動作を説明するフローチャートで、第
４図はアドレスビットを説明する図である。

ブ［１セツサ１は第３図に示す如く、セレクト線７とコ
ネクタ８を経て、メモリユニット２に選択信号を送出し
てイネーブルとすると、第４図に示す如き構成のアドレ
スビットを持つアドレスを送出する。

即ち、アドレスバス５とコネクタ８を経て、メモリユニ
ット２に第４図■に示す如く、総てのビットが“Ｏ”の
アドレスを送出する。

そして、同時にデータバス６とコネクタ８を経てメモリ
ユニット２にデータを送出して、このデータをメモリユ
ニット２に書込ませる。このデータは誤り検出を容易と
するため、例えば、１０１０１０１０の如きデータとす
る。

次にプロセッサ１はデータの書込みが完了したか調べ、
予め定めた第４図に示す如きアドレスビットを総て送出
してデータの書込みをしていなければ、データの書込み
は完了していないと判定し、第４図に示す如き構成のア
ドレスビットを持つアドレスを送出するルーチンに戻る
。

即ち、アドレスバス５とコネクタ８を経て、メモリユニ
ット２に第４図■に示す如く、総てのビットが“１”の
アドレスを送出し、データバス６とコネクタ８を経て、
メモリユニット２にデータを送出して、このデータをメ
モリユニット２に書込ませる。このデータは誤り検出を
容易とするため、例えば、０１０１０１０１の如きデー
タとする。

次にプロセッサ１は、データの書込みが完了していなけ
れば、アドレスバス５とコネクタ８を経　　　　′て、
メモリユニット２に第４図■に示す如く、最下位の１ビ
ットが１）″で、残りのアドレスピッＩ・が聡て“０”
のアドレスを送出し、データバス６とコネクタ８を経て
、メモリユニット２にデータを送出して、このデータを
メモリユニット２に書込ませる。このデータは１０１０
１０１０の如きデータとする。

次にプロセッサ１は、データの書込みが完了していなけ
れば、アドレスバス５とコネクタ８を経て、メモリユニ
ット２に第４図■に示す如く、最下位ビットから二番目
の１ビットが“１＃で、残りのアドレスビットが総て“
０”のアドレスを送出し、データバス６とコネクタ８を
経て、メモリユニット２にデータを送出して、このデー
タをメモリユニット２に書込ませる。このデータは０１
０１０１０１の如きデータとする。

このように、第→図■−・■■に示す如く、プロセンサ
ーは順次″１″のビットをアドレスビットの上位方向に
ずらしてメモリユニット２に送出し、“０”と“１”の
ビットが交互に変化するデータを書込ませる動作を、第
４図■に示す如く、“１”のビットが最上位ビットの位
置に到達するまで繰り返す。

パリティチエツク回路９はメモリユニット２にデータが
書込まれる度にチエツクビットを作成し、該当するアド
レス毎に区別して記憶する。

プロセンサーはデータの書込みが完了すると、第３図に
示す如く、セレクト線７とコネクタ８を経て、メモリユ
ニット２に選択信号を送出してイネーブルとし、アドレ
スバス５とコネクタ８を経て、第４図に示す如き構成の
アドレスビットを持つアドレスを送出する。

即ち、メモリユニット２に第４図■に示す如く、総ての
ビットが“０”のアドレスを送出し、第３図に示す如く
、メモリユニット２からデータを読出して、コネクタ８
を経てデータバス６に送出させる。この時パリティチエ
ツク回路９は該当するアドレスで区分して記憶したチエ
ツクビットと共に、このデータをチエツクし、誤りがあ
る時はプロセッサ１に割込み信号を送出して誤り発生を
通知する。

従って、プロセッサ１は第３図に示す如く、誤りが発生
したか調べ、誤りが発生していなければ、データの読出
しが完了したか調べ、第４図に示す如きアドレスビット
を総て送出してデータの読出しをしていなければ、デー
タの読出しは完了していないと判定し、第４図に示す如
き構成のアドレスビットを持つアドレスを送出するルー
チンに戻る。

従って、プロセッサ１はアドレスバス５とコネクタ８を
経て、メモリユニット２に第４図■に示す如く、総ての
ビットが“１″のアドレスを送出し、メモリユニット２
からデータを読出して、コネクタ８を経てデータバス６
に送出させる。この時パリティチエツク回路９は該当す
るアドレスで区分して記憶したチエツクビットと共に、
このデータをチエツクし、誤りがある時はプロセッサ１
に割込み信号を送出して誤り発生を通知する。

プロセッサ１は第３図に示す如＜、誤りが発生したか調
べ、誤りが発生していなければ、データの読出しが完了
した力４周べ、データの読出しが完了していない時は、
第４図に示す如き構成のアドレスビットを持つアドレス
を送出するルーチンに戻る。

即ち、次にプロセッサ１はアドレスバス５とコネクタ８
を経て、メモリユニット２に第４図■に示す如＜、最下
位の１ビットが“１″で、残りのアドレスビットが総て
““０”のアドレスを送出し、メモリユニット２からデ
ータを読出して、コネクタ８を経てデータバス６に送出
させる。この時パリティチエツク回路９は該当するアド
レスで区分して記憶したチエツクビットと共に、このデ
ータをチエツクし、誤りがある時はプロセッサ１に割込
み信号を送出して誤り発生を通知する。

プロセッサｌは誤りが発生したか調べ、誤りが゛発生し
ていなげれば、データの読出しが完了したか調べ、デー
タの読出しが完了していない時は、第４図に示す如き構
成のアドレスビットを持つア　、ドレスを送出するルー
チンに戻り、プロセッサ１はアドレスバス５とコネクタ
８を経て、メモリユニット２に第４図■に示す如く、最
下位ビットから二番目の１ビットが“１″で、残りのア
ドレスビットがｔｒ＋８で“０”のアドレスを送出し、
メモリュニソｌ−２からデータを読出して、コネクタ８
を経てデータバス６に送出させる。

この時パリティチエツク回路９は該当するアドレスで区
分して記憶したチエツクビットと共に、このデータをチ
エツクし、誤りがある時はプロセッサ１に割込み信号を
送出して誤り発生を通知する。

このように、第４図■−・■■に示す如く、ブロモ・７
す１は順次“１”のビットをアドレスビットの上位方向
にずらしてメモリユニット２に送出し、メモリユニット
２からデータを読出して、コネクタ８を経てデータバス
６に送出させる動作を、第４図■に示す如く、“１”の
ビットが最上位ビットの位置に到達するまで操り返す。

この時パリティチエツク回路９は該当するアドレスで区
分して記憶したチエツクビットと共に、このデータをチ
エツクし、誤りがある時はプロセッサ１に割込み信号を
送出して誤り発生を通知する。

従って、プロセッサ１は誤り発生を認識した場合、コネ
クタ８の接続状態不良と判定する。

〔発明の効果〕

以上説明した如く、本発明はメモリユニット増設用のコ
ネクタの接続状態の良否を判定する場合、メモリユニッ
トのアドレス線の数が１本である時、従来の方法では２
″回の書込みと読出しが必要であるが、２＋、１回の書
込みと読出しを行ってデータの誤りをチエツクするのみ
で良く、コネクタの接続状態を簡易で高速にチエツクを
することが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するフローチャート、第４
図はアドレスビットを説明する図である。 図において、 １はプロセッサ、　　　２はメモリユニット、３は誤り
検出手段、　４は接続手段、 ５はアドレスバス、　　６はデータバス、７はセレクト
線、　　　８はコネクタ、９はパリティチエツク回路で
ある。 ス 汀ト発１月のノＰ理フ゛口・ソ２（イ）亭　１　口 摩り６１３月の一芙施イタ見ホ可凹発のフ゛Ｕソ２０子
　２　図

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）により制御され、該プロセッサ（１）
   が使用するメモリから読出されたデータの誤りを検出す
   る誤り検出手段（３）を備え、該メモリの記憶容量を拡
   大するために設けた接続手段（４）にメモリユニット（
   ２）を接続する装置において、 該プロセッサ（１）に該メモリユニット（２）に対する
   アドレスビットを総て“０”として送出させて、該メモ
   リユニット（２）に対するデータの書込みを行わせ、続
   いてアドレスビットを総て“１”として送出させて、該
   メモリユニット（２）に対するデータの書込みを行わせ
   、続いてアドレスビットの最下位ビットより１ビットず
   つ順次アドレスビットの上位方向に“１”となるビット
   をずらし、残りのビットは総て“０”としたアドレスを
   送出させ、該アドレスビットの“１”となるビットをず
   らす度に順次該メモリユニット（２）に対するデータの
   書込みを行わせる動作を該“１”となるビットがアドレ
   スビットの最上位ビットの位置に達するまで繰り返させ
   た後、該メモリユニット（２）に対するアドレスビット
   を総て“０”として送出させて、該メモリユニット（２
   ）からデータの読出しを行わせ、続いてアドレスビット
   を総て“１”として送出させて、該メモリユニット（２
   ）からデータの読出しを行わせ、続いてアドレスビット
   の最下位ビットより１ビットずつ順次アドレスビットの
   上位方向に“１”となるビットをずらし、残りのビット
   は総て“０”としたアドレスを送出させ、該アドレスビ
   ットの“１”となるビットをずらす度に順次該メモリユ
   ニット（２）からデータの読出しを行わせる動作を該“
   １”となるビットがアドレスビットの最上位ビットの位
   置に達するまで繰り返させ、前記誤り検出手段（３）に
   該メモリユニット（２）から読出されたデータに誤りが
   あるか否かを検出させ、誤りが検出された場合、前記接
   続手段（４）の接続状態に異常があると判定することを
   特徴とするメモリユニットの接続異常検出方法。