TWI635503B - 半導體記憶體裝置及操作該半導體記憶體裝置的方法 - Google Patents

Abstract

一半導體記憶體裝置可包含一錯誤檢查與校正電路區塊，係配置成接收複數胞資料，並在接收一錯誤檢查致能訊號後輸出被錯誤檢查資料及錯誤資料區別訊號；以及一資料匯流排反相電路區塊，係配置成接收該等胞資料，並在接收一讀取資料匯流排反相致能訊號、該錯誤檢查致能訊號及該等錯誤資料區別訊號後，藉由反相或不反相該等胞資料而輸出該等胞資料。

Description

半導體記憶體裝置及操作該半導體記憶體裝置的方法

各種實施例一般關於一種半導體積體裝置，尤指一種半導體記憶體裝置及一種操作該半導體記憶體裝置的方法。

本發明申請案主張於2014年2月10日向韓國智慧財產局所申請，且韓國申請案號為10-2014-0014995的韓國申請案作為優先權基礎案，並且在此完整併入當作參考。

一半導體記憶體裝置可包含錯誤檢查功能及資料匯流排反相(DBI,data bus inversion)功能，以改善資料傳輸的可靠性及效率。

該錯誤檢查功能可為一功能，該功能用於決定在傳輸資料期間是否已發生一錯誤並將已發生一錯誤的資料進行回復。

該資料匯流排反相(DBI)的功能可為一功能，該功能為根據在記憶胞中被同時寫入的資料或自該等記憶胞同時讀取的資料之位準，當一特定位準(例如一高電壓邏輯位準)的資料較大時，該資料實際上被輸入或輸出，而當其他位準(例如一低電壓邏輯位準)的資料較大時，該資料因為反相而被輸入或輸出。藉由引入該DBI功能，可將具有低電壓邏輯位準的資料引腳之數量減少一半，且可降低電流消耗。

一般來說，在同時執行一錯誤檢查功能及一DBI功能的半導體 記憶體裝置中，用於對在一資料讀取作業中的胞資料完成錯誤檢查與校正後，才執行DBI。

因此，當胞資料被載入至一全域資料傳輸線時，在該ECC電路區塊的資料處理時間及該DBI電路區塊的資料處理時間過去後，會輸出有效的DBI資訊。此結果可能增加該讀取作業中的一延遲，並可能成為阻止一資料處理速度增加的一因素。

在一實施例中，一半導體記憶體裝置可包含一錯誤檢查與校正電路區塊，該錯誤檢查與校正電路區塊係配置成接收複數胞資料。該錯誤檢查與校正電路區塊可亦被配置成輸出被錯誤檢查資料及錯誤資料區別訊號，以回應一錯誤檢查致能訊號。該半導體記憶體裝置可亦包含一資料匯流排反相電路區塊，該資料匯流排反相電路區塊係配置成接收該等胞資料。該資料匯流排反相電路區塊可亦藉由反相或不反相該等胞資料而輸出該等胞資料，以回應一讀取資料匯流排反相致能訊號、該錯誤檢查致能訊號及該等錯誤資料區別訊號。

在一實施例中，一種用於操作一半導體記憶體裝置的方法包含接收複數胞資料的一錯誤檢查與校正動作。用於操作一半導體記憶體裝置的方法可亦包含輸出被錯誤檢查資料及錯誤資料區別訊號。用於操作一半導體記憶體裝置的方法可更包含接收該等胞資料的一資料反相動作，並在接收一讀取資料匯流排反相致能訊號、一錯誤檢查致能訊號及該等錯誤資料區別訊號後藉由反相或不反相該等胞資料，而輸出該等胞資料。藉此，該錯誤檢查與校正動作及該資料反相動作實質上可同時執行。

1000‧‧‧系統

1100‧‧‧CPU

1150‧‧‧晶片組

1200‧‧‧記憶體控制器

1250‧‧‧I/O匯流排

1300‧‧‧磁碟驅動控制器

1350‧‧‧記憶體器件

1410,1420,1430‧‧‧I/O器件

1450‧‧‧磁碟驅動控制器

210‧‧‧錯誤檢查與糾正(ECC)電路區塊

2101‧‧‧輸入單元

2103‧‧‧錯誤檢查單元

2105‧‧‧第一閂鎖單元

2107‧‧‧錯誤校正單元

2109‧‧‧第二閂鎖單元

2111‧‧‧ECC輸出單元

220‧‧‧資料匯流排反相(DBI)電路區塊

2201‧‧‧輸入單元

2203‧‧‧RDBI作業單元

2205‧‧‧第一閂鎖單元

2207‧‧‧選擇單元

2209‧‧‧DBI控制單元

2211‧‧‧DBI輸出單元

2213‧‧‧第二閂鎖單元

2215‧‧‧第三閂鎖單元

230‧‧‧輸出區塊

2301‧‧‧第一管路閂鎖單元

2303‧‧‧第一驅動單元

2305‧‧‧第一輸出控制單元

2311‧‧‧第二管路閂鎖單元

2313‧‧‧第二驅動單元

2315‧‧‧第二輸出控制單元

AND1‧‧‧第二決定元件

CRC_CODE<0：i>‧‧‧錯誤校正碼

DATA_ECC‧‧‧被錯誤檢查資料

DATA_RDBI‧‧‧DBI資料

DBI_CTR‧‧‧DBI控制訊號

DBI_0_FIVE<0：n>‧‧‧第一反相控制訊號

DBI_0_FIVED<0：n>‧‧‧被延遲訊號

DBI_0_FOUR<0：n>‧‧‧第二反相控制訊號

DBI_0_FOURD<0：n>‧‧‧被延遲訊號

DBI<0：n>‧‧‧DBI針腳

DBID<0：n>‧‧‧驅動DBI資料

DQ<0：n>‧‧‧DQ焊墊

ECCEN‧‧‧錯誤檢查致能訊號

ECC_STB‧‧‧錯誤檢查選通訊號

ERR_0<0：n>‧‧‧第一錯誤資料區別訊號

ERR_0D<0：n>‧‧‧被延遲訊號

ERR_1<0：n>‧‧‧第二錯誤資料區別訊號

ERR_1D<0：n>‧‧‧被延遲訊號

GIO_IOCELL<0：n>‧‧‧胞資料

ND1‧‧‧第一決定元件

ND2‧‧‧第二決定元件

PARITY<0：i>‧‧‧錯誤檢查碼

PIN<0：j>‧‧‧第一管路輸入訊號

PIN_DBI<0：j>‧‧‧第二管路輸入訊號

POUT<0：j>‧‧‧輸出訊號

RDBIEN‧‧‧讀取資料匯流排反相致能訊號

〔圖1〕為示出根據一實施例的一半導體記憶體裝置之配置圖。

〔圖2〕為示出圖1所示之ECC電路區塊及DBI電路區塊之配置圖。

〔圖3〕及〔圖4〕為示出應用圖2的元件之延遲訊號產生單元之示意圖。

〔圖5〕為示出圖2所示之DBI控制單元的例子之示意圖。

〔圖6〕為示出圖1所示之輸出區塊的例子之示意圖。

〔圖7〕為示出使用根據如上關於圖1至圖6所述之實施例的半導體記憶體裝置之一系統之方塊圖。

以下將參考附加圖式來說明一半導體記憶體裝置的各種實施例與例子。

圖1為示出根據一實施例的一半導體記憶體裝置之例子的配置圖。

圖1所示之半導體記憶體裝置2可包含一錯誤檢查與校正(ECC,error check and correction)電路區塊210及一資料匯流排反相(DBI)電路區塊220。該半導體記憶體裝置2可亦包含一輸出區塊230。

在一讀取作業期間，該ECC電路區塊210可透過一全域資料傳輸線而接收自一記憶胞陣列來的複數胞資料GIO_IOCELL<0：n>。該ECC電路區塊210可在接收或回應接收一錯誤檢查致能訊號ECCEN後，校正該等胞資料GIO_IOCELL<0：n>發現的一錯誤。該ECC電路區塊210接著可輸出被錯誤檢查資料DATA_ECC。此外，該ECC電路區塊210可根據已發生一錯誤於其中的資 料之電壓邏輯位準，而輸出錯誤資料區別訊號ERR_0<0：n>及ERR_1<0：n>。該等錯誤資料區別訊號ERR_0<0：n>及ERR_1<0：n>可包含第一錯誤資料區別訊號ERR_0<0：n>與第二錯誤資料區別訊號ERR_1<0：n>。當已發生一錯誤於其中的資料之位準在一低電壓邏輯位準(即0)時，該等第一錯誤資料區別訊號ERR_0<0：n>可被致能。當已發生一錯誤於其中的資料之位準在一高電壓邏輯位準(即1)時，該等第二錯誤資料區別訊號ERR_1<0：n>可被致能。

在一讀取作業中，該DBI電路區塊220可透過該全域資料傳輸線而接收該等胞資料GIO_IOCELL<0：n>。該DBI電路區塊220接著在接收或回應接收一讀取資料匯流排反相致能訊號RDBIEN、該錯誤檢查致能訊號ECCEN及該等錯誤資料區別訊號ERR_0<0：n>與ERR_1<0：n>後，可基於包含於該等胞資料GIO_IOCELL<0：n>中的資料之邏輯位準及已發生一錯誤於其中的資料之位準，來決定是否執行一資料反相。當必要時，該DBI電路區塊220可接著執行資料反相，並可輸出DBI資料DATA_RDBI。

該輸出區塊230接收自該ECC電路區塊210傳輸的被錯誤檢查資料DATA_ECC，且接收自該DBI電路區塊220傳輸的DBI資料DATA_RDBI。此外，該輸出區塊230可基於自該DBI電路區塊220提供的被輸出之DBI資料DATA_RDBI的位準，而反相或不反相該等被錯誤檢查資料DATA_ECC的相位。被反相或不反相的被錯誤檢查資料DATA_ECC可被輸出至第一輸出端，亦即DQ焊墊DQ<0：n>；以及自該DBI電路區塊220傳輸的資料或DBI資料DATA_RDBI可被輸出至第二輸出端子，亦即DBI針腳DBI<0：n>。

換言之，在根據一實施例的半導體記憶體裝置2中，當在該ECC電路區塊210中執行錯誤檢查與校正時，該DBI電路區塊220實質上同時或同 時執行一資料反相作業。具體而言，該DBI電路區塊220準備在該等胞資料GIO_IOCELL<0：n>中已發生一錯誤的一情況中，基於包含於該等胞資料GIO_IOCELL<0：n>中的資料之電壓邏輯位準及已發生一錯誤於其中的資料之電壓邏輯位準，而被提供自該ECC電路區塊210來的錯誤資料區別訊號ERR_0<0：n>與ERR_1<0：n>，並可決定使否執行資料反相。

由於在接收或回應接收該錯誤檢查致能訊號ECCEN後，自該ECC電路區塊210輸出的被錯誤檢查資料DATA_ECC與自該DBI電路區塊220輸出的DBI資料DATA_RDBI兩者皆可被同時或實質上同時輸出，故該錯誤檢查資料DATA_ECC與該DBI資料DATA_RDBI兩者皆可同時或實質上同時被提供至該輸出區塊230。

因此，由於在該ECC電路區塊210的資料處理時間內，該DBI電路區塊220中可執行一資料反相功能，故可減少在該讀取作業中的一延遲。

圖2為圖1所示之ECC電路區塊及DBI電路區塊之配置圖。

請參考圖2，該ECC電路區塊210可包含一輸入單元2101、一錯誤檢查單元2103及一第一閂鎖單元2105。該ECC電路區塊210可亦包含一錯誤校正單元2107、一第二閂鎖單元2109及一ECC輸出單元2111。

該輸入單元2101可在接收或回應接收該錯誤檢查致能訊號ECCEN後，輸出被接收的胞資料GIO_IOCELL<0：n>。

該錯誤檢查單元2103可檢查自該輸入單元2101提供的胞資料GIO_IOCELL<0：n>中是否已發生一錯誤。此種方式可藉由使用錯誤檢查碼PARITY<0：i>而被執行。該錯誤檢查單元2103可亦產生錯誤校正碼CRC_CODE<0：i>。

在接收或回應接收一錯誤檢查選通訊號ECC_STB後，該第一閂鎖單元2105可閂鎖該等胞資料GIO_IOCELL<0：n>，且可輸出該等胞資料GIO_IOCELL<0：n>。

該錯誤校正單元2107可根據該等錯誤校正碼CRC_CODE<0：i>，而校正自該第一閂鎖單元2105而接收的胞資料GIO_IOCELL<0：n>。接著，該錯誤校正單元2107可輸出該被錯誤校正資料。此外，該錯誤校正單元2107可輸出該等第一錯誤資料區別訊號ERR_0<0：n>及該等第二錯誤資料區別訊號ERR_1<0：n>，當已發生一錯誤於其中的資料之電壓邏輯位準在一低電壓邏輯位準(即0)時，該等第一錯誤資料區別訊號ERR_0<0：n>可被致能，而當已發生一錯誤於其中的資料之電壓邏輯位準在一高電壓邏輯位準(即1)時，該等第二錯誤資料區別訊號ERR_1<0：n>可被致能。

該第二閂鎖單元2109可閂鎖自該錯誤校正單元2107輸出並接收的被錯誤校正資料一預定時間。

該ECC輸出單元2111可被輸入自該第二閂鎖單元2109而接收的胞資料GIO_IOCELL<0：n>及被錯誤校正資料。接著，該ECC輸出單元2111可在接收或回應接收該錯誤檢查致能訊號ECCEN後，輸出該等被錯誤檢查資料DATA_ECC。

該DBI電路區塊220可包含一輸入單元2201、一RDBI作業單元2203及一第一閂鎖單元2205。該DBI電路區塊220可亦包含一選擇單元2207、一DBI控制單元2209及一DBI輸出單元2211。

該輸入單元2201可在接收或回應接收該讀取資料匯流排反相致能訊號RDBIEN後，輸出複數胞資料GIO_IOCELL<0：n>。

該RDBI作業單元2203可根據包含於該等胞資料GIO_IOCELL<0：n>中的資料之電壓邏輯位準，而決定是否執行資料反相。接著，該RDBI作業單元2203根據該決定而執行用於該等胞資料GIO_IOCELL<0：n>的資料反相，並接著輸出該結果資料。當包含於該等胞資料GIO_IOCELL<0：n>中的多數資料在一第一電壓邏輯位準時，該RDBI作業單元2203可輸出被致能的第一反相控制訊號DBI_0_FIVE<0：n>。此外，當包含於該等胞資料GIO_IOCELL<0：n>中的少數資料在該第一電壓邏輯位準時，該RDBI作業單元2203可輸出被致能的第二反相控制訊號DBI_0_FOUR<0：n>。

舉例來說，但不被限制，當包含於該等胞資料GIO_IOCELL<0：n>中的資料當中之低電壓邏輯位準資料的總數為5或多於5時，該RDBI作業單元2203可致能該等第一反相控制訊號DBI_0_FIVE<0：n>；以及當包含於該等胞資料GIO_IOCELL<0：n>中的資料當中之低電壓邏輯位準資料的總數為4或少於4時，該RDBI作業單元2203可致能該等第二反相控制訊號DBI_0_FOUR<0：n>。

該第一閂鎖單元2205可閂鎖自該RDBI作業單元2203而接收的資料一預定時間。接著，該第一閂鎖單元2205可在接收或回應接收該錯誤檢查選通訊號ECC_STB後，輸出結果資料。

該DBI控制單元2209可在接收或回應接收自該ECC電路區塊210提供的第一錯誤資料區別訊號ERR_0<0：n>之被延遲訊號ERR_0D<0：n>、該等第二錯誤資料區別訊號ERR_1<0：n>之被延遲訊號ERR_1D<0：n>、自該RDBI作業單元2203提供的第一反相控制訊號DBI_0_FIVE<0：n>之被延遲訊號DBI_0_FIVED<0：n>以及該等第二反相控制訊號DBI_0_FOUR<0：n>之被延遲訊號DBI_0_FOURD<0：n>，決定是否執行資料反相。接著，該DBI控制單元2209 可輸出一DBI控制訊號DBI_CTR。

該選擇單元2207可在接收或回應接收該DBI控制訊號DBI_CTR後，輸出該第一閂鎖單元2205的輸出訊號及其被反相的訊號中之任一者。

該DBI輸出單元2211可在接收或回應接收該錯誤檢查致能訊號ECCEN後，輸出自該RDBI作業單元2203而接收的資料及該選擇單元2207的輸出資料中之任一者，來作為該DBI資料DATA_RDBI。

舉例來說，當在包含於該等胞資料GIO_IOCELL<0：n>中的所有資料外之第一位準資料(或具有一第一電壓邏輯位準的資料)為多數且因而需要反相時，若其被決定為在該第一位準資料中已發生一錯誤的ECC電路區塊210之一檢查結果，由於該第一位準資料實際上保留一少數，故根據一實施例的DBI電路區塊220可再次反相被反相的資料並輸出結果資料。若其被決定為已在該第二位準資料(或具有一第二電壓邏輯位準的資料)發生一錯誤的ECC電路區塊210之一檢查結果，由於該第一位準資料保留該多數，故該DBI電路區塊220可輸出被反相的資料。

舉例來說，當在包含於該等胞資料GIO_IOCELL<0：n>中的所有資料外之第一位準資料為少數(亦即被計數至4或少於4(請見上述例子))且因而無需反相時，若其被決定為在該第二位準資料中已發生一錯誤的ECC電路區塊210之一檢查結果，由於該第一位準資料實際上保留一多數，故根據該DBI電路區塊220而可輸出被反相的資料。若其被決定為在該第一位準資料中已發生一錯誤的ECC電路區塊210之一檢查結果，由於該第一位準資料保留該少數，故該DBI電路區塊220可再次反相該被反相的資料並輸出結果資料。

因此，該DBI電路區塊220可基於自該ECC電路區塊210的錯 誤校正單元2107而接收的錯誤資料區別訊號ERR_0<0：n>與ERR_1<0：n>，來決定是否反相該等胞資料GIO_IOCELL<0：n>。接著，該DBI電路區塊220可決定是否對該DBI電路區塊220的最後輸出資料執行資料匯流排反相(DBI)。因為這些作業與該ECC電路區塊210的作業同時執行，故可減少該讀取作業中的一延遲。

圖3及圖4為示出應用圖2的元件之延遲訊號產生單元之示意圖。

請參考圖3，該等第一錯誤資料區別訊號ERR_0<0：n>的被延遲訊號ERR_0D<0：n>及該等第二錯誤資料區別訊號ERR_1<0：n>的被延遲訊號ERR_1D<0：n>可藉由一第二閂鎖單元2213而被延遲一預定時間。

此外，請參考圖4，該等第一反相控制訊號DBI_0_FIVE<0：n>的被延遲訊號DBI_0_FIVED<0：n>及該等第二反相控制訊號DBI_0_FOUR<0：n>的被延遲訊號DBI_0_FOURD<0：n>可藉由一第三閂鎖單元2215而被延遲一預定時間。

圖5為示出圖2所示之DBI控制單元的例子之示意圖。

請參考圖5，該DBI控制單元2209可在接收或回應接收該等第一錯誤資料區別訊號ERR_0<0：n>的被延遲訊號ERR_0D<0：n>、該等第二錯誤資料區別訊號ERR_1<0：n>的被延遲訊號ERR_1D<0：n>、該等第一反相控制訊號DBI_0_FIVE<0：n>的被延遲訊號DBI_0_FIVED<0：n>以及該等第二反相控制訊號DBI_0_FOUR<0：n>的被延遲訊號DBI_0_FOURD<0：n>後，決定是否執行資料反相。接著，該DBI控制單元2209可輸出該DBI控制訊號DBI_CTR。

該DBI控制單元2209可包含一第一決定元件ND1，用於在接收或回應接收該等第一錯誤資料區別訊號ERR_0<0：n>的被延遲訊號ERR_0D<0：n>及該等第一反相控制訊號DBI_0_FIVE<0：n>的被延遲訊號DBI_0_FIVED<0：n>後，根據當該等第一電壓邏輯位準資料為該資料的一多數時在該資料的第一電壓邏輯位準是否已發生一錯誤，而首先決定是否執行資料反相。該DBI控制單元2209可亦包含一第二決定元件AND1，用於在接收或回應接收該等第二錯誤資料區別訊號ERR_1<0：n>的被延遲訊號ERR_1D<0：n>及該等第二反相控制訊號DBI_0_FOUR<0：n>的被延遲訊號DBI_0_FOURD<0：n>後，根據當該第一電壓邏輯位準資料為該資料的一少數時在該資料的第二電壓邏輯位準是否已發生一錯誤，而其次決定是否執行資料反相。該DBI控制單元2209可亦包含一第三決定元件ND2，用於根據該第一決定元件ND1及該第二決定元件AND1的決定結果，而產生最終決定是否執行資料反相的DBI控制訊號DBI_CTR。

亦即，若當該第一電壓邏輯位準資料為多數資料時已發生一錯誤於其中的資料之位準在該第一電壓邏輯位準，則該第一決定元件ND1可決定無需一DBI作業。若當該第一電壓邏輯位準資料保留該資料的一少數時已發生一錯誤於其中的資料之位準在該第二電壓邏輯位準，則該第二決定元件AND1可決定需要該DBI作業。當該第一決定元件ND1與該第二決定元件AND1中之任一者決定無需該DBI作業時，該第三決定元件ND2可致能該DBI控制訊號DBI_CTR。

因此，若該DBI控制訊號DBI_CTR被致能時，圖2的選擇單元2207再次被反相輸入該反相資料，該反相資料為在藉由該RDBI作業單元2203 而被反相後，再藉由該第一閂鎖單元2205被閂鎖而輸出。接著，將結果資料輸出至該DBI輸出單元2211。反之，若該DBI控制訊號DBI_CTR被失能時，該選擇單元2207將該反相資料提供至該DBI輸出單元2211，該反相資料為在藉由該RDBI作業單元2203而被反相後，再藉由該第一閂鎖單元2205被閂鎖而輸出。

圖6為示出圖1所示之輸出區塊的例子之示意圖。

該輸出區塊230可包含一第一管路閂鎖單元2301、一第一驅動單元2303及一第一輸出控制單元2305。該輸出區塊230可亦包含一第二管路閂鎖單元2311、一第二驅動單元2313及一第二輸出控制單元2315。

該第一管路閂鎖單元2301可與第一管路輸入訊號PIN<0：j>同步並依序輸入該等被錯誤檢查資料DATA_ECC，且可與輸出訊號POUT<0：j>同步並依序輸出該等被錯誤檢查資料DATA_ECC。

該第二管路閂鎖單元2311可依序輸入自該DBI電路區塊220提供的DBI資料DATA_RDBI。此可與第二管路輸入訊號PIN_DBI<0：j>同步而執行，且該第二管路閂鎖單元2311可與該等輸出訊號POUT<0：j>同步並依序輸出該DBI資料DATA_RDBI。

該第二驅動單元2313可輸出該第二管路閂鎖單元2311的輸出資料，以作為驅動DBI資料DBID<0：n>。

該第一驅動單元2303可在接收或回應接收自該第二驅動單元2313而接收的驅動DBI資料DBID<0：n>後，輸出自該第一管路閂鎖單元2301提供的資料或其反相的資料。

該第一輸出控制單元2305可將該第一驅動單元2303的輸出資 料輸出至作為該等第一輸出端的DQ焊墊DQ<0：n>。而該第二輸出控制單元2315可將該第二驅動單元2313的輸出資料輸出至作為該等第二輸出端的DBI針腳DBI<0：n>。

自上述可以明顯的得知，在錯誤檢查與校正功能及一資料反相功能被同時施加或實質上同時施加的一半導體記憶體裝置中，若資料被載入於一全域資料傳輸線上時，該資料反相功能與該錯誤檢查與校正功能被同時或實質上同時執行，藉以可能可減少一讀取作業的一延遲。

上述的半導體記憶體裝置在記憶體器件、處理器及電腦系統的設計中特別有幫助。舉例來說，請參考圖7，使用根據該等實施例的半導體記憶體裝置之一方塊圖被說明，並藉由一元件符號1000而被指出。該系統1000可包含一或多個處理器或中央處理器(CPU,central processing unit)1100。該CPU 1100可單獨或與其他CPU結合而使用。雖然該CPU 1100主要被參考為單一個，但是所屬技術領域中具有通常知識者可以知悉具有任何數量的實體或邏輯CPU之一系統可被施行。

一晶片組1150可被操作地耦合至該CPU1100。該晶片組1150為該CPU 1100與該系統1000的其他部件之間訊號的一通訊路徑，該系統1000可包含一記憶體控制器1200、一輸入/輸出(I/O,input/output)匯流排1250及一磁碟驅動控制器1300。根據該系統的配置，許多不同訊號中之任一者可透過該晶片組1150而被傳輸，而所屬技術領域中具有通常知識者將了解該系統100中的訊號之路徑可以易於調整，而無須改變該系統的基本性質。

如上所述，該記憶體控制器1200可操作地耦合至該晶片組1150。該記憶體控制器1200可包含如上關於圖1至圖6所述之至少一半導體記憶體裝 置。因此，該記憶體控制器1200可透過該晶片組1150而接收自該CPU 1100提供的一請求。在另一實施例中，該記憶體控制器1200可整合至該晶片組1150。該記憶體控制器1200可被操作地耦合至一或多個記憶體器件1350。在一實施例中，該等記憶體器件1350可包含如上與圖1至圖6相關所述之半導體記憶體裝置，該等記憶體器件1350可包含用於定義複數記憶胞的複數字元線及複數位元線。該等記憶體器件1350可為許多產業標準記憶體種類中之任一者，包含但不限於，單列記憶體模組(SIMM,single inline memory module)及雙列記憶體模組(DIMM,dual inline memory module)。此外，該等記憶體器件1350可藉由儲存命令與資料而使得外部資料儲存裝置的安全移動更加容易。

該晶片組1150可亦被耦合至該I/O匯流排1250。該I/O匯流排1250可作為自該晶片組1150至I/O器件1410、1420及1430用於訊號的一通訊路徑。該等I/O器件1410、1420及1430可包含一滑鼠1410、一影像顯示器1420或一鍵盤1430。該等I/O匯流排1250可使用許多通訊協定中之任一者以與該等I/O器件1410、1420及1430通訊。此外，該等I/O匯流排1250可整合至該晶片組1150。

該磁碟驅動控制器1300(即內部磁碟驅動器)可亦操作地耦合至該晶片組1150。該磁碟驅動控制器1300可作為該晶片組1150與一或多個內部磁碟驅動器1450之間的通訊路徑。該內部磁碟驅動器1450可藉由儲存命令及資料兩者而使得外部資料儲存裝置的分離更加容易。該磁碟驅動控制器1300及該內部磁碟驅動器1450可彼此通訊，或是實際上使用任何形式的通訊協定來與該晶片組1150通訊，其中通訊協定包含上述所有關於該I/O匯流排1250的通訊協定。

以上關於圖7所述之系統1000僅為使用如上關於圖1至圖6所述之半導體記憶體裝置的一系統之一例子。於另一實施例中，例如行動電話或數位相機，該等部件可與圖7所示之實施例不同。

雖然各種實施例已如上所說明，但是所屬技術領域中具有通常知識者將了解所述之實施例僅作為例子。因此，在此所述之半導體記憶體裝置及其操作方法不應限制於所述之實施例。而是，在此所述之半導體記憶體裝置及其操作方法應不限於按照與上述說明及附加圖式有關的申請專利範圍。

Claims (19)

1. 一種半導體記憶體裝置，包括：一錯誤檢查與校正電路區塊，係配置成接收複數胞資料，並在接收一錯誤檢查致能訊號後輸出被錯誤檢查資料及錯誤資料區別訊號；以及一資料匯流排反相電路區塊，係配置成接收該等胞資料，並藉由反相或不反相該等胞資料而輸出該等胞資料，以回應一讀取資料匯流排反相致能訊號、該錯誤檢查致能訊號及該等錯誤資料區別訊號，其中該等錯誤資料區別訊號係根據其中已發生一錯誤的胞資料之一電壓邏輯位準是在一第一電壓邏輯位準或一第二電壓邏輯位準被致能。
2. 如請求項1所述之半導體記憶體裝置，其中該等錯誤資料區別訊號係根據其中已發生一錯誤的胞資料之該電壓邏輯位準而產生。
3. 如請求項1所述之半導體記憶體裝置，其中該資料匯流排反相電路區塊包括：一讀取資料匯流排反相作業單元，係配置成根據包含於該等胞資料中的資料之電壓邏輯位準，而藉由反相或不反相該等胞資料來輸出該等胞資料，並基於具有該第一電壓邏輯位準的資料之數量而產生一第一反相控制訊號及一第二反相控制訊號，其中具有該第一電壓邏輯位準的資料係包含於該等胞資料中；一資料匯流排反相控制單元，係配置成基於該等第一反相控制訊號、該等第二反相控制訊號及該等錯誤資料區別訊號而輸出一資料匯流排反相控制訊號；以及一選擇單元，係配置成藉由反相或不反相該輸出訊號而輸出該讀取資料匯流排反相作業單元的輸出訊號，以回應該資料匯流排反相控制訊號。
4. 如請求項1所述之半導體記憶體裝置，其中該等錯誤資料區別訊號包括第一錯誤資料區別訊號及第二錯誤資料區別訊號，當已發生一錯誤於其中的胞資料之該電壓邏輯位準在該第一電壓邏輯位準時該等第一錯誤資料區別訊號被致能，當已發生一錯誤於其中的胞資料之該電壓邏輯位準在該第二電壓邏輯位準時該等第二錯誤資料區別訊號被致能。
5. 如請求項4所述之半導體記憶體裝置，其中當已發生一錯誤於其中的胞資料之該電壓邏輯位準在該第一電壓邏輯位準時，以及當包含於該等胞資料中具有該第一電壓邏輯位準的資料為多數胞資料時，該資料匯流排反相電路區塊藉由不反相該等胞資料而輸出該等胞資料。
6. 如請求項4所述之半導體記憶體裝置，其中當已發生一錯誤於其中的胞資料之該電壓邏輯位準在該第二電壓邏輯位準時，以及當包含於該等胞資料中具有該第一電壓邏輯位準的資料為少數胞資料時，該資料匯流排反相電路區塊藉由反相該等胞資料而輸出該等胞資料。
7. 如請求項1所述之半導體記憶體裝置，其中該錯誤檢查與校正電路區塊輸出與該錯誤檢查致能訊號同步的被錯誤檢查資料，且該資料匯流排反相電路區塊輸出與該錯誤檢查致能訊號同步的被反相或不反相之胞資料。
8. 如請求項1所述之半導體記憶體裝置，更包括：一輸出區塊，係配置成接收及輸出該錯誤檢查與校正電路區塊及該資料匯流排反相電路區塊的輸出訊號。
9. 如請求項8所述之半導體記憶體裝置，其中該輸出區塊將該資料匯流排反相電路區塊的輸出訊號輸出至第一輸出端，並在接收該資料匯流排反相電路區塊的輸出訊號後，藉由反相或不反相該等輸出訊號而將該錯誤檢查與校正電路區塊的輸出訊號輸出至第二輸出端。
10. 一種用於操作一半導體記憶體裝置的方法，包括：接收複數胞資料的一錯誤檢查與校正動作，並輸出被錯誤檢查資料及錯誤資料區別訊號；以及接收該等胞陣列的一資料反相動作，並藉由反相或不反相該等胞資料，以回應一讀取資料匯流排反相致能訊號、一錯誤檢查致能訊號及該等錯誤資料區別訊號，其中該錯誤檢查與校正動作及該資料反相動作實質上同時執行。
11. 如請求項10所述之方法，其中該等胞資料係自一記憶胞陣列而被接收。
12. 如請求項10所述之方法，其中該等錯誤資料區別訊號係根據已發生一錯誤於其中的胞資料之一電壓邏輯位準而被產生。
13. 如請求項10所述之方法，其中該資料反相動作包括：根據包含於該等胞資料中的資料之電壓邏輯位準，而藉由反相或不反相該等胞資料來輸出該等胞資料，並基於具有一第一電壓邏輯位準的資料之數量而產生第一反相控制訊號及第二反相控制訊號，其中具有一第一電壓邏輯位準的資料係包含於該等胞資料中；基於該等第一反相控制訊號、該等第二反相控制訊號及該等錯誤資料區別訊號而輸出一資料匯流排反相控制訊號；以及在接收該資料匯流排反相控制訊號後藉由反相或不反相該等輸出訊號，而輸出該等胞資料的輸出之輸出訊號。
14. 如請求項10所述之方法，其中該等錯誤資料區別訊號包括第一錯誤資料區別訊號及第二錯誤資料區別訊號，當已發生一錯誤於其中的資料之一電壓邏輯位準在一第一電壓邏輯位準時第一錯誤資料區別訊號被致能，當已發生一錯誤於其中的資料之一電壓邏輯位準在一第二電壓邏輯位準時該等第二錯誤資料區別訊號被致能。
15. 如請求項14所述之方法，其中該資料反相動作包括當已發生一錯誤於其中的資料之一電壓邏輯位準在該第一電壓邏輯位準時，以及當包含於該等胞資料中具有該第一電壓邏輯位準的資料為多數胞資料時，該資料匯流排反相電路區塊藉由不反相該等胞資料而輸出該等胞資料。
16. 如請求項14所述之方法，其中該資料反相動作包括當已發生一錯誤於其中的資料之一電壓邏輯位準在該第二電壓邏輯位準時，以及當包含於該等胞資料中具有該第一電壓邏輯位準的資料為少數胞資料時，該資料匯流排反相電路區塊藉由反相該等胞資料而輸出該等胞資料。
17. 如請求項10所述之方法，其中該等被錯誤檢查資料係與該錯誤檢查致能訊號被同步輸出，且在該資料反相動作中而輸出的被反相或不反相的胞資料係與該錯誤檢查致能訊號被同步輸出。
18. 如請求項10所述之方法，更包括：接收該錯誤檢查與校正動作及該資料反相動作的輸出訊號，並將該等輸出訊號輸出至輸出端。
19. 如請求項18所述之方法，其中，該等輸出訊號的輸出包括將該資料反相動作的輸出訊號輸出至第一輸出端，並在接收該資料反相動作的輸出訊號後藉由反相或不反相該等輸出訊號，而輸出該錯誤檢查與校正動作的輸出訊號。