JPH03201001A - 制御装置におけるクロック停止時の誤動作防止装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部制御にクロックを使用する制御装置におい
てクロック停止時の誤動作を防止するに好適な装置に関
する。

〔従来の技術〕

第５図に一定時間ごとに発生するクロックパルスを基中
にしてその内部制御が行われ、アクチュエータを駆動制
御する制御装置の構成を概念的に示す。

同図に示すように制御装置１００にアクチュエータ２０
１．２０２を駆動するための制御データを含む制御信号
が入力されると、データ処理部１０１では制御信号から
制御データを抽出して、これを出力信号ラッチ回路１０
２に出力する。この間、データ処理部１０１はクロック
発生部１０４から出力されるクロックパルス信号に同期
して動作される。ラッチ回路１０２では制御データがラ
ッチされ、同回路１０２はラッチした制御データをイン
ターフェース回路］０３に出力する。この間、同ラッチ
回路１０２も同様、クロック発生部１０４から出力され
るクロックパルス信号に同期して動作される。しかして
、インターフェース回路１０３では入力信号を所要にレ
ベル変換して、変換された制御データをアクチュエータ
２０１．２０２に出力し、これらアクチュエータ２０１
．２０２を駆動制御する。ラッチ回路１０２はたとえば
Ｄフリップフロップのような順序回路で構成されている
ものとする。

〔発明が解決しようとする課題〕

しかし、クロック発生部１０４からのクロックパルス出
力が停止することがある。このため、以後クロックパル
ス信号は論理“０”レベルのままとなる。したがって、
クロックパルス出力停止前のラッチ回路１０２（Ｄフリ
ップフロップ）の出力が論理“１”レベルのままである
と、クロックパルス出力停止後も論理“１”レベルが維
持されることになる。このため、クロックパルス出力停
止後は、制御装置内部は正常に動作されずにアクチュエ
ータ２０１．２０２の制御不能となってしまうことにな
る。

したがって、システムの安全性が著しく損なわれてしま
うことになる。

本発明はこうした実情に鑑みてなされたものであり、万
が−クロックパルス出力が停止した場合であっても、側
御装置の出力信号を安全側にもっていき、制御対象が制
御不能となる事態を防止することができる制御装置のク
ロック停止時の誤動作防止装置を提供することをその目
的としている。

〔課題を解決するための手段〕

そこで、この発明では、クロックパルス信号を発生する
クロックパルス発生手段と、入力されたデータを前記ク
ロックパルス発生手段のクロックパルス信号に基づきラ
ッチし、該う・ソチ出力を制御対象に加える順序回路と
を有した制御装置において、前記クロックパルス信号の
停止を検出するクロック停止手段と、このクロック停止
手段の検出出力に応答して前記順序回路を強制オフする
手段とを具えるようにしている。

〔作用〕

すなわち、かかる構成によればクロック停止手段でクロ
ックパルス信号の停止が検出されると、順序回路が強制
オフされる。

〔実施例〕

以下、図面を参照して本発明の実施例について説明する
。

第１図に、先に第５図に示した制御装置を前提とした所
要のアクチュエータを駆動制御する制御装置を示す。

同図に示すように制御装置１０に対して図示していない
アクチュエータを駆動するための制御データを含む入力
信号が加えられると、データ処理部１１では入力信号か
ら制御データを抽出して、これを出力信号ラッチ回路１
２に出力する。この間、データ処理部１１はクロック発
生部１４から出力されるクロックパルス信号ＣＬに同期
して動作される。出力信号ラッチ回路１２はＤフリップ
フロップ１３で構成されているものとする。ブタ処理部
１１の出力信号はＤフリップフロップ１３の一方の入力
端子に加えられる。また、クロック発生部１４の出力ク
ロックパルス信号ＣＬもＤフリップフロップ１３の他方
の入力端子に加えられる。Ｄフリップフロップ１３の出
力信号ＳＯは図示していないインターフェース回路を介
して所要のアクチュエータに駆動信号として加えられる
。

クロック監視回路１５は、再トリガ形単安定マルチバイ
ブレーク（以下、マルチバイブレータという）１６を中
心に構成された回路であり、クロック発生部１４の出力
クロックパルス信号ＣＬを入力端子に加え、この信号Ｃ
Ｌの立ち下がりを捕らえて準安定状態である論理“１”
レベルのクロック停止信号ＳＰを出力するとともに、同
信号ＣＬが連続して入力端子に加えられている場合には
準安定状態である論理“１”レベルの出力ＳＰを維持す
る回路である。さらに、同フリップフロップ１６は前回
クロックパルス信号ＣＬの立ち下がりを抽らえてから、
微分回路１７の抵抗Ｒ、コンデンサＣで定まる０間Ｔを
経過してもつぎに入力端子に加えられるべきクロックパ
ルス信号ＣＬの立ち下がりを捕らえられないときには、
安定状態である論理“Ｏ”レベルのクロック停止信号Ｓ
Ｐを出力する。こうしたクロック停止信号ＳＰはＤフリ
ップフロップ１３のリセット端子Ｒに加えられる。なお
、Ｄフリップフロップ１３から論理“０”レベルの出力
信号ＳＯが図示していないインターフェース用語１０３
を介してアクチュエタに加えられている間はアクチュエ
ータは制御不能とならないものとする。

さて、第２図の矢印Ｅに示すようにクロックパルス信号
ＣＬが連続してマルチバイブレーク１６の入力端子に加
えられている場合には論理“１”レベルのクロック停止
り信号ＳＰがＤフリップフロップ１３のリセット端子Ｒ
に加えられているので、Ｄフリップフロップ１３はリセ
ットされることなく、クロックパルス信号ＣＬに同期し
てデータ処理部］１の入力信号に応じた信号ＳＯを出力
している。やがて、１侍刻ｔ。においてクロックパルス
信号ＣＬが立ち下がってからつぎのクロックパルス信号
ＣＬが上記時間Ｔを経過した時刻ｔｒになったとしても
マルチバイブレータ１６の入力端子に加えられないと、
該時刻ｔｒにおいてマルチバイブレータ１６の出力クロ
ック停止信号ＳＰは論理“１”レベルから論理“０”レ
ベルに変化し、これがＤフリップフロップ１３のリセッ
ト端子Ｒに加えられる。すると、Ｄフリップフロップ１
３は現γ［時刻ｔｒよりも前の出力信号ＳＯの論理レベ
ル“１”０“に関わりなく、時刻ｔｒ以後、出力信号Ｓ
Ｏは論理“０”レベルとなる。

このためアクチュエータは時刻ｔｒ以後制御不能となら
ない。なお、Ｄフリップフロップ１３から論理“１”レ
ベルの出力信号ＳＯがアクチュエータに加えられている
場合にアクチュエータが制御不能とならないものであれ
ば、マルチバイブレタ］６の出力クロック停止信号ＳＰ
をＤフリップフロップ１３のセット端子に加える構成に
すればよい。

つぎに第３図に本発明の他の実施例を示す。同図は出力
信号ラッチ回路１８としてリセット端子およびセット端
子を有しないフリップフロ、ツブ１９を使用したものに
ついての構成例を示す。

さて、第３図、第４図を合わせ参照して説明するに、第
４図の矢印Ｆに示すようにクロック発生部１４において
クロックパルス信号ＣＬが連続して発生し、これが再ト
リガ形単安定マルチバイブレータ（以下、マルチバイブ
レータという）２１の入力端子に加えられている場合に
はマルチバイブレーク２１は型安定状態である論理“１
“レベルの号Ｓ１を出力している。この信号Ｓ１が再ト
リガ形単安定マルチバイブレーク（以下、マルチバイブ
レークという）２３の入力端子に加えられていると、安
定状態である論理“１”レベルの信号Ｓ２を出力する。

したがって、アンド回路２５にデータ処理部１１の出力
およびマルチバイブレタ２１の出力Ｓ１が入力されると
、同回路２５はデータ処理部１１の出力と同じ論理レベ
ルの信号Ｓ３を出力する。また、マルチバイブレーク２
１の出力Ｓ１、マルチバイブレータ２３の出力Ｓ２かア
ンド川路２６の入力端子、論理反転入力端ｒ−にそれぞ
れ加えられると、アンド回路２６は論理“Ｄ“レベルの
信号を出力する。一方、マルチバイブレーク２１の出力
Ｓ１、クロック発生＃１４の出力ＣＬがアンド回路２７
の各入力端子に加えられると、アンド回路２７はクロッ
ク発生部１４の出力と同じ論理レベルの信号を出力する
。よってアンド回路２６．２７の出力がオア回路２８に
加えられると、オア回路２８はクロックパルス信号ＣＬ
と同じ論理レベルの信号Ｓ４を出力する。

信号Ｓ３および信号Ｓ４がＤフリップフロップ１９のデ
ータ端子りおよびクロック端子にそれぞれ入力されると
、Ｄフリップフロップ１つはクロックパルス信号ＣＬに
同期してデータ処理部１１の入力信号に応じた信号ＳＯ
を出力する。

やがて、時刻ｔ１においてクロックパルス信号ＣＬが立
ち下がってから、つぎのクロックパルス信号ＣＬが時刻
ｔ１以以後性回路２２の抵抗Ｒ１、コンデンサＣ１で定
まる時間Ｔ、経過した時刻ｔ２になったとしてもＤフリ
ップフロップ１９の入力端子に加えられないと、該時刻
ｔ２においてマルチバイブレータ２１の出力信号Ｓ１は
論理“１”レベルから論理“０”レベルに変化する。す
ると、この立ち下がりを捕らえて、フリップフロップ２
３の出力Ｓ２は論理“１″レベルから論理“０″レベル
に変化するとともに、アンド回路２５の出力Ｓ３は論理
“１”レベルから論理“０”レベルに変化する。やがて
、マルチバイブレーク２３は該時刻ｔ２から微分回路２
４の抵抗Ｒ２、コンデンサＣ２で定まる時間Ｔ２経過し
た時刻ｔ３において安定状態である論理“１“レベルの
信号Ｓ２を出力する。したがってオア回路２８の出力Ｓ
４は特刻ｔ、において論理“０”レベルから論理“１”
レベルに変化する。ここにＤフリップフロップ１９のデ
ータ端子りの入力は論理“０”レベルであり、クロック
端子の入力は論理“０”レベルから論理“１”レベルに
変化するので、この立ち上がりを捕らえて、Ｄフリップ
フロップ１９の出力ＳＯは時刻ｔ３前の論理レベルに関
係なく、時刻ｔ３以後輪理″Ｏ”レベルとなる。

このためアクチュエ〜りは特刻ｔ、以後制御不能となら
ない。

以上説明したように実施例によれば、クロックパルス信
号ＣＬが前回発生してから再トリガ形単安定マルチバイ
ブレータ２１の特定数で定まる時間だけ経過した時点以
後、出力信号ラッチ回路の出力をアクチュエータが制御
不能とならない論理レベルに変化させるようにしたので
、クロック停止による制御不能の状態を回避することが
でき、システムの安全性を飛２ｈ！的に向上させること
がてきる。

なお、実施例ではクロック監視回路を再トリガ形弔安定
マルチバイブレータを中心として構成するようにしてい
るが、これに限定されることなくクロックパルス信号の
停止を検出し、この検出に応じてアクチュエータに駆動
信号を与える順序回路を強制的にオフさせる回路構成で
あれば任意である。

〔発明の効果〕

以上説明したように本発明によればクロック停止りによ
る制御不能の状態を回避できるので、システムの安全性
を大幅に向上させることができる。

【図面の簡単な説明】

第１図は、本発明に係る制御装置におけるクロック停止
時の誤動作防止装置の一実施例を示すブロック図、第２
図は、第１図に示す装置各部の出力信号の変化の様子を
示すタイムチャート、第３図は、本発明・の他の実施例
を示すブロック図、第４図は、第３図に示す装置各部の
出力信号の変化の様子を示すタイムチャート、第５図は
従来の技術を説明するために用いたアクチュエータの制
御装置の構成を概念的に示すブロック図である。 １０・・・制御装置、１１・・・データ処理部、１２．
１８・・・出力信号ラッチ回路、１３．１９・・・Ｄフ
リップフロップ、１４・・・クロック発生部、１５．２
０・〜・クロック監視回路、１６．２１．２３・・・再
トリガ形車安定マルチバイブレーク。 ０１ 第５図

Claims (1)

1. 【特許請求の範囲】 クロックパルス信号を発生するクロックパルス発生手段
   と、入力されたデータを前記クロックパルス発生手段の
   クロックパルス信号に基づきラッチし、該ラッチ出力を
   制御対象に加える順序回路とを有した制御装置において
   、 前記クロックパルス信号の停止を検出するクロック停止
   手段と、 このクロック停止手段の検出出力に応答して前記順序回
   路を強制オフする手段と を具えたことを特徴とする制御装置におけるクロック停
   止時の誤動作防止装置。