JPS62226238A - コンピユ−タシステム - Google Patents
コンピユ−タシステムInfo
- Publication number
- JPS62226238A JPS62226238A JP62056967A JP5696787A JPS62226238A JP S62226238 A JPS62226238 A JP S62226238A JP 62056967 A JP62056967 A JP 62056967A JP 5696787 A JP5696787 A JP 5696787A JP S62226238 A JPS62226238 A JP S62226238A
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- JP
- Japan
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- check
- computer system
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- data
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- Pending
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1497—Details of time redundant execution on a single processing unit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/02—Manually-operated control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は特許請求の範囲第１項の上位慨念による少なく
とも１つの外部メモリを有するコンピュータシステムに
１Ｊｔ６゜ 従来の技術 外部データメモリ付コンピュータシステムではアドレス
及びデータの伝送に用いられる線路における欠陥をしら
べて、そのような障害とか異常の発生を指示し、場合に
より相応の非常緊急動作を開始できるようにする必要が
ある。線路チェックのほかに、適正なデータセットの使
用及びデータメモリの機能をチェック監視するようにす
るとよい。
とも１つの外部メモリを有するコンピュータシステムに
１Ｊｔ６゜ 従来の技術 外部データメモリ付コンピュータシステムではアドレス
及びデータの伝送に用いられる線路における欠陥をしら
べて、そのような障害とか異常の発生を指示し、場合に
より相応の非常緊急動作を開始できるようにする必要が
ある。線路チェックのほかに、適正なデータセットの使
用及びデータメモリの機能をチェック監視するようにす
るとよい。
公知のコンピュータシステムでは付加的チェックビット
を用いてデータ伝送の適否が監視される。その際その付
加的チェックビットは伝送さるべきアドレス及びデータ
と共（二付加的に伝送される。このために並列伝送の場
合、付加的線路及び付加的メモリロケーションが必要で
ある。さらにチェックビットの使用：二よっては２つの
隣接せるデータ線路間″１？例えば短絡が生じているの
か、又は線路断線が生じているかをどのような場合でも
捕捉検出できるとは限らない。
を用いてデータ伝送の適否が監視される。その際その付
加的チェックビットは伝送さるべきアドレス及びデータ
と共（二付加的に伝送される。このために並列伝送の場
合、付加的線路及び付加的メモリロケーションが必要で
ある。さらにチェックビットの使用：二よっては２つの
隣接せるデータ線路間″１？例えば短絡が生じているの
か、又は線路断線が生じているかをどのような場合でも
捕捉検出できるとは限らない。
発明の目的
本発明の目的ないし課題は従来技術の欠点を取除くこと
にある。
にある。
発明の構成
上記課題は特許請求の範囲第１項記載の構成要件により
解決される。
解決される。
本発明の実施例によりチェックアｒレス、及びチェック
データ語（これは外部メモリにおけるチェックアＰレス
を用いて呼出される）とが、夫々交番するビットパター
ン、例えばビットパターン０１０１．１０１０を有する
ようにすると好適である。夫々交番するビットパターン
を有するそれら両ビット列は相互に相補的であり゛、そ
れ故、夫々２つのその種のｊ朧次連続するビット列は１
つのアドレス対を形成する。その際そのアドレス対（二
より、２つの同様に相補的チェックデータ語から成る１
つの相応のデータ対が呼出され得る。交番するビットパ
ターンの使用により、夫々ｇ１５接せる線路上に異なる
レペパターンの障害のある伝送が行なわれ、この伝送障
害は簡単に比較器を用いて捕捉検出可能である。順、次
連続するチェック語が相互に相補的のレベル切換えは使
用される線路が線路断線をしない場合（二しか行なわれ
得ない。よって、線路の包括的チェック及び外部メモリ
の機能のチェックが行なわれる。それというのはチェッ
ク−データ語は次のような場合のみ外部メモリから適正
な形態でマイクロプロセッサに再送され得る、即ちメモ
リ機能に障害がない場合のみ上述のように再送され得る
。かうである０実施例 次に本発明の実施例を図を用いて説明する。
データ語（これは外部メモリにおけるチェックアＰレス
を用いて呼出される）とが、夫々交番するビットパター
ン、例えばビットパターン０１０１．１０１０を有する
ようにすると好適である。夫々交番するビットパターン
を有するそれら両ビット列は相互に相補的であり゛、そ
れ故、夫々２つのその種のｊ朧次連続するビット列は１
つのアドレス対を形成する。その際そのアドレス対（二
より、２つの同様に相補的チェックデータ語から成る１
つの相応のデータ対が呼出され得る。交番するビットパ
ターンの使用により、夫々ｇ１５接せる線路上に異なる
レペパターンの障害のある伝送が行なわれ、この伝送障
害は簡単に比較器を用いて捕捉検出可能である。順、次
連続するチェック語が相互に相補的のレベル切換えは使
用される線路が線路断線をしない場合（二しか行なわれ
得ない。よって、線路の包括的チェック及び外部メモリ
の機能のチェックが行なわれる。それというのはチェッ
ク−データ語は次のような場合のみ外部メモリから適正
な形態でマイクロプロセッサに再送され得る、即ちメモ
リ機能に障害がない場合のみ上述のように再送され得る
。かうである０実施例 次に本発明の実施例を図を用いて説明する。
第１図に示すコンピュータシステムはマイクロプロセッ
サμＣと、外部メモリＥＳとからなり、この外部メモリ
はアドレス線路及びデータ線路を介してマイクロプロセ
ッサμＣと接続されている。図示の実施例ｔはアドレス
線路を介してチェックアドレスハ１．Ａ２が時間的に順
次伝送され、それ１；より外部メモリＥＳにてチェック
（アドレス）データＤ１、Ｄ２が吐出されマイクロプロ
セッサμＣへ時間的に順次データ線路にて再送される。
サμＣと、外部メモリＥＳとからなり、この外部メモリ
はアドレス線路及びデータ線路を介してマイクロプロセ
ッサμＣと接続されている。図示の実施例ｔはアドレス
線路を介してチェックアドレスハ１．Ａ２が時間的に順
次伝送され、それ１；より外部メモリＥＳにてチェック
（アドレス）データＤ１、Ｄ２が吐出されマイクロプロ
セッサμＣへ時間的に順次データ線路にて再送される。
マイクロプロセッサμＣにてチェックデータ語Ｄｉ、Ｄ
２が規定給ＳＬ 、Ｓ２と比較される。この目的のため
に第２図のブロック接続図に相応するチェック装置がマ
イクロプロセッサμＣにて配置され得る。
２が規定給ＳＬ 、Ｓ２と比較される。この目的のため
に第２図のブロック接続図に相応するチェック装置がマ
イクロプロセッサμＣにて配置され得る。
第２図のブロック接続図から明゛かなように、比較器１
の両入力側１ニチェックデータ語Ｄｉ。
の両入力側１ニチェックデータ語Ｄｉ。
Ｄ２・・・及び所属の規定−データ語Ｓｌ 、Ｓ２・・
・が供給され、この両データ語が一致するか否かについ
て比較器１（二よりチェックされる。一致してない場合
には比較器は出力側から、障害状態を表わす信号を評価
装置２へ送出し、この信号によって、警告信号灯が作動
接続され、コンピュータ非常緊急機能動作が開始され得
る。
・が供給され、この両データ語が一致するか否かについ
て比較器１（二よりチェックされる。一致してない場合
には比較器は出力側から、障害状態を表わす信号を評価
装置２へ送出し、この信号によって、警告信号灯が作動
接続され、コンピュータ非常緊急機能動作が開始され得
る。
例示したビット列のほかに、場合（二より次のビット列
の対の組合せが用いられ得る。
の対の組合せが用いられ得る。
１１１１とｏｏｏ。
１１００と００１１
０１０１と１０１０
上記のビット列はわかり易くするため夫々牛つの並列の
アＰレス線路及びデータ線路に係わるものが示されてい
る。並列線路のもつと大きな数の線路の場合、使用され
るビット列が相応に拡大され得る。
アＰレス線路及びデータ線路に係わるものが示されてい
る。並列線路のもつと大きな数の線路の場合、使用され
るビット列が相応に拡大され得る。
発明の効果
本発明の構成要件により得られる利点はチェックを行な
うため付加的なアｒレス−又はデータ線路が必賛ｆなく
、チェックアＰレス及びチェックデータ語のビット列を
次のように選定し得る、即ち、線路断線及び線路短絡を
確実に捕捉検出できるように選定し得る。その場合同時
にコンピュータシステムの外部メモリの機能の適否（正
常異常）が監視される。
うため付加的なアｒレス−又はデータ線路が必賛ｆなく
、チェックアＰレス及びチェックデータ語のビット列を
次のように選定し得る、即ち、線路断線及び線路短絡を
確実に捕捉検出できるように選定し得る。その場合同時
にコンピュータシステムの外部メモリの機能の適否（正
常異常）が監視される。
第１図は外部メモリを有する本発明のコンピュータシス
テムのブロック接続図、第２図は第１因のコンピュータ
システムのマイクロプロセッサ（二設けられているよう
なチェック装猾のブロック接続図１ある。 μＣ・・・マイクロプロセッサ、ＥＳ・・・外部メモリ
、Ａｌ 、Ａ２−ｆ！ツク７ ｒレス、ＤＩ 、Ｄ２・
・・チェックデータ
テムのブロック接続図、第２図は第１因のコンピュータ
システムのマイクロプロセッサ（二設けられているよう
なチェック装猾のブロック接続図１ある。 μＣ・・・マイクロプロセッサ、ＥＳ・・・外部メモリ
、Ａｌ 、Ａ２−ｆ！ツク７ ｒレス、ＤＩ 、Ｄ２・
・・チェックデータ
Claims (1)
- 【特許請求の範囲】 １、少なくとも１つの外部メモリを有し、該外部メモリ
のアドレスが、プロセッサを介して制御可能であり、そ
の際それぞれのアドレス内容がデータ線路を介してプロ
セッサへ再送されるようにしたコンピュータシステムに
おいて、幾つかのチェックアドレス（Ａ１、Ａ２）を用
いてチェックデータ語（Ｄ１、Ｄ２）が記憶されており
該データ語と規定データ語（Ｓ１、Ｓ２）との間で一致
の存否についてチェックのためプロセッサ（μＣ）にて
比較がなされるように構成されていることを特徴とする
コンピュータシステム。 ２、チェックアドレス（Ａ１、Ａ２）及びチェックデー
タ語（Ｄ１、Ｄ２）は交番するビットパターンを有する
特許請求の範囲第１項記載のコンピュータシステム。 ３、夫々２つの順次連続するチェックアドレス（Ａ１、
Ａ２）は相互に相補的なビット列を有するアドレス対を
形成し、さらに、２つの所属チェックデータ語（Ｄ１、
Ｄ２）は同様に相補的なビット列を有する特許請求の範
囲第２項又は第３項記載のコンピュータシステム。 ４、並列アドレス線及び並列データ線にて同時に伝送さ
れるビットが隣接せる線路上で夫々異なる状態レベルを
有する特許請求の範 囲第１項から第３項までのいずれか１項記載のコンピュ
ータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3608547.2 | 1986-03-14 | ||
| DE3608547A DE3608547C2 (de) | 1986-03-14 | 1986-03-14 | Rechnersystem mit einem externen Speicher |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226238A true JPS62226238A (ja) | 1987-10-05 |
Family
ID=6296359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62056967A Pending JPS62226238A (ja) | 1986-03-14 | 1987-03-13 | コンピユ−タシステム |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS62226238A (ja) |
| KR (1) | KR970006021B1 (ja) |
| DE (1) | DE3608547C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016009893A (ja) * | 2014-06-23 | 2016-01-18 | Ｎｅｃエンジニアリング株式会社 | データ不正検出装置及びデータ不正検出方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713907B1 (ko) | 2005-06-10 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체 장치의 라인 구동 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185340A (ja) * | 1975-01-23 | 1976-07-26 | Mitsubishi Electric Corp |
-
1986
- 1986-03-14 DE DE3608547A patent/DE3608547C2/de not_active Expired - Fee Related
-
1987
- 1987-02-03 KR KR1019870000839A patent/KR970006021B1/ko not_active IP Right Cessation
- 1987-03-13 JP JP62056967A patent/JPS62226238A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185340A (ja) * | 1975-01-23 | 1976-07-26 | Mitsubishi Electric Corp |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016009893A (ja) * | 2014-06-23 | 2016-01-18 | Ｎｅｃエンジニアリング株式会社 | データ不正検出装置及びデータ不正検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3608547C2 (de) | 1995-03-30 |
| DE3608547A1 (de) | 1987-09-17 |
| KR970006021B1 (ko) | 1997-04-23 |
| KR870009286A (ko) | 1987-10-24 |
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