FR2588966A1 - Circuit et procede de diagnostic utilisant des comparaisons de donnees d'essai bidirectionnelles - Google Patents
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Abstract
CE SYSTEME SERVANT A ETABLIR UN DIAGNOSTIC AU NIVEAU DE POINTS DE CONTROLE 14, 16, 18, 20 COMPREND DES MOYENS PARALLELES SERVANT A TRANSMETTRE DES SIGNAUX NUMERIQUES OBTENUS AU NIVEAU DES POINTS DE CONTROLE A DES MOYENS DE MEMOIRE 22, 24, DES MOYENS 44 POUR LIRE EN SERIE LES SIGNAUX NUMERIQUES A PARTIR DES MOYENS DE MEMOIRE ET DES MOYENS 54 SERVANT A COMPARER LES NIVEAUX DES SIGNAUX A DES NIVEAUX PREDETERMINES INDICATIFS DU FONCTIONNEMENT SANS ERREUR DU CIRCUIT A TESTER 10, 12, UNE DIFFERENCE ENTRE UN BIT DU SIGNAL LU EN SERIE ET SON NIVEAU PREDETERMINE INDIQUANT UNE ERREUR AU NIVEAU DU POINT DE CONTROLE CORRESPONDANT A LA POSITION DU BIT DANS LE FLUX DE DONNEES EN SERIE DELIVRE PAR LES MOYENS DE MEMOIRE. APPLICATION NOTAMMENT AU CONTROLE DE DIAGNOSTIC DE CARTES A CIRCUITS IMPRIMES.
Description
Circuit et procédé de diagnostic utilisant des comparaisons de données
d'essai bidirectionnelles La présente invention concerne le contrôle de
diagnostic d'un équipement numérique et plus particuliè-
rement un tel contrôle qui permette de détecter des erreurs
dans l'appareil de contrôle lui-même.
Le contrôle de diagnostic d'un équipement numé-
rique complexe est tout à fait classique. De façon typi-
que, cet essai implique l'utilisation d'un bus général qui assure la répartition des données pour le système ainsi que la transmission des données de diagnostic depuis des points du système jusqu'à une unité centrale de traitement CPU. Les signaux numériques obtenus au niveau des points testés sont analysés par l'unité centrale de traitement et, lorsque des écarts sont détectés, on peut trouver le
point testé produisant une erreur.
Bien que les systèmes classiques de diagnostic soient aptes à repérer des points de contrôle au niveau desquels il se pose un problème, ils exigent que le bus
général d'un système numérique et l'unité centrale de trai-
tement soient reliés pendant un intervalle de temps néces-
saire pour exécuter des sous-programmes de diagnostic. Na-
turellement ceci réduit la vitesse de traitement des don-
nées du système.
En outre si le bus ou l'unité centrale de trai-
tement devient temporairement non actif, le contrôle de
diagnostic de points d'essai ne peut pas être exécuté.
La présente invention résoud les problèmes de l'art antérieur en évitant la nécessité d'utiliser un bus
général du système numérique pour le traitement de l'in-
formation de diagnostic par l'unité centrale de traitement
du système.
Le système conforme à la présente invention uti-
lise des registres à décalage interconnectés permettant d'accepter des données en parallèle en provenance de points de contrôle. Les contenus des registres à décalage sont
ensuite lus de façon séquentielle selon deux séquences sé-
parées. Ces séquences correspondent à une lecture bidirec-
tionnelle des registres à décalage. Les données luesàpartir du registre à décalage pendant les séquences bidirection- nelles sont comparées et une telle comparaison produit une information concernant le fait que des erreurs existent en un point quelconque de contrôle ou bien qu'un problème se
pose pour avec un bit quelconque des registres à décalage.
Par conséquent la présente invention fournit un système
de diagnostic à auto-contrôle, qui ne requiert pas l'uti-
lisation du bus général du système numérique, qu'il est en train de contrôler. C'est pourquoi le système contrôlé
peut fonctionner plus rapidement. En outre si le bus géné-
ral ou l'unité centrale de traitement du système, qui est contrôlé, devient temporairement inopérant, on peut encore
effectuer un diagnostic des points de contrôle.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la description donnée ci-
après prise en référence aux dessins annexés, sur lesquels: - la figure 1 est un schéma-bloc de la présente invention; - la figure 2 est un chronogramme d'un signal exempt d'erreur au niveau des points de contrôle, auxquels la présente invention est raccordée;
- la figure 2B est un chronogramme pour le sys-
tème conforme à l'invention, lorsqu'une erreur est détec-
tée pendant un premier état bidirectionnel du système de diagnostic conforme à l'invention; et
- la figure 2C est un chronogramme pour le sys-
tème selon l'invention, dans le cas o une erreur est dé-
tectée pendant un second état bidirectionnel du système
de diagnostic conforme à l'invention.
Ci-après on va donner une description détaillée
de l'invention.
En se référant à la figure 1, les cartes 10 et 12 peuvent représenter des cartes à circuits imprimés dans un système numérique complexe.. Des points de contrôle 14 et 16 sont présents sur la carte 10, tandis que des points de contrôle 18 et 20 sont présents sur la carte 12. Le con-
tr1ôle de diagnostic des cartes 10 et 12 est réalisé au mo-
yen du contrôle des points de contrôle 14, 16, 18 et 20.
Pour exécuter cette opération, on raccorde les sorties des points de contrôle à des positions binaires individuelles de registres à décalage 22 et 24 branchés
en série. En particulier on raccorde les points de contrô-
le 14 et 16 au registre à décalage 22 et on raccorde les
points de contrôle 18 et 20 au registre à décalage 24.
Du point de vue conceptuel, les données mémori-
sées dans les registres à décalage 22 et 24 peuvent être constituées uniquement par des zéros binaires, si les points de contrôle sont exempts d'erreur, comme cela est repéré sur la figure 2A. Le but principal des registres
à décalage 22 et 24 est de convertir les données en paral-
lèle arrivant des points de contrôle 14, 16, 18 et 20 en données série dans la ligne 44. Dans le cas o les données série comprennent un bit formé d'un un binaire, c'est une indication que l'un des points de contrôle n'est pas dans un état exempt d'erreur. Etant donné que chaque point de
contrôle est associé aux positions des bits dans les don-
nées série lues dans les registres à décalage 22 et 24, le point de contrôle, sur lequel apparait un problème, peut
être aisément détecté à partir d'un examen des données sé-
rie apparaissant dans la ligne 44. Un signal d'horloge est envoyé dans la ligne 26 en direction des entrées 28 et 30 des registres de manière à transférer les données à partir des registres 22 et 24. Un signal de charge présent dans la ligne 32 est envoyé aux bornes de charge 34 et 36 des
registres à décalage respectifs 24 et 22 de manière à pro-
voquer l'envoi périodique des données parallèles tirées des points de contrôle 14, 16, 18 et 20 aux registres à
décalage 22 et 24. -
Un aspect important de la présente invention est l'aptitude du système à contrôler le caractère d'aptitude au fonctionnement des registres à décalage 22 et 24. Ceci
est obtenu grâce au raccordement d'une ligne supplémentai-
re 38 aux bornes d'entrée 40 et 42 des registres à décala-
ge respectifs 24 et 22. Les deux lignes 32 et 38 sont né-
cessaires pour établir trois états binaires séparés. Le premier état provoque le transfert des données fournies par les points de contrôle à partir des cartes 10 et 12 aux registres à décalage 22 et 24. Pendant le second état binaire, les données subissent un décalage progressif de sorte qu'elles apparaissent sous la forme série dans la ligne 44. Un registre à décalage 46 mémorise les données série 44 fournies par les points de contrôle 14, 16, 18
et 20.
Pendant un intervalle de temps ultérieur, les lignes 32 et 38 maintiennent un troisième état binaire de sorte que les contenus des registres à décalage 22 et 24 sont décalés dans le sens régressif dans la ligne 48. Un registre à décalage supplémentaire 50 mémorise le contenu
des données série apparaissant dans la ligne 48. Les regis-
tres à décalage respectifs 48 et 50 comportent des sorties
49 et 52 raccordées à un comparateur 54. Pendant le fonc-
tionnement normal de l'invention, les signaux de sortie
fournis par les registres 46 et 50 sont identiques de sor-
te que l'on obtient une comparaison précise. Cependant,
dans le cas o un bit situé dans l'un ou l'autre des re-
gistres à décalage 22 ou 24 est inopérant, il n'existe pas
d'identité entre les signaux de sortie des registres à dé-
calage 46 et 50.
En supposant pour l'instant que la position bi-
naire la plus élevée du registre à décalage 22 soit inopé-
rante, elle fournit une série de uns binaires même si les
points de contrôle sont exempts d'erreur. Ceci est repré-
senté sur la figure 2B.
Cependant, lors du décalage régressif dans les
registres en série, chacune des positions binaires corres-
pondant à des points de contrôle se trouvera dans l'état du zéro binaire jusqu'à ce que le dernier bit soit extrait
par lecture, lequel bit correspond au bit supérieur inopé-
rant mémorisé dans le registre à décalage 22. Les signaux correspondant aux figures 2B et 2C sont comparés dans le
comparateur 54 et une coincidence du un binaire sur la fi-
gure 2C et du quatrième bit formé d'un un binaire sur la figure 2B indique exactement le problème se posant avec la position binaire la plus élevée du registre à décalage
22. C'est de cette manière que le présent système de dia-
gnostic est du type à auto-contrôle.
Bien que la présente invention ait été expliquée en référence à deux cartes 10 et 12 et à deux registres
à décalage 22 et 24, on comprendra que ceci était simple-
ment destiné à simplifier l'explication de l'invention,
et que le système de diagnostic conforme à la présente in-
vention peut être étendu de manière à traiter un nombre
important de points de contrôle sur un grand nombre de car-
tes. Le nombre des registres à décalage tels que 22, 24 n'est pas critique, et tout ce qui est requis c'est que
les données des points de contrôle soient lues en paral-
lèle à partir des cartes à tester en direction des regis-
tres à décalage et soient converties en données série pour
faire l'objet d'une comparaison.
On comprendra que la présente invention n'est pas limitée aux détails précis de construction représentés
et décrits ici et que des modifications évidentes apparal-
tront aux spécialistes de la technique.
B8966
Claims (6)
1. Systèmepourréaliser le diagnostic de points de circuit, caractérisé en ce qu'il comprend: - des moyens parallèles servant à transmettre des signaux de contrôle numériques depuis les points de contrôle (14, 16, 18, 20) à des premiers moyens de mémoire
(22, 24);
- des moyens (44) pour lire en série les signaux numériques délivrés par les premiers moyens de mémoire (22, 24); et - des premiers moyens (54) servant à comparer
les niveaux des signaux à des niveaux prédéterminés indi-
catifs de fonctionnements, exempts d'erreui, du circuit;
- la différence entre un bit du signal lu en sé-
rie et son niveau prédéterminé étant indicatived'une er-
reur au niveau d'un emplacement d'un point de contrôle (14, 16, 18, 20), correspondant à la position du bit dans un flux de données en série lues hors des premiers moyens de
mémoire (22, 24).
2. Système selon la revendication 1, caractérisé
en ce qu'il comporte des moyens de commande (32, 38) ser-
vant à réaliser le décalage bidirectionnel des contenus des premiers moyens de mémoire (22, 24) en direction de
seconds moyens comparateurs de manière à détecter, à par-
tir du signal de sortie des seconds moyens comparateurs,
un fonctionnement défectueux d'un étage, pouvant être dé-
terminé, des premiers moyens de mémoire (22, 24).
3. Système selon la revendication 2, caractérisé
en ce que les premiers moyens de mémoire (22, 24) compren-
nent au moins un registre à décalage.
4. Système selon la revendication 2, caractérisé en ce qu'il comprend des seconds et troisièmes moyens de mémoire (46, 50) servant à mémoriser respectivement les contenus, décalés selon un décalage bidirectionnel, des
premiers moyens de mémoire.
5. Procédé pour réaliser le diagnostic de points de contrôl61e d'un circuit, caractérisé en ce qu'il comprend les phases opératoires consistant à:
- lire des signaux de contrôle numériques au ni-
veau de points de contrôle (14, 16, 18, 20); - mémoriser les signaux lus; - lire en série les signaux numériques à partir des moyens de mémoire (22, 24); et - comparer les niveaux des signaux à des niveaux prédéterminés indicatifs d'un fonctionnement du circuit exempt d'erreurs;
- la différence entre un bit de signal lu en sé-
rie et son niveau prédéterminé étant indicative d'une er-
reur au niveau d'un emplacement d'un point de contrôle cor-
respondant à la position du bit dans un flux de données
en série lues à partir de la mémoire.
6. Procédé selon la revendication 5, caractérisé
en ce qu'il inclut en outre les phases opératoires consis-
tant à: - décaler selon un décalage bidirectionnel le contenu fourni par la mémoire (22, 24); - comparer les signaux numériques fournis par le décalage bidirectionnel; et
- détecter, comme résultat d'une telle comparai-
son, le fonctionnement erroné d'un bit, pouvant être dé-
terminé, d'un signal mémorisé lu.
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