JPS6346458B2 - - Google Patents
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- Publication number
- JPS6346458B2 JPS6346458B2 JP56207142A JP20714281A JPS6346458B2 JP S6346458 B2 JPS6346458 B2 JP S6346458B2 JP 56207142 A JP56207142 A JP 56207142A JP 20714281 A JP20714281 A JP 20714281A JP S6346458 B2 JPS6346458 B2 JP S6346458B2
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- JP
- Japan
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- test
- hardware
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- diagnosed
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- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 39
- 230000004044 response Effects 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 4
- 238000002405 diagnostic procedure Methods 0.000 claims description 3
- 238000001514 detection method Methods 0.000 claims description 2
- 238000003745 diagnosis Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、ハードウエア診断方式に関し、例え
ばコンピユータあるいは電子交換機等の電子機器
のハードウエアを診断する方式に関する。
ばコンピユータあるいは電子交換機等の電子機器
のハードウエアを診断する方式に関する。
(2) 技術の背景
一般に、デイジタルコンピユータ等の電子機器
は工場における組立完了後に、あるいは定期的な
保守点検時にハードウエア各部の機能の正常性等
の診断が行なわれる。ところが、このような電子
機器はハードウエア量が多く、構成が複雑である
ため、きわめて多種多様かつ多項目の診断を行な
う必要があるため、効率的かつ適確な診断方式が
必要とされる。
は工場における組立完了後に、あるいは定期的な
保守点検時にハードウエア各部の機能の正常性等
の診断が行なわれる。ところが、このような電子
機器はハードウエア量が多く、構成が複雑である
ため、きわめて多種多様かつ多項目の診断を行な
う必要があるため、効率的かつ適確な診断方式が
必要とされる。
(3) 従来技術と問題点
従来、ハードウエアシステムのテストは該ハー
ドウエアの、装置全体あるいは個別回路をも含め
て、テスト目的に応じて区分された機能ブロツク
に対しテストデータ等を用いてアクセスすること
により、該ハードウエアからの応答結果として得
られたデータすなわちステータスと予め該ハード
ウエアからの応答結果を想定して用意した期待デ
ータとを比較することによつて行なわれていた。
また、従来ハードウエアシステムの初期診断テス
ト等は基本となる論理回路の１部からテストを開
始し、順次そのテスト範囲を拡大してゆき一定の
レベルのテストに到るように行なわれていた。
ドウエアの、装置全体あるいは個別回路をも含め
て、テスト目的に応じて区分された機能ブロツク
に対しテストデータ等を用いてアクセスすること
により、該ハードウエアからの応答結果として得
られたデータすなわちステータスと予め該ハード
ウエアからの応答結果を想定して用意した期待デ
ータとを比較することによつて行なわれていた。
また、従来ハードウエアシステムの初期診断テス
ト等は基本となる論理回路の１部からテストを開
始し、順次そのテスト範囲を拡大してゆき一定の
レベルのテストに到るように行なわれていた。
しかしながら、前記従来形においては、期待デ
ータを想定してこれをテストプログラムの特定デ
ータエリア等に準備しておく必要があり、該デー
タ作成に多くの手間を要し、データエリアが個々
のテストごとに必要であるという不都合があつ
た。さらに、前記従来形においては期待データの
設計が煩雑なため設計過誤を生ずるおそれ、およ
びテスト項目もれを生じるおそれがあつた。
ータを想定してこれをテストプログラムの特定デ
ータエリア等に準備しておく必要があり、該デー
タ作成に多くの手間を要し、データエリアが個々
のテストごとに必要であるという不都合があつ
た。さらに、前記従来形においては期待データの
設計が煩雑なため設計過誤を生ずるおそれ、およ
びテスト項目もれを生じるおそれがあつた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
にかんがみ、ハードウエア診断方式において、ハ
ードウエア各部の初期状態とテスト動作後の応答
状態との間の状態変化の有無によつて診断を行な
うという構想にもとづき、ハードウエアシステム
の初期診断時におけるテスト結果の期待データを
設計する工数を削減し、該期待データを記憶する
領域を減少させるとともに、該期待データの設計
過誤およびテスト項目もれをなくすることにあ
る。
にかんがみ、ハードウエア診断方式において、ハ
ードウエア各部の初期状態とテスト動作後の応答
状態との間の状態変化の有無によつて診断を行な
うという構想にもとづき、ハードウエアシステム
の初期診断時におけるテスト結果の期待データを
設計する工数を削減し、該期待データを記憶する
領域を減少させるとともに、該期待データの設計
過誤およびテスト項目もれをなくすることにあ
る。
(5) 発明の構成
そしてこの目的は本発明によれば、ハードウエ
アシステムにおける各被診断部の初期状態を記憶
しておき、テスト用処理動作の実行後に各被診断
部の応答状態と予め記憶しておいた該初期状態と
を比較することにより各被診断部の状態変化の有
無を検知し、該検知の結果得られた情報と、各被
診断部の状態が変化すべきか否かを記憶した診断
結果判定フラグとにもとづき該ハードウエアシス
テムの診断を行なうことを特徴とするハードウエ
ア診断方式を提供することによつて達成される。
アシステムにおける各被診断部の初期状態を記憶
しておき、テスト用処理動作の実行後に各被診断
部の応答状態と予め記憶しておいた該初期状態と
を比較することにより各被診断部の状態変化の有
無を検知し、該検知の結果得られた情報と、各被
診断部の状態が変化すべきか否かを記憶した診断
結果判定フラグとにもとづき該ハードウエアシス
テムの診断を行なうことを特徴とするハードウエ
ア診断方式を提供することによつて達成される。
(6) 発明の実施例
以下図面を用いて本発明の実施例を説明する。
第１図は、本発明の方式を実施するためのシス
テムの構成の１例を示す。同図において、１は被
試験ハードウエアシステム、２は被試験ハードウ
エアシステムのコンソールまたは別に設けたサー
ビスプロセサ等の試験装置、３は必要に応じて該
試験装置２に接続される外部記憶装置である。被
試験ハードウエアシステム１はテスト目的にに応
じて各々の被診断回路ブロツクＡ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ等に分けられ、これらの内斜線で示された
Ａ，Ｂ，Ｃは診断可能な回路ブロツクであり、残
りのＤ，Ｅ，Ｆは診断不可能な回路ブロツクであ
る。また、１１は各診断可能回路ブロツクＡ，
Ｂ，Ｃのステータスを試験装置２に送るためのイ
ンタフエース回路である。試験装置２はデイスプ
レイ２１、キーボード２２、メモリ２３等を具備
する。外部記憶装置３は例えば磁気デイスク装置
等が使用される。被試験ハードウエアシステム１
と試験装置は被試験ハードウエアシステム１に設
けられたバス線あるいは試験用に別に設けた伝送
線によつて接続されている。
テムの構成の１例を示す。同図において、１は被
試験ハードウエアシステム、２は被試験ハードウ
エアシステムのコンソールまたは別に設けたサー
ビスプロセサ等の試験装置、３は必要に応じて該
試験装置２に接続される外部記憶装置である。被
試験ハードウエアシステム１はテスト目的にに応
じて各々の被診断回路ブロツクＡ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ等に分けられ、これらの内斜線で示された
Ａ，Ｂ，Ｃは診断可能な回路ブロツクであり、残
りのＤ，Ｅ，Ｆは診断不可能な回路ブロツクであ
る。また、１１は各診断可能回路ブロツクＡ，
Ｂ，Ｃのステータスを試験装置２に送るためのイ
ンタフエース回路である。試験装置２はデイスプ
レイ２１、キーボード２２、メモリ２３等を具備
する。外部記憶装置３は例えば磁気デイスク装置
等が使用される。被試験ハードウエアシステム１
と試験装置は被試験ハードウエアシステム１に設
けられたバス線あるいは試験用に別に設けた伝送
線によつて接続されている。
このようなシステム構成において、ハードウエ
アシステムの診断を行なうには、まず被試験ハー
ドウエアシステムの診断可能回路ブロツクＡ，
Ｂ，Ｃのパワーオンリセツト又はシステムリセツ
ト直後の初期標準ステータスをインターフエース
回路１１を介して試験装置２内のメモリ２３又は
外部記憶装置３に記憶しておく。
アシステムの診断を行なうには、まず被試験ハー
ドウエアシステムの診断可能回路ブロツクＡ，
Ｂ，Ｃのパワーオンリセツト又はシステムリセツ
ト直後の初期標準ステータスをインターフエース
回路１１を介して試験装置２内のメモリ２３又は
外部記憶装置３に記憶しておく。
次に、被試験ハードウエアシステムの診断対象
部すなわち診断可能回路に対して、例えば試験装
置２から何らかのコマンドの発信等を行なうこと
によつて該診断対象部にテスト印加を行ないテス
ト用処理動作を実行させる。このテスト用処理動
作の結果得られた各部の応答ステータスを試験装
置側に読み取り、先に記憶しておいた初期状態の
標準ステータスと比較することにより対象回路の
状態変化の有無を検知する。この状態変化の有無
の情報を、各対象回路の状態が変化すべきか否か
を記憶した診断結果判定フラグの内容と比較し、
該フラグで示される通りの状態変化が起つておれ
ば動作は正常とみなされる。
部すなわち診断可能回路に対して、例えば試験装
置２から何らかのコマンドの発信等を行なうこと
によつて該診断対象部にテスト印加を行ないテス
ト用処理動作を実行させる。このテスト用処理動
作の結果得られた各部の応答ステータスを試験装
置側に読み取り、先に記憶しておいた初期状態の
標準ステータスと比較することにより対象回路の
状態変化の有無を検知する。この状態変化の有無
の情報を、各対象回路の状態が変化すべきか否か
を記憶した診断結果判定フラグの内容と比較し、
該フラグで示される通りの状態変化が起つておれ
ば動作は正常とみなされる。
第２図は、第１図の被試験ハードウエア内の被
診断対象ブロツクＡ，Ｂ，Ｃをそれぞれさらに細
かい診断ユニツトA1，A2，A3，A4，B1，B2，
B3，C1，C2，C3に分割し、それぞれの診断ユニ
ツトの初期ステータスa1，a2，a3，a4，b1，b2，
b3，c1，c2，c3を示したものである。各診断ユニ
ツトは例えばバイト単位またはビツト単位の論理
回路レベルまで分割してもよく、このように細か
く分割することによりきめ細かな診断を行なうこ
とも可能である。
診断対象ブロツクＡ，Ｂ，Ｃをそれぞれさらに細
かい診断ユニツトA1，A2，A3，A4，B1，B2，
B3，C1，C2，C3に分割し、それぞれの診断ユニ
ツトの初期ステータスa1，a2，a3，a4，b1，b2，
b3，c1，c2，c3を示したものである。各診断ユニ
ツトは例えばバイト単位またはビツト単位の論理
回路レベルまで分割してもよく、このように細か
く分割することによりきめ細かな診断を行なうこ
とも可能である。
第２図の初期ステータスに対し、所定のテスト
動作を行なつた後の応答ステータスが第３図ａの
ようになり、かつ該テスト動作の場合の結果判定
フラグが第３図ｂで示されるものとする。第３図
ａの各ステータスを第２図の初期ステータスと比
較した結果、例えば斜線で示す診断ユニツトのス
テータスa4′，b2′，b3′，c1′，c2′が変化している
こ
とが検知された場合は第３図ｂの結果判定フラグ
と対照することによつて変化すべき診断ユニツト
のステータスが変化していることが分るから、各
診断対象ブロツクの機能は正常であることが分
る。なお、結果判定フラグにおいても、変化すべ
き診断ユニツトが斜線で示されている。また、被
診断ハードウエアシステムに他の所定のテストを
印加した場合に例えば第４図ａのようにa1″，
b2″，b3″が変化したステータスとなり、このテス
トの場合の結果判定フラグが第４図ｂのように
a1″，a4″，b2″，b3″であつたものとする。この場
合は、実際にステータスが変化した診断ユニツト
と、結果判定フラグで示される変化すべきステー
タスが相異するから、すなわちステータスa4が変
化していないからエラーと判定できる。
動作を行なつた後の応答ステータスが第３図ａの
ようになり、かつ該テスト動作の場合の結果判定
フラグが第３図ｂで示されるものとする。第３図
ａの各ステータスを第２図の初期ステータスと比
較した結果、例えば斜線で示す診断ユニツトのス
テータスa4′，b2′，b3′，c1′，c2′が変化している
こ
とが検知された場合は第３図ｂの結果判定フラグ
と対照することによつて変化すべき診断ユニツト
のステータスが変化していることが分るから、各
診断対象ブロツクの機能は正常であることが分
る。なお、結果判定フラグにおいても、変化すべ
き診断ユニツトが斜線で示されている。また、被
診断ハードウエアシステムに他の所定のテストを
印加した場合に例えば第４図ａのようにa1″，
b2″，b3″が変化したステータスとなり、このテス
トの場合の結果判定フラグが第４図ｂのように
a1″，a4″，b2″，b3″であつたものとする。この場
合は、実際にステータスが変化した診断ユニツト
と、結果判定フラグで示される変化すべきステー
タスが相異するから、すなわちステータスa4が変
化していないからエラーと判定できる。
(7) 発明の効果
上述のように、本発明によれば、所定のテスト
によつて状態が変化すべきか否かを示す結果判定
フラグを準備するだけでよく、結果判定フラグの
作成は一般に従来形における期待データの作成に
比してかなり少ない工数で行なうことができ、か
つ必要な記録エリアもはるかに少なくすることが
できる。また、結果判定フラグの作成は従来形に
おける期待データの作成よりもはるかに容易に行
なうことができるから、テスト項目もれ等が防止
できる。
によつて状態が変化すべきか否かを示す結果判定
フラグを準備するだけでよく、結果判定フラグの
作成は一般に従来形における期待データの作成に
比してかなり少ない工数で行なうことができ、か
つ必要な記録エリアもはるかに少なくすることが
できる。また、結果判定フラグの作成は従来形に
おける期待データの作成よりもはるかに容易に行
なうことができるから、テスト項目もれ等が防止
できる。
第１図は、本発明の１実施例に係る方式を実施
するためのシステムの１例を示すブロツク回路
図、第２図は、第１図のシステムにおける初期状
態を示す説明図、そして第３図および第４図は、
第１図のシステムにおけるテスト動作後の応答状
態と結果判定フラグを示す説明図である。 １……被診断ハードウエアシステム、２……試
験装置、３……外部記憶装置、１１……インタフ
エース回路、２１……デイスプレイ装置、２２…
…キーボード、２３……メモリ。
するためのシステムの１例を示すブロツク回路
図、第２図は、第１図のシステムにおける初期状
態を示す説明図、そして第３図および第４図は、
第１図のシステムにおけるテスト動作後の応答状
態と結果判定フラグを示す説明図である。 １……被診断ハードウエアシステム、２……試
験装置、３……外部記憶装置、１１……インタフ
エース回路、２１……デイスプレイ装置、２２…
…キーボード、２３……メモリ。
Claims (1)
- １ ハードウエアシステムにおける各被診断部の
初期状態を記憶しておき、テスト用処理動作の実
行後に各被診断部の応答状態と予め記憶しておい
た該初期状態とを比較することにより各被診断部
の状態変化の有無を検知し、該検知の結果得られ
た情報と、各被診断部の状態が変化すべきか否か
を記憶した診断結果判定フラグとにもとづき該ハ
ードウエアシステムの診断を行なうことを特徴と
するハードウエア診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207142A JPS58109943A (ja) | 1981-12-23 | 1981-12-23 | ハ−ドウエア診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207142A JPS58109943A (ja) | 1981-12-23 | 1981-12-23 | ハ−ドウエア診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58109943A JPS58109943A (ja) | 1983-06-30 |
| JPS6346458B2 true JPS6346458B2 (ja) | 1988-09-14 |
Family
ID=16534894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207142A Granted JPS58109943A (ja) | 1981-12-23 | 1981-12-23 | ハ−ドウエア診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58109943A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668764A (en) * | 1995-03-22 | 1997-09-16 | Texas Instruments Incorporated | Testability apparatus and method for faster data access and silicon die size reduction |
-
1981
- 1981-12-23 JP JP56207142A patent/JPS58109943A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58109943A (ja) | 1983-06-30 |
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