JP2002032998A5 - - Google Patents

Description

【発明の名称】半導体記憶装置の不良解析装置、スキャンレジスタ回路、シフトレジスタ回路

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置の不良解析装置、スキャンレジスタ回路、シフトレジスタ回路に関するものである。

【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置の不良解析装置では、半導体記憶装置のテスト回路を用いて、半導体記憶装置に供給されるアドレス情報に基づいて当該半導体記憶装置の内部の不良判定を順次行い、その結果出力される不良判定結果情報とアドレス情報とをスキャンレジスタ回路に順次取り込んで保持する。このスキャンレジスタ回路は、複数のシフトレジスタにより構成され、第１の方向に対するシフト動作と第２の方向に対するシフト動作とを切り替えるセレクタを備える。

【００１４】
本発明は上記技術手段より成るので、半導体記憶装置以外のロジック回路のテストを行う際に使用するために元々存在するスキャンレジスタ回路を有効に利用して、半導体記憶装置のテスト時に検出される不良判定結果情報をアドレス情報と共にスキャンレジスタ回路に順次保持していくことが可能となるとともに、ロジック回路のテスト時と半導体記憶装置のテスト時とに応じてスキャン動作の方向を第１の方向と第２の方向とに切り替えることができる。これにより、複雑な回路構成を追加しなくても、不良が検出される度にテスト動作を止めてその不良箇所を特定するという処理を繰り返し行う必要がなくなり、一度のテストで１つ以上の不良箇所および不良個数に関する情報をスキャンレジスタ回路に取得することが可能となる。

Claims (18)

1. 半導体記憶装置の内部に作り込まれたテスト回路を用いて、供給されるアドレス情報に基づき上記半導体記憶装置の内部の不良判定を順次行う不良判定回路と、
   上記不良判定回路から出力される不良判定結果情報と上記アドレス情報とを取り込んで順次保持するスキャンレジスタ回路と
   を備えた半導体記憶装置の不良解析装置であって、
   上記スキャンレジスタ回路は複数のシフトレジスタにより構成され、第１の方向に対するシフト動作と第２の方向に対するシフト動作とを切り替えるセレクタを備えたことを特徴とする半導体記憶装置の不良解析装置。
2. 上記不良判定回路は、上記半導体記憶装置からの出力信号の期待値を発生するデータ発生回路と、
   上記半導体記憶装置からの出力信号と上記データ発生回路から出力される期待値とを比較し、一致または不一致の結果を上記不良判定結果情報として出力する比較回路とを備えることを特徴とする請求項１に記載の半導体記憶装置の不良解析装置。
3. 上記スキャンレジスタ回路は、上記半導体記憶装置以外のロジック回路のテストを行う際に使用されるロジックスキャンレジスタ回路であることを特徴とする請求項１に記載の半導体記憶装置の不良解析装置。
4. 上記セレクタは、上記ロジック回路のテストを行う際には上記第１の方向に対するシフト動作を選択し、上記半導体記憶装置のテストを行う際には上記第２の方向に対するシフト動作を選択することを特徴とする請求項３に記載の半導体記憶装置の不良解析装置。
5. 上記比較回路によって上記半導体記憶装置からの出力信号と上記データ発生回路から出力される期待値との不一致が検出されたときに、不良フラグを生成し、上記不良フラグをテスト動作クロックと同期して出力する不良フラグ生成回路を備えたことを特徴とする請求項２に記載の半導体記憶装置の不良解析装置。
6. 上記不良フラグ生成回路より出力される不良フラグを上記スキャンレジスタ回路の動作クロックとして用いるようにしたことを特徴とする請求項５に記載の半導体記憶装置の不良解析装置。
7. 上記不良判定回路は、複数の半導体記憶装置に共通に供給されるアドレス情報に基づいて上記複数の半導体記憶装置の内部の不良判定を行い、
   上記スキャンレジスタ回路は、上記不良判定回路から出力される上記複数の半導体記憶装置に関する不良判定結果情報と上記アドレス情報とを取り込んで順次保持することを特徴とする請求項１に記載の半導体記憶装置の不良解析装置。
8. 第１のデータまたは第２のデータの一方を選択する第１のセレクタと、
   上記第１のセレクタの出力または第３のデータの一方を選択する第２のセレクタと、
   上記第２のセレクタの出力をラッチするレジスタとを備え、
   上記第１のセレクタは、ロジック回路のテストを行う際には上記第１のデータを選択し、半導体記憶装置のテストを行う際には上記第２のデータを選択することを特徴とするスキャンレジスタ回路。
9. 第１のデータまたは第２のデータの一方を選択する第１のセレクタと、
   上記第１のセレクタの出力または第３のデータの一方を選択する第２のセレクタと、
   上記第２のセレクタの出力をラッチするレジスタとを備え、
   上記第２のセレクタは、テスト動作時には上記第１のセレクタの出力を選択し、通常動作には上記第３のデータを選択することを特徴とするスキャンレジスタ回路。
10. 第１のデータまたは第２のデータの一方を選択する第１のセレクタと、
    上記第１のセレクタの出力または外部から入力される第３のデータの一方を選択する第２のセレクタと、
    上記第２のセレクタの出力をラッチするレジスタとを備えることを特徴とするスキャンレジスタ回路。
11. 上記第１のセレクタは、ロジック回路のテストを行う際には上記第１のデータを選択し、半導体記憶装置のテストを行う際には上記第２のデータを選択することを特徴とする請求項１０に記載のスキャンレジスタ回路。
12. 上記第２のセレクタは、テスト動作時には上記第１のセレクタの出力を選択し、通常動作時には上記第３のデータを選択することを特徴とする請求項１０に記載のスキャンレジスタ回路。
13. 第１のデータまたは第２のデータの一方を選択する第１のセレクタと、
    上記第１のセレクタの出力または第３のデータの一方を選択する第２のセレクタと、
    上記第２のセレクタの出力をラッチするレジスタと
    をそれぞれ備える複数のスキャンレジスタ回路をマトリクス状に配置し、
    上記第１のデータを選択した場合には上記第１のデータを第１の方向にシフトし、上記第２のデータを選択した場合には上記第２のデータを第２の方向にシフトすることを特徴とするシフトレジスタ回路。
14. 上記第１のセレクタは、ロジック回路のテストを行う際には上記第１のデータを選択し、半導体記憶装置のテストを行う際には上記第２のデータを選択することを特徴とする請求項１３に記載のシフトレジスタ回路。
15. 上記第２のセレクタは、テスト動作時には上記第１のセレクタの出力を選択し、通常動作時には上記第３のデータを選択することを特徴とする請求項１３に記載のシフトレジスタ回路。
16. データをシフトするシフトレジスタ回路であって、
    マトリクス状に配置された複数のスキャンレジスタ回路を備え、
    各スキャンレジスタ回路は、
    第１のデータまたは第２のデータの一方を選択する第１のセレクタと、
    上記第１のセレクタの出力または当該スキャンレジスタ回路の外部から入力される第３のデータの一方を選択する第２のセレクタと、
    上記第２のセレクタの出力をラッチするレジスタとを備えることを特徴とするシフトレジスタ回路。
17. 上記第１のセレクタは、ロジック回路のテストを行う際には上記第１のデータを選択し、半導体記憶装置のテストを行う際には上記第２のデータを選択することを特徴とする請求項１６に記載のシフトレジスタ回路。
18. 上記第２のセレクタは、テスト動作時には上記第１のセレクタの出力を選択し、通常動作時には上記第３のデータを選択することを特徴とする請求項１６に記載のシフトレジスタ回路。