JPH10153646A - 試験パターン発生器 - Google Patents
試験パターン発生器Info
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- JPH10153646A JPH10153646A JP8349547A JP34954796A JPH10153646A JP H10153646 A JPH10153646 A JP H10153646A JP 8349547 A JP8349547 A JP 8349547A JP 34954796 A JP34954796 A JP 34954796A JP H10153646 A JPH10153646 A JP H10153646A
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Abstract
(57)【要約】
【課題】 メインパターンメモリとサブパターンメモリ
を有する試験パターン発生器の高速動作を可能にする。 【解決手段】 シーケンスメモリ１にはＮＯＰ命令また
はＣＡＬＬ命令の命令コードと、サブパターンメモリ１
８の試験パターンが格納されているアドレスのスタート
アドレスとストップアドレスが格納されている。スター
トアドレスポインタ１１ａ，ストップアドレスレジスタ
１１ｂは切替え制御部７の出力ＳＴＳＴが、ＣＡＬＬ命
令がＦ／Ｆ４にラッチされたことによりハイレベルにな
ると、Ｆ／Ｆ５，６にそれぞれラッチされているスター
トアドレス、ストップアドレスをラッチする。スタート
アドレスポインタ１１ａはその後マスタクロックＭＣＬ
Ｋにより＋１インクリメントされていき、サブパターン
メモリ１８のアドレスとなる。スタートアドレスポイン
タ１１ａの値がストップアドレスレジスタ１１ａのスト
ップアドレスと一致すると、一致検出回路１１ｃより一
致信号が出力される。
を有する試験パターン発生器の高速動作を可能にする。 【解決手段】 シーケンスメモリ１にはＮＯＰ命令また
はＣＡＬＬ命令の命令コードと、サブパターンメモリ１
８の試験パターンが格納されているアドレスのスタート
アドレスとストップアドレスが格納されている。スター
トアドレスポインタ１１ａ，ストップアドレスレジスタ
１１ｂは切替え制御部７の出力ＳＴＳＴが、ＣＡＬＬ命
令がＦ／Ｆ４にラッチされたことによりハイレベルにな
ると、Ｆ／Ｆ５，６にそれぞれラッチされているスター
トアドレス、ストップアドレスをラッチする。スタート
アドレスポインタ１１ａはその後マスタクロックＭＣＬ
Ｋにより＋１インクリメントされていき、サブパターン
メモリ１８のアドレスとなる。スタートアドレスポイン
タ１１ａの値がストップアドレスレジスタ１１ａのスト
ップアドレスと一致すると、一致検出回路１１ｃより一
致信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は試験パターン発生器
に関し、特にメインの試験パターンが格納されているメ
インパターンメモリと、サブの試験パターンが格納され
ているサブパターンメモリと、命令コードおよびサブパ
ターンメモリの開始アドレスであるスタートアドレスが
格納されているメインシーケンスメモリを有し、メイン
シーケンスメモリから読み出された命令コードが、メイ
ンパターンメモリのアドレスを制御する命令であればメ
インパターンメモリからメインの試験パターンを読み出
して出力し、メインシーケンスメモリから読み出された
命令コードがＣＡＬＬ命令であれば、サブパターンメモ
リからサブの試験パターンを読み出して出力する試験パ
ターン発生器に関する。
に関し、特にメインの試験パターンが格納されているメ
インパターンメモリと、サブの試験パターンが格納され
ているサブパターンメモリと、命令コードおよびサブパ
ターンメモリの開始アドレスであるスタートアドレスが
格納されているメインシーケンスメモリを有し、メイン
シーケンスメモリから読み出された命令コードが、メイ
ンパターンメモリのアドレスを制御する命令であればメ
インパターンメモリからメインの試験パターンを読み出
して出力し、メインシーケンスメモリから読み出された
命令コードがＣＡＬＬ命令であれば、サブパターンメモ
リからサブの試験パターンを読み出して出力する試験パ
ターン発生器に関する。
【０００２】
【従来の技術】図５はこの種の試験パターン発生器の従
来例のブロック図である。
来例のブロック図である。
【０００３】メインパターンメモリ１４には半導体装置
を試験するための試験パターンが、またサブパターンメ
モリ１８には試験パターンの中でも特に使用頻度の高い
試験パターンが格納されている。シーケンスメモリ１’
にはＮＯＰ命令またはＣＡＬＬ命令の命令コードと、サ
ブパターンメモリ１８の試験パターンのスタートアドレ
スが格納されている。メインシーケンサー部２はメイン
シーケンスメモリ１′に格納されている命令コード（オ
ペランドを含む）を動作クロックＣＬＫにより読み出す
とともに、次に読み出すべき命令コードのアドレスをメ
インシーケンスメモリ１に出力する。パラレル／シリア
ル変換部３はメインシーケンサー部２で読み出された命
令コード、メインシーケンスメモリ１′に格納されてい
るスタートアドレスをパラレル／シリアル変換する。Ｆ
／Ｆ（フリップフロップ）４はシリアル信号に変換され
た命令コードを動作クロックＣＬＫによりラッチし、Ｆ
／Ｆ５はシリアル信号に変換されたスタートアドレスを
動作クロックＣＬＫによりラッチする。切替え制御部７
はＦ／Ｆ４にラッチされている命令コードがＮＯＰ命令
であれば信号ＳＴＳＴ、信号ＳＴＯＰ，ＣＡＬＬはロウ
レベルのままで、ＣＡＬＬ命令であれば信号ＳＴＳＴ，
ＣＡＬＬをハイレベルにする。サブシーケンスメモリ２
２にはサブパターンメモリ１８に格納されている試験パ
ターンのアドレスを＋１インクリメントするＮＯＰ命
令、メインパターンメモリ１４側に戻るＲＴＮ命令のデ
ータが格納されている。サブシーケンサ部１１’は切替
え制御部７の出力信号ＣＡＬＬがハイレベルになったと
き、すなわちメインシーケンスメモリ１′からＣＡＬＬ
命令が読み出されたとき、Ｆ／Ｆ５のスタートアドレス
がロードされ、そのアドレスをサブシーケンスメモリ２
２に出力し、サブシーケンスメモリ２２から読み出され
たデータをマスタクロックＭＣＬＫによりロードしてデ
コードし、アドレスを生成し、サブシーケンスメモリ２
２とＦ／Ｆ１７に出力する動作を繰返す。サブシーケン
スメモリ２２から最後のデータ（ＲＴＮ命令）が読み出
されたとき、その出力ＲＴＮはハイレベルとなる。メイ
ンシーケンスメモリ１’はＮＯＰ命令が最初に格納され
ているので、信号ＳＴＯＰはロウレベルに、信号ＳＴＳ
Ｔ，ＲＴＮもロウレベルで、アンドゲート８の出力はロ
ーレベル、オアゲート９の出力信号ＨＯＬＤはロウレベ
ルであるので、アンドゲート１０から動作クロックＣＬ
Ｋが出力される。一方、信号ＩＮＣはハイレベルであ
り、これがマスタクロックＭＣＬＫによりＦ／Ｆ１２に
ラッチされ、アドレスポインタ１３が＋１インクリメン
トされてメインパターンメモリ１４から試験パターンが
読み出され、パラレル／シリアル変換部１５でシリアル
変換された後、Ｆ／Ｆ１６にラッチされる。Ｆ／Ｆ１６
にラッチされた試験パターンは、マルチプレクサ２０の
切替信号ＳＴＳＴ２がロウレベルであるので、マルチプ
レクサ２０で選択され、フリップフロップ２１にラッチ
される。Ｆ／Ｆ４にラッチされた命令コードがＣＡＬＬ
命令になると、切替え制御部７は信号ＳＴＳＴとＣＡＬ
Ｌをハイレベル、信号ＩＮＣをロウレベルにする。信号
ＣＡＬＬがハイレベルになることにより、サブシーケン
サー部１１’からサブパターンメモリ１８のアドレスが
出力され、Ｆ／Ｆ１７にラッチされ、サブパターンメモ
リ１８から試験パターンが出力され、Ｆ／Ｆ１９にラッ
チされる。信号ＳＴＳＴがハイレベルであるため、マル
チプレクサ２０の切替え信号ＳＴＳＴ２もハイレベルで
あり、Ｆ／Ｆ１９の出力信号はマルチプレクサ２０で選
択されてＦ／Ｆ２１にラッチされる。一方、アンドゲー
ト８の出力がハイレベルになるため、信号ＨＯＬＤもハ
イレベルになり、アンド回路１０から動作クロックＣＬ
Ｋは出力されない。
を試験するための試験パターンが、またサブパターンメ
モリ１８には試験パターンの中でも特に使用頻度の高い
試験パターンが格納されている。シーケンスメモリ１’
にはＮＯＰ命令またはＣＡＬＬ命令の命令コードと、サ
ブパターンメモリ１８の試験パターンのスタートアドレ
スが格納されている。メインシーケンサー部２はメイン
シーケンスメモリ１′に格納されている命令コード（オ
ペランドを含む）を動作クロックＣＬＫにより読み出す
とともに、次に読み出すべき命令コードのアドレスをメ
インシーケンスメモリ１に出力する。パラレル／シリア
ル変換部３はメインシーケンサー部２で読み出された命
令コード、メインシーケンスメモリ１′に格納されてい
るスタートアドレスをパラレル／シリアル変換する。Ｆ
／Ｆ（フリップフロップ）４はシリアル信号に変換され
た命令コードを動作クロックＣＬＫによりラッチし、Ｆ
／Ｆ５はシリアル信号に変換されたスタートアドレスを
動作クロックＣＬＫによりラッチする。切替え制御部７
はＦ／Ｆ４にラッチされている命令コードがＮＯＰ命令
であれば信号ＳＴＳＴ、信号ＳＴＯＰ，ＣＡＬＬはロウ
レベルのままで、ＣＡＬＬ命令であれば信号ＳＴＳＴ，
ＣＡＬＬをハイレベルにする。サブシーケンスメモリ２
２にはサブパターンメモリ１８に格納されている試験パ
ターンのアドレスを＋１インクリメントするＮＯＰ命
令、メインパターンメモリ１４側に戻るＲＴＮ命令のデ
ータが格納されている。サブシーケンサ部１１’は切替
え制御部７の出力信号ＣＡＬＬがハイレベルになったと
き、すなわちメインシーケンスメモリ１′からＣＡＬＬ
命令が読み出されたとき、Ｆ／Ｆ５のスタートアドレス
がロードされ、そのアドレスをサブシーケンスメモリ２
２に出力し、サブシーケンスメモリ２２から読み出され
たデータをマスタクロックＭＣＬＫによりロードしてデ
コードし、アドレスを生成し、サブシーケンスメモリ２
２とＦ／Ｆ１７に出力する動作を繰返す。サブシーケン
スメモリ２２から最後のデータ（ＲＴＮ命令）が読み出
されたとき、その出力ＲＴＮはハイレベルとなる。メイ
ンシーケンスメモリ１’はＮＯＰ命令が最初に格納され
ているので、信号ＳＴＯＰはロウレベルに、信号ＳＴＳ
Ｔ，ＲＴＮもロウレベルで、アンドゲート８の出力はロ
ーレベル、オアゲート９の出力信号ＨＯＬＤはロウレベ
ルであるので、アンドゲート１０から動作クロックＣＬ
Ｋが出力される。一方、信号ＩＮＣはハイレベルであ
り、これがマスタクロックＭＣＬＫによりＦ／Ｆ１２に
ラッチされ、アドレスポインタ１３が＋１インクリメン
トされてメインパターンメモリ１４から試験パターンが
読み出され、パラレル／シリアル変換部１５でシリアル
変換された後、Ｆ／Ｆ１６にラッチされる。Ｆ／Ｆ１６
にラッチされた試験パターンは、マルチプレクサ２０の
切替信号ＳＴＳＴ２がロウレベルであるので、マルチプ
レクサ２０で選択され、フリップフロップ２１にラッチ
される。Ｆ／Ｆ４にラッチされた命令コードがＣＡＬＬ
命令になると、切替え制御部７は信号ＳＴＳＴとＣＡＬ
Ｌをハイレベル、信号ＩＮＣをロウレベルにする。信号
ＣＡＬＬがハイレベルになることにより、サブシーケン
サー部１１’からサブパターンメモリ１８のアドレスが
出力され、Ｆ／Ｆ１７にラッチされ、サブパターンメモ
リ１８から試験パターンが出力され、Ｆ／Ｆ１９にラッ
チされる。信号ＳＴＳＴがハイレベルであるため、マル
チプレクサ２０の切替え信号ＳＴＳＴ２もハイレベルで
あり、Ｆ／Ｆ１９の出力信号はマルチプレクサ２０で選
択されてＦ／Ｆ２１にラッチされる。一方、アンドゲー
ト８の出力がハイレベルになるため、信号ＨＯＬＤもハ
イレベルになり、アンド回路１０から動作クロックＣＬ
Ｋは出力されない。
【０００４】以上のようにして、メインシーケンスメモ
リ１’に格納されている命令がＮＯＰ命令であればメイ
ンパターンメモリ１４からの試験パターンが出力され、
ＣＡＬＬ命令であればサブパターンメモリ１８からの試
験パターンが出力される。
リ１’に格納されている命令がＮＯＰ命令であればメイ
ンパターンメモリ１４からの試験パターンが出力され、
ＣＡＬＬ命令であればサブパターンメモリ１８からの試
験パターンが出力される。
【０００５】
【発明が解決しようとする課題】メインシーケンスメモ
リは、大容量のパターン発生を目的としているため、Ｄ
ＲＡＭ等の大容量デバイスを用いて構成されており、動
作スピードが遅い。その結果、スピードを上げるため、
並列にデータを取り出して、パラレル／シリアル変換を
行うことによって、高速化を実現している。したがっ
て、シーケンスメモリのランダムアクセスが困難とな
り、メインパターンメモリは基本的な命令だけをサポー
トする構造になっている。最大パターンの共通部をサブ
ルーチン化して、パターン圧縮するために、ランダムア
クセス可能なシーケンサー（サブシーケンサー部）を別
に設けて、容量は少ないが高速にアクセスできるメモリ
（サブパターンメモリ）を用いている。しかし、サブシ
ーケンサー部はサブシーケンスメモリにアドレスを印加
して、読み出されたデータをデコードし、次のアドレス
を生成するというパスを１サイクルで実行する必要があ
り、高速化に向いていない。
リは、大容量のパターン発生を目的としているため、Ｄ
ＲＡＭ等の大容量デバイスを用いて構成されており、動
作スピードが遅い。その結果、スピードを上げるため、
並列にデータを取り出して、パラレル／シリアル変換を
行うことによって、高速化を実現している。したがっ
て、シーケンスメモリのランダムアクセスが困難とな
り、メインパターンメモリは基本的な命令だけをサポー
トする構造になっている。最大パターンの共通部をサブ
ルーチン化して、パターン圧縮するために、ランダムア
クセス可能なシーケンサー（サブシーケンサー部）を別
に設けて、容量は少ないが高速にアクセスできるメモリ
（サブパターンメモリ）を用いている。しかし、サブシ
ーケンサー部はサブシーケンスメモリにアドレスを印加
して、読み出されたデータをデコードし、次のアドレス
を生成するというパスを１サイクルで実行する必要があ
り、高速化に向いていない。
【０００６】本発明の目的は、高速動作が可能な試験パ
ターン発生器を提供することにある。
ターン発生器を提供することにある。
【０００７】
【課題を解決するための手段】本発明の試験パターン発
生器は、シーケンスメモリにはサブパターンメモリの最
終アドレスであるストップアドレスがさらに格納されて
おり、シーケンスメモリから出力されたスタートアドレ
スをストア信号により保持し、以後マスタクロック信号
により＋１インクリメンド動作をするスタートアドレス
ポインタと、シーケンスメモリから出力されたストップ
アドレスをストア信号により保持するストップアドレス
レジスタと、スタートアドレスポインタのアドレスを前
記ストップアドレスレジスタに保持されているストップ
アドレスと比較し、該ストップアドレスと一致すると、
一致信号を出力する一致検出回路を含むサブシーケンサ
ー部と、前記シーケンスメモリから読み出された命令
が、メインパターンメモリのアドレスを制御する命令で
あれば、前記メインパターンメモリのアドレスを出力す
るアドレスポンタのアドレスを制御し、そのアドレスポ
インタのアドレスによって読み出されたメインパターン
メモリの出力を有効にし、ＣＡＬＬ命令であれば、メイ
ンパターンメモリ側の各回路の動作クロックを停止する
とともに前記ストア信号を出力し、前記一致信号が出力
されると、前記動作クロックの出力を再開する制御部と
を有する。
生器は、シーケンスメモリにはサブパターンメモリの最
終アドレスであるストップアドレスがさらに格納されて
おり、シーケンスメモリから出力されたスタートアドレ
スをストア信号により保持し、以後マスタクロック信号
により＋１インクリメンド動作をするスタートアドレス
ポインタと、シーケンスメモリから出力されたストップ
アドレスをストア信号により保持するストップアドレス
レジスタと、スタートアドレスポインタのアドレスを前
記ストップアドレスレジスタに保持されているストップ
アドレスと比較し、該ストップアドレスと一致すると、
一致信号を出力する一致検出回路を含むサブシーケンサ
ー部と、前記シーケンスメモリから読み出された命令
が、メインパターンメモリのアドレスを制御する命令で
あれば、前記メインパターンメモリのアドレスを出力す
るアドレスポンタのアドレスを制御し、そのアドレスポ
インタのアドレスによって読み出されたメインパターン
メモリの出力を有効にし、ＣＡＬＬ命令であれば、メイ
ンパターンメモリ側の各回路の動作クロックを停止する
とともに前記ストア信号を出力し、前記一致信号が出力
されると、前記動作クロックの出力を再開する制御部と
を有する。
【０００８】サブシーケンサー部には従来のようなメモ
リアクセスがないので、試験パターン発生器の高速動作
が可能になる。
リアクセスがないので、試験パターン発生器の高速動作
が可能になる。
【０００９】本発明の実施態様によれば、メインパター
ンメモリ側の各回路が、前記動作クロックによりシーケ
ンスメモリから命令コードを読み出すとともに、次に読
み出すべき命令コードのアドレスを出力するメインシー
ケンサー部と、メインシーケンサー部に読み出された命
令コードと、シーケンスメモリのスタートアドレスとス
トップアドレスを前記動作クロックによりシリアル信号
に変換するパラレル／シリアル変換部と、該パラレル／
シリアル変換部でシリアル信号に変換された命令コード
を前記動作クロックによりラッチし、制御部に出力する
フリップフロップと、前記パラレル／シリアル変換部で
シリアル信号に変換されたスタートアドレス、ストップ
アドレスを動作クロックによりラッチし、それぞれを前
記スタートアドレスポインタ、ストップアドレスレジス
タに出力するフリップフロップである。
ンメモリ側の各回路が、前記動作クロックによりシーケ
ンスメモリから命令コードを読み出すとともに、次に読
み出すべき命令コードのアドレスを出力するメインシー
ケンサー部と、メインシーケンサー部に読み出された命
令コードと、シーケンスメモリのスタートアドレスとス
トップアドレスを前記動作クロックによりシリアル信号
に変換するパラレル／シリアル変換部と、該パラレル／
シリアル変換部でシリアル信号に変換された命令コード
を前記動作クロックによりラッチし、制御部に出力する
フリップフロップと、前記パラレル／シリアル変換部で
シリアル信号に変換されたスタートアドレス、ストップ
アドレスを動作クロックによりラッチし、それぞれを前
記スタートアドレスポインタ、ストップアドレスレジス
タに出力するフリップフロップである。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は本発明の一実施形態の試験パターン
発生器のブロック図、図２はその動作例を示すタイミン
グチャートである。図１中、図３中の符号と同符号は同
じ構成要素を示す。
発生器のブロック図、図２はその動作例を示すタイミン
グチャートである。図１中、図３中の符号と同符号は同
じ構成要素を示す。
【００１２】本実施形態の試験パターン発生器は、図１
中のメインシーケンスメモリ１’の代りにメインシーケ
ンスメモリ１を、サブシーケンサー部１１’とサブシー
ケンスメモリ２２の代りにサブシーケンサー部１１を有
し、Ｆ／Ｆ６が付加されている。
中のメインシーケンスメモリ１’の代りにメインシーケ
ンスメモリ１を、サブシーケンサー部１１’とサブシー
ケンスメモリ２２の代りにサブシーケンサー部１１を有
し、Ｆ／Ｆ６が付加されている。
【００１３】シーケンスメモリ１には、ＮＯＰ命令また
はＣＡＬＬ命令の命令コードと、サブパターンメモリ１
８試験パターンののスタートアドレスＳＴＡの他に、サ
ブパターンメモリ１８の試験パターンが格納されている
ストップ（最終）アドレスが格納されている。Ｆ／Ｆ６
はストップアドレスＳＴＯＰを保持するためのものであ
る。サブシーケンサー部１１はスタートアドレスポイン
タ１１ａとストップアドレスレジスタ１１ｂと一致検出
回路１１ｃで構成されている。スタートアドレスポイン
タ１１ａ，ストップアドレスレジスタ１１ｂは、切替え
制御部８がＦ／Ｆ４にＣＡＬＬ命令がラッチされたこと
を検出して出力するストア信号ＳＴＳＴにより、Ｆ／Ｆ
５，６にそれぞれ保持されているスタートアドレスＳＴ
Ａ、ストップアドレスＳＴＯＰが保持され、レジスタ７
ａは以後マスタクロックＭＣＬＫに応じて＋１ずつイン
クリメントされていく。一致検出回路１１ｃはスタート
アドレスポインタ１１ａの値をストップアドレスレジス
タ１１ｂの値と比較し、ストップアドレスレジスタ１１
ｂの値と一致すると、ロウアクティブの一致信号をアン
ド回路８に出力する。
はＣＡＬＬ命令の命令コードと、サブパターンメモリ１
８試験パターンののスタートアドレスＳＴＡの他に、サ
ブパターンメモリ１８の試験パターンが格納されている
ストップ（最終）アドレスが格納されている。Ｆ／Ｆ６
はストップアドレスＳＴＯＰを保持するためのものであ
る。サブシーケンサー部１１はスタートアドレスポイン
タ１１ａとストップアドレスレジスタ１１ｂと一致検出
回路１１ｃで構成されている。スタートアドレスポイン
タ１１ａ，ストップアドレスレジスタ１１ｂは、切替え
制御部８がＦ／Ｆ４にＣＡＬＬ命令がラッチされたこと
を検出して出力するストア信号ＳＴＳＴにより、Ｆ／Ｆ
５，６にそれぞれ保持されているスタートアドレスＳＴ
Ａ、ストップアドレスＳＴＯＰが保持され、レジスタ７
ａは以後マスタクロックＭＣＬＫに応じて＋１ずつイン
クリメントされていく。一致検出回路１１ｃはスタート
アドレスポインタ１１ａの値をストップアドレスレジス
タ１１ｂの値と比較し、ストップアドレスレジスタ１１
ｂの値と一致すると、ロウアクティブの一致信号をアン
ド回路８に出力する。
【００１４】次に、本実施形態の動作例を図２のタイミ
ングチャートにより説明する。
ングチャートにより説明する。
【００１５】図３はメインパターンメモリ１４、サブパ
ターンメモリ１８にそれぞれ格納されているパターンと
アドレスの例を示している。ここではメインパターンを
“０１０”，“１０１”，“１１１”と発生した後、サ
ブパターンを“０００”，“００１”，“０１０”と発
生し、次にメインパターンを“０００”，“１１１”と
発生し、次にサブパターンを“１０１”，“１１０”，
“１１１”と発生し、最後にメインパターン“０００”
を発生することを想定している。したがって、シーケン
スメモリ１には図４のような命令コード、スタートアド
レスＳＴＡ、ストップアドレスＳＴＯＰが格納されてい
る。
ターンメモリ１８にそれぞれ格納されているパターンと
アドレスの例を示している。ここではメインパターンを
“０１０”，“１０１”，“１１１”と発生した後、サ
ブパターンを“０００”，“００１”，“０１０”と発
生し、次にメインパターンを“０００”，“１１１”と
発生し、次にサブパターンを“１０１”，“１１０”，
“１１１”と発生し、最後にメインパターン“０００”
を発生することを想定している。したがって、シーケン
スメモリ１には図４のような命令コード、スタートアド
レスＳＴＡ、ストップアドレスＳＴＯＰが格納されてい
る。
【００１６】周期Ｔ1 ，Ｔ2 ではＮＯＰ命令がシーケン
スメモリ１から読み出されるので３周期後の周期Ｔ4 ，
Ｔ5 ，Ｔ6 にメインパターンメモリ１４から読み出され
て、メインパターン（“０１０”，“１０１”，“１１
１”）が出力される。周期Ｔ 3 にシーケンスメモリ１か
らＣＡＬＬ命令が読み出されるので、次の周期Ｔ4 から
動作クロックＣＬＫが停止されるとともにストア信号Ｓ
ＴＳＴが切替え制御部７から出力される。これにより、
Ｆ／Ｆ５，６にそれぞれラッチされているスタートアド
レスＳＴＡ＝０、ストップアドレスＳＴＯＰ＝２がそれ
ぞれスタートアドレスポインンタ１１ａ，ストッップア
ドレスレジスタ１１ｂにラッチされる。スタートアドレ
スポインタ１１ａの値は次の周期Ｔ5 で＋１インクリメ
ントされて１、次の周期Ｔ6 で２になる。この時点でス
タートアドレスポインタ１１ａの値はスタートアドレス
レジスタ１１ｂの値と一致するので、一致検出回路１１
ｃから一致信号が出力され、ストア信号ＳＴＳＴはロウ
レベルになる。ストア信号ＳＴＳＴのハイレベルの区間
（周期Ｔ4 〜Ｔ6 ）に対応して、３周期後の周期Ｔ 7 〜
Ｔ9にサブパターンメモリ１８から読み出されたサブパ
ターンＳ（“０００”，“００１”，“０１０”）が出
力される。
スメモリ１から読み出されるので３周期後の周期Ｔ4 ，
Ｔ5 ，Ｔ6 にメインパターンメモリ１４から読み出され
て、メインパターン（“０１０”，“１０１”，“１１
１”）が出力される。周期Ｔ 3 にシーケンスメモリ１か
らＣＡＬＬ命令が読み出されるので、次の周期Ｔ4 から
動作クロックＣＬＫが停止されるとともにストア信号Ｓ
ＴＳＴが切替え制御部７から出力される。これにより、
Ｆ／Ｆ５，６にそれぞれラッチされているスタートアド
レスＳＴＡ＝０、ストップアドレスＳＴＯＰ＝２がそれ
ぞれスタートアドレスポインンタ１１ａ，ストッップア
ドレスレジスタ１１ｂにラッチされる。スタートアドレ
スポインタ１１ａの値は次の周期Ｔ5 で＋１インクリメ
ントされて１、次の周期Ｔ6 で２になる。この時点でス
タートアドレスポインタ１１ａの値はスタートアドレス
レジスタ１１ｂの値と一致するので、一致検出回路１１
ｃから一致信号が出力され、ストア信号ＳＴＳＴはロウ
レベルになる。ストア信号ＳＴＳＴのハイレベルの区間
（周期Ｔ4 〜Ｔ6 ）に対応して、３周期後の周期Ｔ 7 〜
Ｔ9にサブパターンメモリ１８から読み出されたサブパ
ターンＳ（“０００”，“００１”，“０１０”）が出
力される。
【００１７】以後、シーケンスメモリ１の内容に応じ
て、メインパターンＭ（“０００”，“１１１”）、サ
ブパターンＳ（“１０１”，“１１０”，“１１
１”）、メインパターンＭ（“０００”）が順次出力さ
れる。
て、メインパターンＭ（“０００”，“１１１”）、サ
ブパターンＳ（“１０１”，“１１０”，“１１
１”）、メインパターンＭ（“０００”）が順次出力さ
れる。
【００１８】なお、メインパターンメモリ１４のアドレ
スを制御する命令としては、ＮＯＰ，ＣＡＬＬ以外に既
定のサイクル数、アドレスポインタを停止させるＩＤＸ
命令がある。ＩＤＸ命令は、同一アドレスのパターンを
複数回発生させるための命令で、予め、その回数を、別
のレジスタにセットしておき、それをロードする場合と
ＩＤＸ命令のオペランドとして、回数をセットする場合
がある。その他には、現在のアドレスから、オペランド
で指定してアドレスにジャンプする動作を既定回数実行
するＪＮＩ命令がある。
スを制御する命令としては、ＮＯＰ，ＣＡＬＬ以外に既
定のサイクル数、アドレスポインタを停止させるＩＤＸ
命令がある。ＩＤＸ命令は、同一アドレスのパターンを
複数回発生させるための命令で、予め、その回数を、別
のレジスタにセットしておき、それをロードする場合と
ＩＤＸ命令のオペランドとして、回数をセットする場合
がある。その他には、現在のアドレスから、オペランド
で指定してアドレスにジャンプする動作を既定回数実行
するＪＮＩ命令がある。
【発明の効果】以上説明したように本発明は、サブシー
ケンサー部を、サブパターンメモリのスタートアドレ
ス、ストップアドレスをそれぞれ保持するスタートアド
レスポインタ、ストップアドレスレジスタと、両者の値
を一致を検出回路で構成することにより、試験パターン
発生器の高速動作が可能になる効果がある。
ケンサー部を、サブパターンメモリのスタートアドレ
ス、ストップアドレスをそれぞれ保持するスタートアド
レスポインタ、ストップアドレスレジスタと、両者の値
を一致を検出回路で構成することにより、試験パターン
発生器の高速動作が可能になる効果がある。
【図１】本発明の一実施形態の試験パターン発生器のブ
ロック図である。
ロック図である。
【図２】図１の試験パターン発生器の動作例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】メインパターンメモリ１４とサブパターンメモ
リ１８に格納されている試験パターンの例を示す図であ
る。
リ１８に格納されている試験パターンの例を示す図であ
る。
【図４】シーケンスメモリ１の内容の例を示す図であ
る。
る。
【図５】試験パターン発生器の従来例のブロック図であ
る。
る。
１ シーケンスメモリ ２ メインシーケンサー部 ３ パラレル／シリアル変換部 ４〜６ フリップフロップ ７ 切替え制御部 ８，１０ アンドゲート ９ オアゲート １１ サブシーケンサー部 １１ａ スタートアドレスポインタ １１ｂ ストップアドレスレジスタ １１ｃ 一致検出回路 １２ フリップフロップ １３ アドレスポインタ １４ メインパターンメモリ １５ パラレル／シリアル変換部 １６，１７，１９ フリップフロップ １８ サブパターンメモリ ２０ マルチプレクサ ２１ フリップフロップ
Claims (2)
- 【請求項１】 メインの試験パターンが格納されている
メインパターンメモリと、サブの試験パターンが格納さ
れているサブパターンメモリと、命令コードおよび前記
サブパターンメモリの試験パターンの開始アドレスであ
るスタートアドレスが格納されているメインシーケンス
メモリを有し、前記メインシーケンスメモリから読み出
された命令コードが、前記メインパターンメモリのアド
レスを制御する命令であれば前記メインパターンメモリ
からメインの試験パターンを読み出して出力し、前記メ
インシーケンスメモリから読み出された命令コードが、
前記サブパターンメモリのアドレスを制御するＣＡＬＬ
命令であれば、前記サブパターンメモリからサブの試験
パターンを読み出して出力する試験パターン発生器にお
いて、 前記シーケンスメモリには前記サブパターンメ
モリに格納されている試験パターンの最終アドレスであ
るストップアドレスがさらに格納されており、 前記シーケンスメモリから出力されたスタートアドレス
をストア信号により保持し、以後マスタクロック信号に
より＋１インクリメント動作をするスタートアドレスポ
インタと、前記シーケンスメモリから出力されたストッ
プアドレスを前記ストア信号により保持するストップア
ドレスレジスタと、前記スタートアドレスポインタのア
ドレスを前記ストップアドレスレジスタに保持されてい
るストップアドレスと比較し、該ストップアドレスと一
致すると、一致信号を出力する一致検出回路を含むサブ
シーケンサー部と、 前記シーケンスメモリから読み出された命令が、前記メ
インパターンメモリのアドレスを制御する命令であれ
ば、前記メインパターンメモリのアドレスを出力するア
ドレスポンタのアドレスを制御し、そのアドレスポイン
タのアドレスによって読み出された前記メインパターン
メモリの出力を有効にし、ＣＡＬＬ命令であれば、前記
メインパターンメモリ側の各回路の動作クロックを停止
するとともに前記ストア信号を出力し、前記一致信号が
出力されると前記動作クロックの出力を再開する制御部
とを有することを特徴とする試験パターン発生器。 - 【請求項２】 前記メインパターンメモリ側の各回路
が、前記動作クロックにより前記シーケンスメモリから
命令コードを読み出すとともに、次に読み出すべき命令
コードのアドレスを出力するメインシーケンサー部と、
前記メインシーケンサー部に読み出された命令コード
と、前記シーケンスメモリのスタートアドレスとストッ
プアドレスを前記動作クロックによりシリアル信号に変
換するパラレル／シリアル変換部と、該パラレル／シリ
アル変換部でシリアル信号に変換された命令コードを前
記動作クロックによりラッチし、前記制御部に出力する
フリップフロップと、前記パラレル／シリアル変換部で
シリアル信号に変換された前記スタートアドレス、前記
ストップアドレスを前記動作クロックによりラッチし、
それぞれを前記スタートアドレスポインタ、前記ストッ
プアドレスレジスタに出力するフリップフロップであ
る、請求項１記載の試験パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8349547A JPH10153646A (ja) | 1996-09-30 | 1996-12-27 | 試験パターン発生器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-259272 | 1996-09-30 | ||
| JP25927296 | 1996-09-30 | ||
| JP8349547A JPH10153646A (ja) | 1996-09-30 | 1996-12-27 | 試験パターン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10153646A true JPH10153646A (ja) | 1998-06-09 |
Family
ID=26544044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349547A Withdrawn JPH10153646A (ja) | 1996-09-30 | 1996-12-27 | 試験パターン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10153646A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769083B1 (en) | 1998-11-10 | 2004-07-27 | Advantest Corporation | Test pattern generator, a testing device, and a method of generating a plurality of test patterns |
-
1996
- 1996-12-27 JP JP8349547A patent/JPH10153646A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6769083B1 (en) | 1998-11-10 | 2004-07-27 | Advantest Corporation | Test pattern generator, a testing device, and a method of generating a plurality of test patterns |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |