JP3337459B2 - 情報処理装置 - Google Patents
情報処理装置Info
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Description
スタティック型ランダム・アクセス・メモリ)を有する
情報処理装置に関するものである。より詳しくは、PS
RAMのデータ保持のためにリフレッシュを行う情報処
理装置に関するものである。
(DRAM)と同じ単純なメモリセルアレイ構造を有する
ことによる大容量、低価格という特長と、スタティック
型RAM(SRAM)と同じノンマルチプレックスアドレ
ス方式を採用したことによるインターフェースの容易さ
という特長を併せ持つメモリデバイスとして、近年急速
にその用途が増している。しかし、DRAMと同じメモ
リセルアレイ構造であるがゆえに、データを保持するた
めには、リフレッシュという操作を定期的(個々のメモ
リにより異なるが、数m秒〜数十m秒ごと)に行う必要が
ある。
ードとしては、大別して、オートリフレッシュモードと
セルフリフレッシュモードとの2種類がある。オートリ
フレッシュモードでは、CPU(中央演算処理装置)が
PSRAMをアクセスしていない期間を判断して、その
期間にクロックに基づいてPSRAMに対してリフレッ
シュを行う。一方、セルフリフレッシュモードでは、ク
ロックにかかわらずPSRAMが自らリフレッシュを行
う。したがって、クロック停止中でもリフレッシュが行
われる。
的には例えば図18に示すようなシステムで行われてい
る。CPU901からのシステムクロック動作、停止を
指示する制御信号S4,S5に応じて、発振制御部90
6は信号STPを生成する。この信号STPのH(高レ
ベル)またはL(低レベル)に応じて、CPUシステム
クロック発振部903が発振または発振停止する。発振
制御部906の出力とCPUシステムクロック発振部9
03の出力とがNOR回路991で合成されて、システ
ムクロックCG1が生成される。計時用クロック発振部
904では常時計時用クロックCG2が生成される。な
お、システムクロックCG1の周波数は計時用クロック
CG2の周波数に比して極めて高く設定されている。リ
フレッシュ制御部905は、CPU901からの制御信
号S1,S2に応じてそれぞれアドレスリフレッシュ、
オートリフレッシュを制御する。CPU901からの制
御信号S3と、CPU1からリフレッシュ制御部905
を経由してきたチップイネーブル信号CE#とがOR回
路992で合成されて、PSRAM2のCE#端子に入
力される。また、CPU901からの制御信号S3を遅
延回路907のCR時定数で定まる時間だけ遅延させた
信号と、CPU901からリフレッシュ制御部905を
経由してきたリフレッシュ信号RFSH#とがNOR回
路993で合成されて、PSRAMのRFSH#端子に
入力される。PSRAM902のCE#(#は反転を表
す。以下同様。)端子,RFSH#端子がそれぞれ一定
時間以上H,Lに保たれたとき、PSRAM902はセ
ルフリフレッシュモードに設定されるようになってい
る。
ステムでは、PSRAM902をセルフリフレッシュモ
ードに設定することなくCPUシステムクロック903
が何らかの原因で停止(異常停止)した場合、PSRA
M902に対するリフレッシュが行われない状態が一定
時間以上続き、この結果、PSRAM902の記憶内容
が失われるという問題がある。
ては、CPUシステムクロックが異常停止した場合であ
ってもPSRAMの記憶内容を保持することができるよ
うにすることである。
下してセルフリフレッシュモードになったとき、CPU
901が何らかの原因でPSRAM902をアクセスす
ることがある。このため、PSRAM902のデータが
破壊されてしまうという問題がある。
ては、電源線電圧が低下してセルフリフレッシュモード
になったときにその状態が検出でき、PSRAMのデー
タ破壊を確実に防止することができるようにすることで
ある。
来は図17に示すように、オートリフレッシュモードで
は、リフレッシュ専用の実行サイクルを設けて、その期
間中はPSRAMに対するアクセスが発生しないように
する手段がとられている。しかし、その場合、リフレッ
シュ専用の実行サイクル分だけ処理効率が低下して、プ
ログラム実行が遅くなるという問題がある。
記問題に対して処理効率を低下させることなく、PSR
AMのリフレッシュを適正に行うことができる情報処理
装置を提供することにある。
ために、本発明に係る情報処理装置は、リフレッシュす
るか否かをレベルの高低で表すリフレッシュ信号を受け
て、このリフレッシュ信号がアクティブレベルであると
きリフレッシュされるPSRAMと、前記PSRAMに
対する処理の実行サイクルを表す実行サイクル基準信号
と、前記PSRAMをアクセスするか否かをレベルの高
低で表すチップイネーブル信号とを出力するCPUと、
リセットされた後、前記PSRAMに対してリフレッシ
ュを行った回数を計数して、前記PSRAMを一通りリ
フレッシュするのに必要なリフレッシュ必要数を計数す
るまでの期間はリフレッシュを実行可能なことを表すリ
フレッシュ実行可能指示信号を出力する一方、前記リフ
レッシュ必要数を計数した時以降はリフレッシュを停止
することを表すリフレッシュ停止指示信号を出力するカ
ウンタと、前記カウンタがリセットされた時から計時を
開始して、前記PSRAMについて規定されているリフ
レッシュサイクルに応じた第1の設定期間を計時した
時、前記カウンタをリセットするための第1のリセット
信号を出力するタイマと、前記カウンタからリフレッシ
ュ実行可能指示信号を受け、かつ前記CPUから前記P
SRAMをアクセスしないこと表すレベルのチップイネ
ーブル信号を受けているとき、前記実行サイクル基準信
号に同期して、前記PSRAMに対して前記リフレッシ
ュ信号をアクティブレベルで出力する一方、前記カウン
タからリフレッシュ停止指示信号を受け、又は前記CP
Uから前記PSRAMをアクセスすること表すレベルの
チップイネーブル信号を受けているとき、前記PSRA
Mに対して前記リフレッシュ信号を非アクティブレベル
で出力するリフレッシュ制御部を備えたことを特徴とし
ている。
発明に係る情報処理装置は、前記リフレッシュ制御部
は、前記タイマが前記第1のリセット信号を出力した時
点で前記カウンタからリフレッシュ実行可能指示信号を
受けているとき、前記CPUに対して割込要求信号を出
力し、前記CPUは、前記割込要求信号を受けた時から
前記カウンタがリフレッシュ停止指示信号を出力するま
での間、前記PSRAMに対するアクセス以外の処理を
行う割込プログラムを実行して、前記チップイネーブル
信号を前記PSRAMをアクセスしないことを表すレベ
ルに保つ手段を有することを特徴としている。
明に係る情報処理装置は、前記タイマは、前記第1の設
定期間が経過した後計時を継続して、予め設定された第
2の設定期間を計時した時に、前記CPUの動作をリセ
ットするための第2のリセット信号を出力することを特
徴としている。
発明に係る情報処理装置は、前記第1の設定期間は、前
記PSRAMについて規定されているリフレッシュサイ
クルの1/2以下に設定されていることを特徴としてい
る。
発明に係る情報処理装置は、前記第2の設定期間は、前
記PSRAMを連続して一通りリフレッシュするのに必
要な時間を超える長さに設定されていることを特徴とし
ている。
うに動作する。
れる。リセットされた直後、カウンタはリフレッシュを
実行可能なことを表すリフレッシュ実行可能指示信号を
出力する。リフレッシュ制御部は、前記カウンタからリ
フレッシュ実行可能指示信号を受ける。ここで、さらに
CPUからPSRAMをアクセスしないことを表すレベ
ルのチップイネーブル信号を受けているとき、リフレッ
シュ制御部は、CPUからの実行サイクル基準信号に同
期して、前記PSRAMに対してリフレッシュ信号をア
クティブレベルで出力する。したがって、PSRAM
は、アクセスされていない実行サイクルで、前記実行サ
イクル基準信号に同期してリフレッシュされる。基本的
には、CPUの1実行サイクルの間に、PSRAMに対
するリフレッシュが1回行われる。
信号がPSRAMをアクセスすることを表すレベルであ
るとき、リフレッシュ制御部は、前記PSRAMに対し
て前記リフレッシュ信号を非アクティブレベルで出力す
る。したがって、PSRAMがアクセスされている実行
サイクルでは、リフレッシュは行われない。
リフレッシュを行った回数を計数して、前記PSRAM
を一通りリフレッシュするのに必要なリフレッシュ必要
数を計数するまでの期間はリフレッシュを実行可能なこ
とを表すリフレッシュ実行可能指示信号を出力する。し
たがって、CPUが出力するチップイネーブル信号のレ
ベルに応じて、前記実行サイクル基準信号に同期してリ
フレッシュが実行され、または禁止される。
数した時以降はリフレッシュを停止することを表すリフ
レッシュ停止指示信号を出力する。これに応じて、リフ
レッシュ制御部は、前記PSRAMに対して前記リフレ
ッシュ信号を非アクティブレベルで出力する。したがっ
て、この状態ではリフレッシュは行われない。
トされた時から計時を開始して、前記PSRAMについ
て規定されているリフレッシュサイクルに応じた第1の
設定期間を計時した時、前記カウンタをリセットするた
めの第1のリセット信号を出力する。この第1のリセッ
ト信号を受けて前記カウンタがリセットされる。したが
って、PSRAMに対する一通りのリフレッシュが終わ
った後、動作開始時の状態に戻って、再びPSRAMに
対するリフレッシュが行われる。
の実行サイクルに同期してリフレッシュが行われるの
で、処理効率が低下することはない。また、PSRAM
をアクセスする実行サイクルではリフレッシュを行わな
いので、PSRAMをアクセスする時、リフレッシュが
競合してデータを破壊するような不具合が起こらない。
また、リフレッシュ必要数を計数した時以降は、リセッ
トされるまでリフレッシュを行わないので、PSRAM
のデータ保持仕様に比して、過剰にリフレッシュを実行
することがない。したがって、消費電流の増加が抑制さ
れ、リフレッシュが適正に行われる。
RAMのリフレッシュサイクルが32m秒と規定されて
いるときは、その32m秒より短い時間に設定される。
アクセスされていない実行サイクルにおいてリフレッシ
ュを行なうため、PSRAMに対するアクセスが長時間
にわたり連続するプログラムが実行されるような場合、
第1の設定期間が経過した時点で、PSRAMに対する
リフレッシュが一通り完了していない事態も想定され
る。
め、本情報処理装置では、前記タイマが第1のリセット
信号を出力した時点で、前記カウンタからリフレッシュ
実行可能指示信号を受けているとき、リフレッシュ制御
部がCPUに対して割込要求信号を出力する。すなわ
ち、第1の設定期間が経過した時点で、PSRAMに対
するリフレッシュが一通り完了していないとき、CPU
に対して割込要求信号を出力する。
で、実行中のプログラムを中断し、代わりに前記PSR
AMに対するアクセス以外の処理を行う割込プログラム
を実行して、前記チップイネーブル信号を前記PSRA
Mをアクセスしないことを表すレベルに保つ。この結
果、リフレッシュ発生部は、前記カウンタからリフレッ
シュ実行可能指示信号を受け、かつ前記CPUからPS
RAMをアクセスしないこと表すレベルのチップイネー
ブル信号を受ける状態となる。したがって、リフレッシ
ュ制御部は、実行サイクル基準信号に同期して、PSR
AMに対してリフレッシュ信号をアクティブレベルで出
力する。この状態で、PSRAMが一通りリフレッシュ
される。
て、前記カウンタがリフレッシュ必要数を計数すると、
その時以降は前記カウンタはリフレッシュ停止指示信号
を出力する。リフレッシュ停止指示信号が出力される
と、このリフレッシュ停止指示信号に基づいて、CPU
は、中断した元のプログラムの実行を再開する。
設定期間が経過した時点で、PSRAMに対するリフレ
ッシュが一通り完了していないとき、元のプログラムを
一時中断し、前記PSRAMに対するアクセス以外の処
理を行う割込プログラムを実行してPSRAMに対する
リフレッシュを可能にするので、PSRAMのリフレッ
シュが不足なく適正に行われる。
て割込を行い、割込プログラムの実行を通してPSRA
Mに対するリフレッシュを可能にするというように、ソ
フトウェアを介した処理を行うので、万一ソフトウェア
処理が暴走したときのためのハードウェア的な対策を施
しておくことが望ましい。
間が経過した後計時を継続して、予め設定された第2の
設定期間を計時した時、前記CPUの動作をリセットす
るための第2のリセット信号を出力するものとする。こ
の第2のリセット信号が出力された時、CPUは、実行
しているプログラムの内容にかかわらずリセットされ
る。リセットされると、CPUは、例えばすべての動作
を初期化し、リセット後実行するように設定された初期
プログラムを実行する。これにより、暴走等の異常状態
を強制的に脱して、正常の動作に戻る。
走等の異常が発生したとき、CPUが強制的にリセット
され、正常の動作に戻るようになっている。したがっ
て、PSRAMに対するリフレッシュが適正に行われ
る。
AMについて規定されているリフレッシュサイクルの1
/2以下に設定されている場合、PSRAMに対するア
クセスがどのような条件になろうとも、メーカ規定の範
囲内でリフレッシュを行うことが可能となる。
では全くPSRAMに対するアクセスがなく、この第1
の設定期間の初期の段階で必要な回数のリフレッシュが
完了し、それに続く2回目の第1の設定期間ではPSR
AMに対するアクセスが休みなく連続し、この設定期間
経過後の割込処理によってはじめてリフレッシュがなさ
れるような状況になったとする。このような状況であっ
ても、一度リフレッシュが行われ、次に同一のメモリ領
域に対してリフレッシュが行われるまでの期間の長さ
は、最も長くても第1の設定期間の2倍の期間以下であ
る。したがって、第1の設定期間を、前記PSRAMに
ついて規定されているリフレッシュサイクルの1/2以
下に設定することによって、常にメーカ規定のリフレッ
シュサイクル内でリフレッシュが行われることになる。
この結果、PSRAMが記憶データを保持される。
AMを連続して一通りリフレッシュするのに必要な時間
を超える長さに設定されている場合、割込プログラムが
正常に実行された場合は第2のリセット信号は出力され
ず、ソフトウェア暴走等の異常が発生しときにのみ第2
のリセット信号が出力される。
込プログラムが正常に実行された場合、CPU1実行サ
イクルにつきPSRAMに対するリフレッシュが必ず1
回行われる。そのため、PSRAMを一通りリフレッシ
ュするための実行サイクル数は自ずから定まり、正常時
にはその実行サイクル数に相当する時間、つまり前記P
SRAMを連続して一通りリフレッシュするのに必要な
時間で必ずリフレッシュが一通り完了する(リフレッシ
ュ完了を受けて、カウンタ、タイマとも初期化され
る。)。ここで、前記第2の設定期間が、前記PSRA
Mを連続して一通りリフレッシュするのに必要な時間を
超える長さに設定されていれば、正常時にはタイマは第
2の設定期間を計時することはなく、第2のリセット信
号を出力することもない。もしタイマがそのように定め
られた第2の設定期間を計時したときは、それは割込プ
ログラムが何らかの要因で正常に実行されておらず、ソ
フトウェア暴走等の異常が発生したことを示唆する。し
たがって、異常が発生したときのみ、タイマは第2のリ
セット信号を出力する。この第2のリセット信号によっ
てCPUがリセットされ、異常状態を脱して、正常動作
に戻る。したがって、PSRAMのデータ保持に必要な
リフレッシュが、適正に行われる。
に関して実施例を用いて詳細に説明する。
報処理装置を説明する上で参考となる情報処理装置の一
構成を示している。
AM2と、発振制御部6と、発振制御部6による設定に
応じて発振または発振停止するCPUシステムクロック
発振部3と、常時発振状態にある計時用クロック発振部
4と、アドレスリフレッシュまたはオートリフレッシュ
の設定を行うリフレッシュ制御部5と、CRからなる遅
延回路部7と、セルフリフレッシュ設定部8を備えてい
る。91,93はNOR回路(否定論理和)、92はO
R回路(論理和)である。NOR回路93とOR回路9
2とは論理回路部を構成している。CPU1は、読み出
し又は書き込み時にデータD0〜D7を入出力するとと
もに、読み出し又は書き込みを行うことを表す読み出し
/書き込み制御信号R/W#、上位アドレスA9〜A1
8、下位アドレスA0〜A8、リフレッシュを行うか否
かを表すリフレッシュ信号RFSH#、PSRAMをア
クセスするか否かを表すチップイネーブル信号CE#お
よびリフレッシュ動作のための制御信号S1〜S3、ク
ロック制御信号S4,S5を出力する。PSRAM2
は、チップイネーブル信号を受けるCE#端子と、リフ
レッシュ信号を受けるRFSH#端子と、下位アドレス
を受けるA0〜A8端子と、上位アドレスを受けるA9
〜A18端子と、読み出し/書き込み制御信号を受ける
R/W#端子と、データを入出力するD0〜D7端子を
有している。
ップフロップ(D−F/F)81と、インバータ82
と、AND回路(論理積)83と、OR回路(論理和)
84からなっている。計時用クロックCG2はインバー
タで反転され、D−F/F81のQ出力とともにAND
回路83に入力される。AND回路83の出力とCPU
1からの信号S3とはOR回路84で合成されて、セル
フリフレッシュ設定部8の出力S6として取り出され
る。このセルフリフレッシュ設定部8の出力S6と、C
PU1からリフレッシュ制御部5を経由してきたチップ
イネーブル信号CE#とがOR回路92で合成されて、
PSRAM2のCE#端子に入力される。また、セルフ
リフレッシュ設定部8の出力S6を遅延回路7のCR時
定数で定まる時間だけ遅延させた信号と、CPU1から
リフレッシュ制御部5を経由してきたリフレッシュ信号
RFSH#とがNOR回路93で合成されて、PSRA
MのRFSH#端子に入力される。PSRAM2のCE
#端子,RFSH#端子がそれぞれ一定時間以上H,Lに
保たれたとき、PSRAM2はセルフリフレッシュモー
ドに設定されるようになっている。
止を指示する信号S4,S5に応じて発振制御部6は信
号STPを生成する。この信号STPのH,Lに応じて
CPUシステムクロック発振部3が発振または発振停止
する。発振制御部6の出力STPと、CPUシステムク
ロック発振部3の出力とがNOR回路91で合成され
て、システムクロックCG1が生成される。計時用クロ
ック発振部4では常時計時用クロックCG2が生成され
る。なお、システムクロックCG1の周波数はシステム
クロックCG2の周波数よりも極めて高く設定されてい
る。リフレッシュ制御部5は、CPU1からの制御信号
S1,S2に応じてそれぞれアドレスリフレッシュ、オ
ートリフレッシュを制御する。
部3が発振しているときは、システムクロックCG1が
定期的にセルフリフレッシュ設定部8のD−F/F81
をリセットすることから、セルフリフレッシュ設定部8
の出力S6は、CPU1からの制御信号S3がHになら
ない限り、Lのままである。一方、システムクロック発
振部3が停止したときは、セルフリフレッシュ設定部8
のD−F/F81は計時用クロックCG2を得ているの
で、制御信号S3のH/Lにかかわらず、セルフリフレ
ッシュ設定部8の出力S6はシステムクロック発振部3
が停止した時から一定時間経過後にHになる。セルフリ
フレッシュ設定部8の出力S6がHになった後、まずC
E#がHになり、遅延回路7のCR時定数で定まる時間
経過後にRFSH#がLになる。PSRAM2のCE#
端子がH、RFSH#端子がLに保たれ、一定時間経過
後にPSRAM2はセルフリフレッシュモードに設定さ
れる。
Uシステムクロック発振部3が停止したとき、一定時間
経過後にPSRAM2をセルフリフレッシュモードに設
定することができる。したがって、CPUシステムクロ
ック発振部3が異常停止した場合であっても、PSRA
M2の記憶内容を保持することができる。
報処理装置を説明する上で参考となる別(第2)の情報
処理装置の一構成を示している。
SRAM102と、電源(電池等)104および電圧検
出器105からなるメモリ制御回路103を備えてい
る。
は、電源104から供給される電源線電圧Vccが基準値
以上であれば出力信号VoutとしてHを出力する一方、
電源線電圧Vccが基準値未満であれば出力Voutとして
Lを出力するようになっている。
にデータD0〜D7を入出力するとともに、アドレスA
0〜A18、読み出し又は書き込みを行うことを表す読
み出し/書き込み制御信号R/W#、リフレッシュを行
うか否かを表すリフレッシュ信号RFSH#、PSRA
Mをアクセスするか否かを表すチップイネーブル信号C
ERAM#を出力する。また、CPU101は、電源1
04に接続されたVcc端子およびGND端子と、上記電
圧検出器105の出力Voutを受けるVin端子を有して
いる。
と、Vinレジスタ112と、クロックカウンタ113と
が設けられている。CEレジスタ111の値は、読み出
し動作や書き込み動作、リフレッシュ動作等の動作状態
に応じて設定される。CEレジスタ111の設定値が1
であるときは、CPU1はチップイネーブル信号CER
AM#をHにして、PSRAM2に対するアクセスを禁
止する。また、Vinレジスタ112の値は、電圧検出器
105の出力Voutに応じて設定される。Vinレジスタ
112の設定値が1であるときは、CPU1はリフレッ
シュ信号RFSH#をLにして、PSRAM102をセ
ルフリフレッシュモードに設定する。Vinレジスタ11
2の設定値が0であるときは、読み出し動作や書き込み
動作、リフレッシュ動作等の種々の動作が正常に行われ
る。クロックカウンタ113はリフレッシュモード設定
時からの経過時間をカウントするようになっている。
号を受けるCE#端子と、リフレッシュ信号を受けるR
FSH#端子と、読み出し/書き込み制御信号を受ける
R/W#端子と、アドレスを受けるA0〜A18端子
と、データを入出力するD0〜D7端子と、電源104
に接続されたVcc端子およびGND端子を有している。
によって、図5に示すフローにしたがって実行される。
圧Vccが基準値以上であるかどうかを判定する(S10
1)。電源線電圧Vccが基準値以上であり、この結果、
図3に示した電圧検出器105の出力VoutがHとなっ
ている場合、CPU1内のVinレジスタ112は0に設
定される。この状態では、図4中のA線よりも左側部分
に示すように、読み出し動作や書き込み動作、リフレッ
シュ動作等の種々の動作が行われる。
り、この結果、電圧検出器105の出力VoutがLとな
っている場合(S102)、CPU1はCEレジスタ1
11の値を1に設定する(S103)。CEレジスタ11
1の設定値が1になると、CPU1はチップイネーブル
信号CERAM#をHにする(S104)。これにより、
図4中のA線〜B線の部分に示すように、PSRAM2
に対するアクセスは禁止される。続いて、CPU1はV
inレジスタ112の値を1に設定し(S105)、直ちに
クロックカウンタ113でカウントを開始する(S10
6)。Vinレジスタ112の設定値が1になると、CP
U1はリフレッシュ信号RFSH#をLにする(S10
7)。これにより、PSRAM102はセルフリフレッ
シュモードに設定される。クロックカウンタ107のカ
ウントが予め設定された時間tになるまでは、CPU1
01はリフレッシュ信号RFSH#をLのままに保持す
る(S108)。時間t経過後、Vinレジスタ112の
設定値が1のままであれば、ステップS101に戻っ
て、S101〜S108の一連の動作を繰り返す。
検出器105で電源線電圧Vccの高低を検出して、電源
線電圧が基準値よりも低いときPSRAMに対するアク
セスを禁止し、しかる後にセルフリフレッシュモードに
設定するので、PSRAMのデータが破壊されるのを確
実に防止することができる。
る実施例を詳細に説明する。
1の実施例での情報処理装置の構成を示している。
SRAM202と、メモリ制御回路203を備えてい
る。メモリ制御回路203は、システムの基本をなすC
PU201、PSRAM202の周辺回路として位置付
けられ、リフレッシュ信号発生部206と、カウンタ2
04と、タイマ205からなっている。
ステムクロックSCLKと、実行サイクル基準信号MR
EQ#と、PSRAMをアクセスするか否かを表すチッ
プイネーブル信号CERAM#と、読み出し又は書き込
みを実行することを表す読み出し/書き込み制御信号R
/W#と、アドレス信号A0〜A18を出力するととも
に、データ信号D0〜D7を入出力する。チップイネー
ブル信号CERAM#は、レベルがLのときPSRAM
202をアクセスすることを表す一方、レベルがHのと
きPSRAMをアクセスしないことを表す。
テムクロックSCLKを受けて、このシステムクロック
SCLKを直接カウントして計時を行い、タイマ205
自身及びカウンタ204の計数値を初期化(リセット)
するためのリセット信号RST#を出力する。このリセ
ット信号RST#はタイマ205自身及びカウンタ20
4に入力される。詳しくは、タイマ205は、予め設定
された第1の設定期間(この例では14m秒)を計時し
た時点で、信号RST#を一時的にアクティブ(L)にす
る。信号RST#がアクティブになると、カウンタ20
4は初期化されて0に戻り、またタイマ205自身も初
期化される。なお、14m秒は、発振周波数3MHzの
システムクロックSCLKを42000回数える時間に
相当する。
は停止させることを指示するリフレッシュ実施可能/停
止指示信号ENRFSHを、リフレッシュ信号発生部2
06へ出力する。図9に示すように、カウンタ204
は、タイマー205からのリセット信号RST#によっ
てリセットされた時点で、リフレッシュ実施可能/停止
指示信号ENRFSHをH(実施可能指示)とする。ま
た、カウンタ204は、リフレッシュ信号発生部206
(図6)が出力するカウントクロックCCLKを受け
て、そのパルス数をカウントアップする。そして、カウ
ンタ204の値がリフレッシュ必要数2048(後述)
に達した時以降、カウンタ204は、リフレッシュ実施
可能/停止指示信号ENRFSHをL(停止指示)とす
る。
201が出力するシステムクロックSCLKと、実行サ
イクル基準信号MREQ#とを基準として動作し、PS
RAM202をリフレッシュするか否かを表すリフレッ
シュ信号RFSH#を作成してPSRAM202へ出力
する。カウンタ204が出力するリフレッシュ実施可能
/停止指示信号ENRFSHがH(実施可能指示)であ
り、かつCPU201からのチップイネーブル信号CE
RAM#がHである場合、リフレッシュ信号発生部20
6は、リフレッシュ信号RFSH#をL(アクティブレ
ベル)とする。また、リフレッシュを1回行う毎にリフ
レッシュ回数カウントクロックCCLKとして半サイク
ルのHパルスを出力する。一方、リフレッシュ実施可能
/停止指示信号ENRFSHがL(停止指示)、または
CPU201からのチップイネーブル信号CERAM#
がLである場合、リフレッシュ信号発生部206は、P
SRAM202に対するリフレッシュ動作を一切停止す
る。すなわち、リフレッシュ信号RFSH#をH(非ア
クティブレベル)のまま維持する。
チップイネーブル信号CERAM#を受けるCE#端子
と、読み出し/書き込み制御信号を受けるR/W#端子
と、アドレス信号を受けるアドレス入力端子A0〜A1
8を有するとともに、データ信号を入出力するためのデ
ータ入出力端子D0〜D7を有している。さらに、リフ
レッシュ信号発生部206からのリフレッシュ信号を受
けるRFSH#端子とを有している。PSRAM202
は、2048回/32m秒のリフレッシュ規定に適合し
ているものとする。したがって、格納データすべてのリ
フレッシュを一通り行うためには2048回のリフレッ
シュが必要である。
ローに従って行われる。
PU201の1実行サイクルはシステムクロックSCL
K2周期により成り立っており、このことは実行サイク
ルがCPUの内部処理サイクルでも、RAMやRAM以
外の外部デバイスをアクセスするサイクル(外部デバイ
スアクセスサイクル)でも変わらない。外部デバイスア
クセスサイクルでは、実行サイクル基準信号MREQ#
が1実行サイクルのうちの後半にあたるシステムクロッ
クSCLK1周期分の時間だけアクティブ(L)となる。
従って、リフレッシュ信号発生部206は、この基準信
号MREQ#とシステムクロックSCLKとから、CP
U実行サイクルの区切りとなるタイミング(図7中に縦
の破線で示す)を得ることができる。
を初期化する(S201)。カウンタ204は、タイマ
ー205からのリセット信号RST#によって初期化さ
れた時点で、リフレッシュ実施可能/停止指示信号EN
RFSHをH(実施可能指示)とする。これにより、リ
フレッシュ信号発生部206では、リフレッシュ信号R
FSH#をL(アクティブレベル)とするための条件の
1つが満たされる。したがって、PSRAM202をリ
フレッシュ可能なモードになる(S202)。
未満の場合(S203)、PSRAMをリフレッシュ可
能なモードであり(S204)、かつRAMのアクセス
を行う実行サイクル(読み出しサイクル)以外のサイク
ルであれば(S205)、リフレッシュ発生部206は
リフレッシュ信号RFSH#をアクティブレベルとして
PSRAM202のリフレッシュを実行する(S20
6)。すなわち、リフレッシュ実施可能/停止指示信号
ENRFSHがHであり、かつチップイネーブル信号C
ERAM#がHであれば、リフレッシュ発生部206は
リフレッシュ信号RFSH#をLとしてPSRAM20
2をリフレッシュする。詳しくは、図7に示すように、
リフレッシュ信号発生部206は、CPU実行サイクル
の区切りのタイミング(破線で示す)をはさむシステム
クロックSCLK1周期分の期間をPSRAM202の
リフレッシュに当てて、その期間中リフレッシュ信号R
FSH#をアクティブ(L)としてPSRAM202のリ
フレッシュを行う(S206)。
アクセスを行う実行サイクル(読み出しサイクル)にお
いては、ステップS205でのリフレッシュが禁止され
る(S203へ戻る。ステップS204の条件が満たさ
れない場合も同様。)。これは、RAM読み出しサイク
ルの後半に当たるシステムクロックSCLK1周期分の
期間は、CPU201がチップイネーブル信号CERA
M#をアクティブ(L)とするからであり、その期間及び
それに続くシステムクロックSCLK1周期分の期間に
ついては、リフレッシュ信号発生部206がリフレッシ
ュ信号RFSH#をHに維持するからである。なお、チ
ップイネーブル信号CERAM#がアクティブ(L)とな
る直前については、チップイネーブル信号CERAM#
に基づくコントロールができないことから、リフレッシ
ュ信号RFSH#をアクティブ(L)にするタイミング
を遅らせて、リフレッシュの直後の実行サイクルの区切
りでアクティブ(L)となるようにしている。これによ
り、リフレッシュの直後にはPSRAMアクセスが発生
しないようにしている。
ュ信号発生部206はリフレッシュ回数カウントクロッ
クCCLKとして半サイクルのHパルスを出力する。カ
ウンタ204はこのカウントクロックCCLKをカウン
トアップする。
納データすべてのリフレッシュを一通り行うためには2
048回のリフレッシュが必要であることから、カウン
タ204の値がリフレッシュ必要数2048に達してい
ないときは(S208)、ステップS203に戻ってス
テップS203〜S207の処理を繰り返す。
の値がリフレッシュ必要数2048回に達したとき、カ
ウンタ204は、リフレッシュ実施可能/停止指示信号
ENRFSHをL(停止指示)として、PSRAM20
2のリフレッシュを禁止する(S209)。リフレッシ
ュ信号発生部206は、ステップS204でリフレッシ
ュ実施可能/停止指示信号ENRFSHがL(停止指
示)となった時以降、PSRAM202に対するリフレ
ッシュ動作を一切停止する。すなわち、図8に示すよう
に、PSRAM202リフレッシュ信号RFSH#をH
のまま維持する。リフレッシュが行われないことから、
リフレッシュ信号発生部206からカウントクロックC
CLKのパルスは出力されず、したがって、カウンタ2
04のカウントアップも行われない。
2m秒のリフレッシュ規定に適合するものとしているの
で、カウンタ204の値がリフレッシュ必要数2048
に達してリフレッシュを一時停止させた後、リフレッシ
ュを再開させる制御が必要となる。
が禁止された後(S209)、ステップS203に戻
る。そして、タイマー205の計時が14m秒になれ
ば、タイマー205がリセット信号RST#を一時的に
アクティブ(L)にして、タイマー205およびカウン
タ204を初期化する。これにより、ステップS201
〜S209の処理を繰り返して、PSRAM202に対
して必要なリフレッシュを実行する。
ッシュ専用の実行サイクルを設けることなく、RAMの
アクセスを行う実行サイクル(読み出しサイクル)以外
のサイクルで、実行サイクル基準信号MREQ#に同期
してリフレッシュを行っている。したがって、CPU処
理効率を低下させることなく、PSRAMのリフレッシ
ュを行うことができる。また、PSRAM202をアク
セスする時、リフレッシュが競合してデータを破壊する
ような不具合が起こらず、適正にリフレッシュを行うこ
とができる。また、リフレッシュ必要数を計数した時以
降は、リセットされるまでリフレッシュを行わないの
で、PSRAMのデータ保持仕様に比して、過剰にリフ
レッシュを実行することがない。したがって、消費電流
の増加を抑制することができる。
第2の実施例での情報処理装置の構成を示している。
情報処理装置を変形したものであり、CPU301と、
PSRAM302と、メモリ制御回路303を備えてい
る。メモリ制御回路303は、システムの基本をなすC
PU301、PSRAM302の周辺回路として位置付
けられ、リフレッシュ信号発生部306と、カウンタ3
04と、タイマ305からなっている。なお、図11に
おいて、前記図6と対応する構成要素の符号は100だ
け増加されている。
タイマ305及びカウンタ304の計数値を初期化する
信号RST#が、タイマ305から直接出力されるので
はなく、リフレッシュ信号発生部306によって作成さ
れ、タイマ305及びカウンタ304に入力される点で
ある。タイマ305からは、予め設定した第1の設定期
間(この例では14m秒)を計時したことを通知する第
1のリセット信号T1が出力される。リフレッシュ信号
発生部306は、タイマ305からの信号T1を受ける
と直ちにリセット信号RST#を出力するようになって
いる。
カウンタ304からのリフレッシュ実施可能/停止指示
信号ENRFSHのレベル(H又はL)を反映した値を
持つレジスタ307を内蔵している。レジスタ307の
値は、実施可能/停止指示信号ENRFSHがH(実施
可能指示)のときは“1”、実施可能/停止指示信号E
NRFSHがL(停止指示)のときは“0”に設定され
るようになっている。リフレッシュ発生部306は、こ
のレジスタ307の設定値の読み出しのために、CPU
301から読み出し/書き込み制御信号を受けるR/W
#端子と、アドレス信号を受けるアドレス端子A0〜A
18と、データ入出力端子D0〜D7を有している。ま
た、リフレッシュ信号発生部306は、タイマ305か
ら信号T1を受けた時点で、カウンタ304からのリフ
レッシュ実施可能/停止指示信号ENRFSH#がH
(実施可能指示)であるとき、割込プログラムを実行す
ることを要求する割込要求信号INTをCPU301へ
出力することができる。
号発生部306から割込要求信号INTを受けた時点
で、実行中のプログラムを一時中断し、代わりにPSR
AM302のアクセス以外の処理を行う割込プログラム
を実行するようになっている。
ローに従って行われる。
作は、前記第1の実施例のステップS201〜S209
の動作と同じである。前記第1の実施例と異なるのは、
ステップS303でタイマ305が第1の設定期間(1
4m秒)を計時したとき、直ちにタイマ305及びカウ
ンタ304を初期化(リセット)するのではなく、次に
述べるステップS310〜S315の処理を行う点にあ
る。
秒を計時したとき、図12に示すように、タイマ305
は信号T1を一時的にアクティブ(L)とする。ここで、
カウンタ304の値が既に2048に達しているとき
(S310)、カウンタ304はリフレッシュ実施可能
/停止指示信号ENRFSHをL(停止指示)とするの
で、リフレッシュ信号発生部306はリセット信号RS
T#を一時的にアクティブ(L)とし、ステップS301
に戻ってタイマ305及びカウンタ304を初期化す
る。なお、この動作は、PSRAM302から見ると、
前記第1の実施例の場合と何ら変わらない。
の値が2048に達していないとき、カウンタ304は
リフレッシュ実施可能/停止指示信号ENRFSHをH
(実施可能指示)とするので、リフレッシュ信号発生部3
06はリセット信号RST#を非アクティブ(H)のまま
維持し、タイマ305及びカウンタ304に対する初期
化は行わない。その代わりに、割込要求信号INTをア
クティブ(H)として、CPU301に対して割込要求を
行う(S311)。
6から割込要求があった時点で、実行中のプログラムを
一時中断し、次のプログラムを実行する(S312)。
ブ(H)となったとき、CPU301は、リフレッシュ
信号発生部306の中に設けられたレジスタ307の設
定値を読み出す。このとき、リフレッシュ実施可能/停
止指示信号ENRFSHがHであるから、レジスタ30
7の設定値は“1”となっている。
07用に割り当てられた固有のアドレスを指定し、同時
に読み出し/書き込み制御信号R/W#を読み出しモー
ドに設定する。リフレッシュ信号発生部306は、入力
アドレスをデコードし、それがレジスタ307に固有の
アドレス値と一致し、かつ読み出し/書き込み制御信号
R/W#が読み出しモードであるならば、データ入出力
端子D0〜D7にレジスタ307の設定値を出力する。
これにより、CPU301はレジスタ307の値“1”
を得る。
う動作に、少なくとも1実行サイクルが費やされ、しか
もその実行サイクルにおいてはPSRAMに対するアク
セスはないことから(S312)、チップイネーブル信
号CERAM#はHに保たれる。したがって、その間に
リフレッシュ信号発生部306はPSRAM302に対
して1回リフレッシュを行い(S313)、カウンタ3
04の値を1つカウントアップする(S314)。カウ
ンタ304の値が2048であり(S315)、したが
ってリフレッシュ実施可能/停止指示信号ENRFSH
がH、CPU301が読み出すレジスタ307の値が
“1”である間は、この一連の処理(S312〜S31
5)を繰り返す。
ッシュが完了し、カウンタ304の値が2048に達し
たとき(S315)、リフレッシュ実施可能/停止指示
信号ENRFSHがLとなり、レジスタ307の値も
“0”に変わる。CPU301は、レジスタ307の設
定値を読み出して“0”を得たとき、割込プログラムの
実行を終え、割込発生以前に実行していた一次中断状態
のプログラムを再開する。その一方、リフレッシュ信号
発生部306は、CPU301がレジスタ307の値
“0”を読み出すための時間、すなわち1実行サイクル
(システムクロックSCLK2周期分)だけ待って、タイ
マ305及びカウンタ304の計数値を初期化する信号
RST#をアクティブ(L)として、タイマ305及びカ
ウンタ304をリセットする(S301)。この後、ス
テップS301以降の処理を繰り返して、PSRAM3
02に対して必要なリフレッシュを実行する。
ッシュ専用の実行サイクルを設けることなく、RAMの
アクセスを行う実行サイクル(読み出しサイクル)以外
のサイクルで、実行サイクル基準信号MREQ#に同期
してリフレッシュを行っている。したがって、CPU処
理効率を低下させることなく、PSRAMのリフレッシ
ュを行うことができる。
は14m秒)を、PSRAM302のリフレッシュ規定
の1/2以下の時間とすれば、PSRAM302に対す
るアクセスがどのような条件になろうとも、その規定の
範囲内でリフレッシュを行うことができる。すなわち、
リフレッシュサイクルが2048回/32m秒と規定さ
れたPSRAM302を制御する場合、タイマ305の
設定期間を16m秒より短い時間に設定すれば良い。
テムクロックSCLKを42000回数えた段階で、第
1の設定期間14m秒を計時したことを通知する信号T
1をアクティブ(L)にする。このようにすれば、仮に1
回目の14m秒では全くPSRAM302に対するアク
セスがなく、この設定期間の初期の段階で2048回リ
フレッシュが完了し、それに続く2回目の14m秒の期
間ではPSRAM302に対するアクセスが休みなく連
続し、この2回目の14m秒経過後の割込処理によって
はじめてリフレッシュがなされるような状況になったと
しても、一度リフレッシュが行われ、次に同一のメモリ
領域に対しリフレッシュが行われるまでの期間の長さ
は、最も長くても14m秒の2倍の28m秒以下の期間と
なり、メーカ規定である32m秒以内に必ず収まる。し
たがって、PSRAMについて規定されたリフレッシュ
サイクル内でリフレッシュが行われることが保証され
る。この結果、PSRAMの記憶データを確実に保持す
ることができる。
の設定期間14m秒が経過した時点で、PSRAM30
2に対するリフレッシュが一通り完了していないとき、
元のプログラムを一時中断し、PSRAM302に対す
るアクセス以外の処理を行う割込プログラムを実行して
PSRAM302に対するリフレッシュを可能にするの
で、PSRAM302のリフレッシュを不足なく適正に
行うことができる。
第3の実施例での情報処理装置の構成を示している。
情報処理装置をさらに変形したものであり、CPU40
1と、PSRAM402と、メモリ制御回路403を備
えている。メモリ制御回路403は、システムの基本を
なすCPU401、PSRAM402の周辺回路として
位置付けられ、リフレッシュ信号発生部406と、カウ
ンタ404と、タイマ405からなっている。図14に
おいて、前記図11と対応する構成要素の符号はさらに
100だけ増加されている。
05から、第1の設定期間(この例では14m秒)を計
時したことを通知する第1のリセット信号T1が出力さ
れるとともに、第2の設定期間(この例では18m秒)
を計時したことを通知する第2のリセット信号T2が出
力される点である。リフレッシュ信号発生部406は、
タイマ405から信号T2を受けると、直ちにCPU4
01へリセット信号RESETを出力するようになって
いる。また、CPU401は、リフレッシュ信号発生部
406からリセット信号RESETを受けると、直ちに
予め設定された初期プログラムに移行する。この初期プ
ログラムには回路状態に関係なく実行可能な命令群が記
述されている。CPU401は、初期プログラムに移行
すると、すべての回路状態を初期化してソフトウェア暴
走状態から脱することができる。
ローに従って行われる。
S415の動作は、それぞれ前記第2の実施例のステッ
プS301〜S311,S312〜314の動作と同じ
である。前記第2の実施例と異なるのは、ステップS3
11でリフレッシュ発生部406がCPU401に対し
て割込要求をした後、何らかの異常によって割込プログ
ラムが正しく実行されず、割込プログラムに基づく必要
回数のリフレッシュが行われない場合に、次に述べるス
テップS412,S417の処理、すなわちCPU40
1を初期プログラムへ移行させる処理を行う点にある。
時点(S411)までプログラムが正常に実行されてい
れば、CPU401は、リフレッシュ信号発生部406
から割込要求があった時点で実行中のプログラムを一時
中断し、割込要求発生時に実行することが予め定められ
ている割込プログラムを実行し、PSRAM402に対
して必要なリフレッシュを実行する。しかし、割込要求
時点で、ソフトウェアのバグ等何らかの要因で、割込プ
ログラムにおいて前提となるべき回路条件等が崩れてい
る場合には、割込プログラムを正しく実行することがで
きず、いわゆるソフトウェア暴走状態に陥る恐れがあ
る。最悪のケースではPSRAM402に対するリフレ
ッシュが全くなされないまま放置される危険がある。そ
こで、このようなケースに対応するため、タイマ405
が第1の設定期間を計時して信号T1がアクティブ(L)
となった後も、タイマ405において計時を継続する。
そして、図15に示すように、タイマ405は、信号T
1がアクティブとなった後、第2の設定期間(18m
秒)を計時したとき(S412)、信号T2をアクティ
ブ(L)とする。
うな根拠に基づいて定められている。もし、ソフトウェ
ア暴走などがなく、割込要求に基づく割込プログラムが
正常に実行されているならば、既に述べたように、CP
Uの1実行サイクルにつき1回PSRAM402に対す
るリフレッシュが行われる。このとき、PSRAM40
2に対するリフレッシュを最大2048回行えば、割込
プログラムの実行が終了して、タイマ405及びカウン
タ404が初期化される。割込プログラムの実行に要す
る時間は、実行サイクルの2048倍であり、システム
クロックSCLKの4096周期に相当する(この例で
は1実行サイクルがシステムクロックSCLKの2周期
分に相当する)。割込プログラムが正常に実行されてい
るならば、信号T1がアクティブとなった後、タイマ4
05がシステムクロックSCLKを最大4096回数え
るまでに、必ずPSRAM402のリフレッシュが完了
する。そこで、信号T1がアクティブとなった後、タイ
マ405がシステムクロックSCLKを4096回分、
この例では5000回分(18m秒)を計時したとき、
信号T2がアクティブとなるように定められる。システ
ムの動作が正常である限り、信号T2がアクティブとな
ることはない。逆に、信号T2がアクティブとなった場
合は、システムがソフトウェア暴走などの非正常状態に
陥っているとみなすことができる。
シュ信号発生部406は直ちにリセット信号RESET
をアクティブ(H)として、CPU401をリセットする
(ステップS417)。CPU401はリセットされた
後、予め設定された初期プログラムを実行する。この初
期プログラムには回路状態に関係なく実行可能な命令群
が記述されており、CPU401はすべての回路状態を
初期化してソフトウェア暴走状態から脱する。したがっ
て、PSRAM402に対するリフレッシュに関する動
作を正常状態に戻すことができる。
の異常によって割込プログラムが正しく実行されない場
合に、タイマ405によって第2の設定期間を計時する
ことによって、CPU401を初期プログラムへ移行さ
せて、正常動作に戻すことができる。したがって、PS
RAM402のデータ保持に必要なリフレッシュを、適
正に行うことができる。
る情報処理装置では、以下のような効果が得られる。
アクセスする実行サイクル以外の実行サイクルで、CP
Uの実行サイクルに同期してリフレッシュを行うので、
処理効率を低下させることなく、リフレッシュを実行す
ることができる。また、PSRAMをアクセスする時、
リフレッシュが競合してデータを破壊するような不具合
が起こらず、適正にリフレッシュを行うことができる。
また、リフレッシュ必要数を計数した時以降は、リセッ
トされるまでリフレッシュを行わないので、PSRAM
のデータ保持仕様に比して、過剰にリフレッシュを実行
することがない。したがって、消費電流の増加を抑制す
ることができる。
で、PSRAMに対するリフレッシュが一通り完了して
いないとき、元のプログラムを一時中断し、PSRAM
に対するアクセス以外の処理を行う割込プログラムを実
行してPSRAMに対するリフレッシュを可能にするの
で、PSRAMのリフレッシュを不足なく適正に行うこ
とができる。
生したとき、タイマが出力する第2のリセット信号によ
ってCPUが強制的にリセットされ、正常の動作に戻る
ようになっている場合、PSRAMに対するリフレッシ
ュを適正に行うことができる。
いて規定されているリフレッシュサイクルの1/2以下
に設定されている場合、PSRAMに対するアクセスが
どのような条件になろうとも、メーカ規定の範囲内でリ
フレッシュを行うことができる。
続して一通りリフレッシュするのに必要な時間を超える
長さに設定されている場合、割込プログラムが正常に実
行された場合は第2のリセット信号は出力されず、ソフ
トウエア暴走等の異常が発生したときにのみ第2のリセ
ット信号が出力される。したがって、異常が発生したと
きのみ、この第2のリセット信号によってCPUがリセ
ットされ、異常状態を脱して、正常動作に戻ることがで
きる。したがって、PSRAMのデータ保持に必要なリ
フレッシュを、適正に行うことができる。
となる情報処理装置の一構成を示す図である。
る。
となる別(第2)の情報処理装置の一構成を示す図であ
る。
る。
ーチャートを示す図である。
構成を示す図である。
る。
る。
る。
ローチャートを示す図である。
の構成を示す図である。
ある。
フローチャートを示す図である。
の構成を示す図である。
ある。
図である。
ートである。
Claims (5)
- 【請求項1】 リフレッシュするか否かをレベルの高低
で表すリフレッシュ信号を受けて、このリフレッシュ信
号がリフレッシュをすることを表すレベル(以下「アク
ティブレベル」という。)であるときリフレッシュされ
るPSRAMと、 上記PSRAMに対する処理の実行サイクルを表す実行
サイクル基準信号と、上記PSRAMをアクセスするか
否かをレベルの高低で表すチップイネーブル信号とを出
力するCPUと、 リセットされた後、上記PSRAMに対してリフレッシ
ュを行った回数を計数して、上記PSRAMを一通りリ
フレッシュするのに必要なリフレッシュ必要数を計数す
るまでの期間はリフレッシュを実行可能なことを表すリ
フレッシュ実行可能指示信号を出力する一方、上記リフ
レッシュ必要数を計数した時以降はリフレッシュを停止
することを表すリフレッシュ停止指示信号を出力するカ
ウンタと、 上記カウンタがリセットされた時から計時を開始して、
上記PSRAMについて規定されているリフレッシュサ
イクルに応じた第1の設定期間を計時した時、上記カウ
ンタをリセットするための第1のリセット信号を出力す
るタイマと、 上記カウンタからリフレッシュ実行可能指示信号を受
け、かつ上記CPUから上記PSRAMをアクセスしな
いこと表すレベルのチップイネーブル信号を受けている
とき、上記実行サイクル基準信号に同期して、上記PS
RAMに対して上記リフレッシュ信号をアクティブレベ
ルで出力する一方、上記カウンタからリフレッシュ停止
指示信号を受け、又は上記CPUから上記PSRAMを
アクセスすること表すレベルのチップイネーブル信号を
受けているとき、上記PSRAMに対して上記リフレッ
シュ信号をリフレッシュしないことを表すレベル(以下
「非アクティブレベル」という。)で出力するリフレッ
シュ制御部を備えたことを特徴とする情報処理装置。 - 【請求項2】 前記リフレッシュ制御部は、前記タイマ
が前記第1のリセット信号を出力した時点で前記カウン
タからリフレッシュ実行可能指示信号を受けていると
き、前記CPUに対して割込要求信号を出力し、 前記CPUは、前記割込要求信号を受けた時から前記カ
ウンタがリフレッシュ停止指示信号を出力するまでの
間、前記PSRAMに対するアクセス以外の処理を行う
割込プログラムを実行して、前記チップイネーブル信号
を前記PSRAMをアクセスしないことを表すレベルに
保つ手段を有することを特徴とする請求項1記載の情報
処理装置。 - 【請求項3】 前記タイマは、前記第1の設定期間が経
過した後計時を継続して、予め設定された第2の設定期
間を計時した時に、前記CPUの動作をリセットするた
めの第2のリセット信号を出力することを特徴とする請
求項2記載の情報処理装置。 - 【請求項4】 前記第1の設定期間は、前記PSRAM
について規定されているリフレッシュサイクルの1/2
以下に設定されていることを特徴とする請求項3記載の
情報処理装置。 - 【請求項5】 前記第2の設定期間は、前記PSRAM
を連続して一通りリフレッシュするのに必要な時間を超
える長さに設定されていることを特徴とする請求項3記
載の情報処理装置。
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KR100481819B1 (ko) * | 2002-08-27 | 2005-04-11 | (주)실리콘세븐 | 디램 셀을 사용하며, 칩 디스에이블 구간 중에 발생하는신호에 의하여 리프레쉬가 수행되도록 제어되는 동기식에스램 호한 메모리 |
KR100514553B1 (ko) * | 2002-10-31 | 2005-09-13 | (주)실리콘세븐 | 에스램 호환 메모리의 셀프 리프레쉬 타이머 |
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