JP3337459B2

JP3337459B2 - 情報処理装置

Info

Publication number: JP3337459B2
Application number: JP2000188672A
Authority: JP
Inventors: 政雄奥村; 俊夫松本; 哲也井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-05-13
Filing date: 2000-06-23
Publication date: 2002-10-21
Anticipated expiration: 2017-10-21
Also published as: JP2001043676A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＰＳＲＡＭ（擬似
スタティック型ランダム・アクセス・メモリ)を有する
情報処理装置に関するものである。より詳しくは、ＰＳ
ＲＡＭのデータ保持のためにリフレッシュを行う情報処
理装置に関するものである。

【０００２】

【従来の技術】ＰＳＲＡＭは、ダイナミック型ＲＡＭ
(ＤＲＡＭ)と同じ単純なメモリセルアレイ構造を有する
ことによる大容量、低価格という特長と、スタティック
型ＲＡＭ(ＳＲＡＭ)と同じノンマルチプレックスアドレ
ス方式を採用したことによるインターフェースの容易さ
という特長を併せ持つメモリデバイスとして、近年急速
にその用途が増している。しかし、ＤＲＡＭと同じメモ
リセルアレイ構造であるがゆえに、データを保持するた
めには、リフレッシュという操作を定期的(個々のメモ
リにより異なるが、数m秒〜数十m秒ごと)に行う必要が
ある。

【０００３】ＰＳＲＡＭに対するリフレッシュ動作のモ
ードとしては、大別して、オートリフレッシュモードと
セルフリフレッシュモードとの２種類がある。オートリ
フレッシュモードでは、ＣＰＵ（中央演算処理装置）が
ＰＳＲＡＭをアクセスしていない期間を判断して、その
期間にクロックに基づいてＰＳＲＡＭに対してリフレッ
シュを行う。一方、セルフリフレッシュモードでは、ク
ロックにかかわらずＰＳＲＡＭが自らリフレッシュを行
う。したがって、クロック停止中でもリフレッシュが行
われる。

【０００４】従来、ＰＳＲＡＭのリフレッシュは、具体
的には例えば図１８に示すようなシステムで行われてい
る。ＣＰＵ９０１からのシステムクロック動作、停止を
指示する制御信号Ｓ４,Ｓ５に応じて、発振制御部９０
６は信号ＳＴＰを生成する。この信号ＳＴＰのＨ（高レ
ベル）またはＬ（低レベル）に応じて、ＣＰＵシステム
クロック発振部９０３が発振または発振停止する。発振
制御部９０６の出力とＣＰＵシステムクロック発振部９
０３の出力とがＮＯＲ回路９９１で合成されて、システ
ムクロックＣＧ１が生成される。計時用クロック発振部
９０４では常時計時用クロックＣＧ２が生成される。な
お、システムクロックＣＧ１の周波数は計時用クロック
ＣＧ２の周波数に比して極めて高く設定されている。リ
フレッシュ制御部９０５は、ＣＰＵ９０１からの制御信
号Ｓ１,Ｓ２に応じてそれぞれアドレスリフレッシュ、
オートリフレッシュを制御する。ＣＰＵ９０１からの制
御信号Ｓ３と、ＣＰＵ１からリフレッシュ制御部９０５
を経由してきたチップイネーブル信号ＣＥ＃とがＯＲ回
路９９２で合成されて、ＰＳＲＡＭ２のＣＥ＃端子に入
力される。また、ＣＰＵ９０１からの制御信号Ｓ３を遅
延回路９０７のＣＲ時定数で定まる時間だけ遅延させた
信号と、ＣＰＵ９０１からリフレッシュ制御部９０５を
経由してきたリフレッシュ信号ＲＦＳＨ＃とがＮＯＲ回
路９９３で合成されて、ＰＳＲＡＭのＲＦＳＨ＃端子に
入力される。ＰＳＲＡＭ９０２のＣＥ＃（＃は反転を表
す。以下同様。）端子,ＲＦＳＨ＃端子がそれぞれ一定
時間以上Ｈ,Ｌに保たれたとき、ＰＳＲＡＭ９０２はセ
ルフリフレッシュモードに設定されるようになってい
る。

【０００５】

【発明が解決しようとする課題】しかしながら、上記シ
ステムでは、ＰＳＲＡＭ９０２をセルフリフレッシュモ
ードに設定することなくＣＰＵシステムクロック９０３
が何らかの原因で停止（異常停止）した場合、ＰＳＲＡ
Ｍ９０２に対するリフレッシュが行われない状態が一定
時間以上続き、この結果、ＰＳＲＡＭ９０２の記憶内容
が失われるという問題がある。

【０００６】そこで、上記問題点に対する解決手段とし
ては、ＣＰＵシステムクロックが異常停止した場合であ
ってもＰＳＲＡＭの記憶内容を保持することができるよ
うにすることである。

【０００７】また、上記システムでは、電源線電圧が低
下してセルフリフレッシュモードになったとき、ＣＰＵ
９０１が何らかの原因でＰＳＲＡＭ９０２をアクセスす
ることがある。このため、ＰＳＲＡＭ９０２のデータが
破壊されてしまうという問題がある。

【０００８】そこで、上記問題点に対する解決手段とし
ては、電源線電圧が低下してセルフリフレッシュモード
になったときにその状態が検出でき、ＰＳＲＡＭのデー
タ破壊を確実に防止することができるようにすることで
ある。

【０００９】一方、データ破壊を防止するためには、従
来は図１７に示すように、オートリフレッシュモードで
は、リフレッシュ専用の実行サイクルを設けて、その期
間中はＰＳＲＡＭに対するアクセスが発生しないように
する手段がとられている。しかし、その場合、リフレッ
シュ専用の実行サイクル分だけ処理効率が低下して、プ
ログラム実行が遅くなるという問題がある。

【００１０】そこで、本発明の目的とするところは、上
記問題に対して処理効率を低下させることなく、ＰＳＲ
ＡＭのリフレッシュを適正に行うことができる情報処理
装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明の目的を達成する
ために、本発明に係る情報処理装置は、リフレッシュす
るか否かをレベルの高低で表すリフレッシュ信号を受け
て、このリフレッシュ信号がアクティブレベルであると
きリフレッシュされるＰＳＲＡＭと、前記ＰＳＲＡＭに
対する処理の実行サイクルを表す実行サイクル基準信号
と、前記ＰＳＲＡＭをアクセスするか否かをレベルの高
低で表すチップイネーブル信号とを出力するＣＰＵと、
リセットされた後、前記ＰＳＲＡＭに対してリフレッシ
ュを行った回数を計数して、前記ＰＳＲＡＭを一通りリ
フレッシュするのに必要なリフレッシュ必要数を計数す
るまでの期間はリフレッシュを実行可能なことを表すリ
フレッシュ実行可能指示信号を出力する一方、前記リフ
レッシュ必要数を計数した時以降はリフレッシュを停止
することを表すリフレッシュ停止指示信号を出力するカ
ウンタと、前記カウンタがリセットされた時から計時を
開始して、前記ＰＳＲＡＭについて規定されているリフ
レッシュサイクルに応じた第１の設定期間を計時した
時、前記カウンタをリセットするための第１のリセット
信号を出力するタイマと、前記カウンタからリフレッシ
ュ実行可能指示信号を受け、かつ前記ＣＰＵから前記Ｐ
ＳＲＡＭをアクセスしないこと表すレベルのチップイネ
ーブル信号を受けているとき、前記実行サイクル基準信
号に同期して、前記ＰＳＲＡＭに対して前記リフレッシ
ュ信号をアクティブレベルで出力する一方、前記カウン
タからリフレッシュ停止指示信号を受け、又は前記ＣＰ
Ｕから前記ＰＳＲＡＭをアクセスすること表すレベルの
チップイネーブル信号を受けているとき、前記ＰＳＲＡ
Ｍに対して前記リフレッシュ信号を非アクティブレベル
で出力するリフレッシュ制御部を備えたことを特徴とし
ている。

【００１２】さらに本発明の目的を達成するために、本
発明に係る情報処理装置は、前記リフレッシュ制御部
は、前記タイマが前記第１のリセット信号を出力した時
点で前記カウンタからリフレッシュ実行可能指示信号を
受けているとき、前記ＣＰＵに対して割込要求信号を出
力し、前記ＣＰＵは、前記割込要求信号を受けた時から
前記カウンタがリフレッシュ停止指示信号を出力するま
での間、前記ＰＳＲＡＭに対するアクセス以外の処理を
行う割込プログラムを実行して、前記チップイネーブル
信号を前記ＰＳＲＡＭをアクセスしないことを表すレベ
ルに保つ手段を有することを特徴としている。

【００１３】また本発明の目的を達成するために、本発
明に係る情報処理装置は、前記タイマは、前記第１の設
定期間が経過した後計時を継続して、予め設定された第
２の設定期間を計時した時に、前記ＣＰＵの動作をリセ
ットするための第２のリセット信号を出力することを特
徴としている。

【００１４】さらに本発明の目的を達成するために、本
発明に係る情報処理装置は、前記第１の設定期間は、前
記ＰＳＲＡＭについて規定されているリフレッシュサイ
クルの１／２以下に設定されていることを特徴としてい
る。

【００１５】さらに本発明の目的を達成するために、本
発明に係る情報処理装置は、前記第２の設定期間は、前
記ＰＳＲＡＭを連続して一通りリフレッシュするのに必
要な時間を超える長さに設定されていることを特徴とし
ている。

【００１６】（作用）本発明の情報処理装置は、次のよ
うに動作する。

【００１７】まず、動作開始時にカウンタがリセットさ
れる。リセットされた直後、カウンタはリフレッシュを
実行可能なことを表すリフレッシュ実行可能指示信号を
出力する。リフレッシュ制御部は、前記カウンタからリ
フレッシュ実行可能指示信号を受ける。ここで、さらに
ＣＰＵからＰＳＲＡＭをアクセスしないことを表すレベ
ルのチップイネーブル信号を受けているとき、リフレッ
シュ制御部は、ＣＰＵからの実行サイクル基準信号に同
期して、前記ＰＳＲＡＭに対してリフレッシュ信号をア
クティブレベルで出力する。したがって、ＰＳＲＡＭ
は、アクセスされていない実行サイクルで、前記実行サ
イクル基準信号に同期してリフレッシュされる。基本的
には、ＣＰＵの１実行サイクルの間に、ＰＳＲＡＭに対
するリフレッシュが１回行われる。

【００１８】一方、前記ＣＰＵからのチップイネーブル
信号がＰＳＲＡＭをアクセスすることを表すレベルであ
るとき、リフレッシュ制御部は、前記ＰＳＲＡＭに対し
て前記リフレッシュ信号を非アクティブレベルで出力す
る。したがって、ＰＳＲＡＭがアクセスされている実行
サイクルでは、リフレッシュは行われない。

【００１９】前記カウンタは、前記ＰＳＲＡＭに対して
リフレッシュを行った回数を計数して、前記ＰＳＲＡＭ
を一通りリフレッシュするのに必要なリフレッシュ必要
数を計数するまでの期間はリフレッシュを実行可能なこ
とを表すリフレッシュ実行可能指示信号を出力する。し
たがって、ＣＰＵが出力するチップイネーブル信号のレ
ベルに応じて、前記実行サイクル基準信号に同期してリ
フレッシュが実行され、または禁止される。

【００２０】前記カウンタは、リフレッシュ必要数を計
数した時以降はリフレッシュを停止することを表すリフ
レッシュ停止指示信号を出力する。これに応じて、リフ
レッシュ制御部は、前記ＰＳＲＡＭに対して前記リフレ
ッシュ信号を非アクティブレベルで出力する。したがっ
て、この状態ではリフレッシュは行われない。

【００２１】そして、タイマが、前記カウンタがリセッ
トされた時から計時を開始して、前記ＰＳＲＡＭについ
て規定されているリフレッシュサイクルに応じた第１の
設定期間を計時した時、前記カウンタをリセットするた
めの第１のリセット信号を出力する。この第１のリセッ
ト信号を受けて前記カウンタがリセットされる。したが
って、ＰＳＲＡＭに対する一通りのリフレッシュが終わ
った後、動作開始時の状態に戻って、再びＰＳＲＡＭに
対するリフレッシュが行われる。

【００２２】このように、本情報処理装置では、ＣＰＵ
の実行サイクルに同期してリフレッシュが行われるの
で、処理効率が低下することはない。また、ＰＳＲＡＭ
をアクセスする実行サイクルではリフレッシュを行わな
いので、ＰＳＲＡＭをアクセスする時、リフレッシュが
競合してデータを破壊するような不具合が起こらない。
また、リフレッシュ必要数を計数した時以降は、リセッ
トされるまでリフレッシュを行わないので、ＰＳＲＡＭ
のデータ保持仕様に比して、過剰にリフレッシュを実行
することがない。したがって、消費電流の増加が抑制さ
れ、リフレッシュが適正に行われる。

【００２３】なお、前記第１の設定期間は、例えばＰＳ
ＲＡＭのリフレッシュサイクルが３２m秒と規定されて
いるときは、その３２m秒より短い時間に設定される。

【００２４】さて、本情報処理装置では、ＰＳＲＡＭが
アクセスされていない実行サイクルにおいてリフレッシ
ュを行なうため、ＰＳＲＡＭに対するアクセスが長時間
にわたり連続するプログラムが実行されるような場合、
第１の設定期間が経過した時点で、ＰＳＲＡＭに対する
リフレッシュが一通り完了していない事態も想定され
る。

【００２５】そこで、このようなケースに対応するた
め、本情報処理装置では、前記タイマが第１のリセット
信号を出力した時点で、前記カウンタからリフレッシュ
実行可能指示信号を受けているとき、リフレッシュ制御
部がＣＰＵに対して割込要求信号を出力する。すなわ
ち、第１の設定期間が経過した時点で、ＰＳＲＡＭに対
するリフレッシュが一通り完了していないとき、ＣＰＵ
に対して割込要求信号を出力する。

【００２６】ＣＰＵは、この割込要求信号を受けた時点
で、実行中のプログラムを中断し、代わりに前記ＰＳＲ
ＡＭに対するアクセス以外の処理を行う割込プログラム
を実行して、前記チップイネーブル信号を前記ＰＳＲＡ
Ｍをアクセスしないことを表すレベルに保つ。この結
果、リフレッシュ発生部は、前記カウンタからリフレッ
シュ実行可能指示信号を受け、かつ前記ＣＰＵからＰＳ
ＲＡＭをアクセスしないこと表すレベルのチップイネー
ブル信号を受ける状態となる。したがって、リフレッシ
ュ制御部は、実行サイクル基準信号に同期して、ＰＳＲ
ＡＭに対してリフレッシュ信号をアクティブレベルで出
力する。この状態で、ＰＳＲＡＭが一通りリフレッシュ
される。

【００２７】ＰＳＲＡＭのリフレッシュが一通り完了し
て、前記カウンタがリフレッシュ必要数を計数すると、
その時以降は前記カウンタはリフレッシュ停止指示信号
を出力する。リフレッシュ停止指示信号が出力される
と、このリフレッシュ停止指示信号に基づいて、ＣＰＵ
は、中断した元のプログラムの実行を再開する。

【００２８】このように、本情報処理装置では、第１の
設定期間が経過した時点で、ＰＳＲＡＭに対するリフレ
ッシュが一通り完了していないとき、元のプログラムを
一時中断し、前記ＰＳＲＡＭに対するアクセス以外の処
理を行う割込プログラムを実行してＰＳＲＡＭに対する
リフレッシュを可能にするので、ＰＳＲＡＭのリフレッ
シュが不足なく適正に行われる。

【００２９】また、本情報処理装置では、ＣＰＵに対し
て割込を行い、割込プログラムの実行を通してＰＳＲＡ
Ｍに対するリフレッシュを可能にするというように、ソ
フトウェアを介した処理を行うので、万一ソフトウェア
処理が暴走したときのためのハードウェア的な対策を施
しておくことが望ましい。

【００３０】そこで、前記タイマは、前記第１の設定期
間が経過した後計時を継続して、予め設定された第２の
設定期間を計時した時、前記ＣＰＵの動作をリセットす
るための第２のリセット信号を出力するものとする。こ
の第２のリセット信号が出力された時、ＣＰＵは、実行
しているプログラムの内容にかかわらずリセットされ
る。リセットされると、ＣＰＵは、例えばすべての動作
を初期化し、リセット後実行するように設定された初期
プログラムを実行する。これにより、暴走等の異常状態
を強制的に脱して、正常の動作に戻る。

【００３１】このようにした場合、万一ソフトウェア暴
走等の異常が発生したとき、ＣＰＵが強制的にリセット
され、正常の動作に戻るようになっている。したがっ
て、ＰＳＲＡＭに対するリフレッシュが適正に行われ
る。

【００３２】また、前記第１の設定期間は、前記ＰＳＲ
ＡＭについて規定されているリフレッシュサイクルの１
／２以下に設定されている場合、ＰＳＲＡＭに対するア
クセスがどのような条件になろうとも、メーカ規定の範
囲内でリフレッシュを行うことが可能となる。

【００３３】すなわち、仮に、１回目の第１の設定期間
では全くＰＳＲＡＭに対するアクセスがなく、この第１
の設定期間の初期の段階で必要な回数のリフレッシュが
完了し、それに続く２回目の第１の設定期間ではＰＳＲ
ＡＭに対するアクセスが休みなく連続し、この設定期間
経過後の割込処理によってはじめてリフレッシュがなさ
れるような状況になったとする。このような状況であっ
ても、一度リフレッシュが行われ、次に同一のメモリ領
域に対してリフレッシュが行われるまでの期間の長さ
は、最も長くても第１の設定期間の２倍の期間以下であ
る。したがって、第１の設定期間を、前記ＰＳＲＡＭに
ついて規定されているリフレッシュサイクルの１／２以
下に設定することによって、常にメーカ規定のリフレッ
シュサイクル内でリフレッシュが行われることになる。
この結果、ＰＳＲＡＭが記憶データを保持される。

【００３４】また、前記第２の設定期間は、前記ＰＳＲ
ＡＭを連続して一通りリフレッシュするのに必要な時間
を超える長さに設定されている場合、割込プログラムが
正常に実行された場合は第２のリセット信号は出力され
ず、ソフトウェア暴走等の異常が発生しときにのみ第２
のリセット信号が出力される。

【００３５】すなわち、もし、ＣＰＵ割込を受けての割
込プログラムが正常に実行された場合、ＣＰＵ１実行サ
イクルにつきＰＳＲＡＭに対するリフレッシュが必ず１
回行われる。そのため、ＰＳＲＡＭを一通りリフレッシ
ュするための実行サイクル数は自ずから定まり、正常時
にはその実行サイクル数に相当する時間、つまり前記Ｐ
ＳＲＡＭを連続して一通りリフレッシュするのに必要な
時間で必ずリフレッシュが一通り完了する（リフレッシ
ュ完了を受けて、カウンタ、タイマとも初期化され
る。）。ここで、前記第２の設定期間が、前記ＰＳＲＡ
Ｍを連続して一通りリフレッシュするのに必要な時間を
超える長さに設定されていれば、正常時にはタイマは第
２の設定期間を計時することはなく、第２のリセット信
号を出力することもない。もしタイマがそのように定め
られた第２の設定期間を計時したときは、それは割込プ
ログラムが何らかの要因で正常に実行されておらず、ソ
フトウェア暴走等の異常が発生したことを示唆する。し
たがって、異常が発生したときのみ、タイマは第２のリ
セット信号を出力する。この第２のリセット信号によっ
てＣＰＵがリセットされ、異常状態を脱して、正常動作
に戻る。したがって、ＰＳＲＡＭのデータ保持に必要な
リフレッシュが、適正に行われる。

【００３６】

【発明の実施の形態】以下、本発明に係る情報処理装置
に関して実施例を用いて詳細に説明する。

【００３７】（第１の参考例）図１は、本発明に係る情
報処理装置を説明する上で参考となる情報処理装置の一
構成を示している。

【００３８】この情報処理装置は、ＣＰＵ１と、ＰＳＲ
ＡＭ２と、発振制御部６と、発振制御部６による設定に
応じて発振または発振停止するＣＰＵシステムクロック
発振部３と、常時発振状態にある計時用クロック発振部
４と、アドレスリフレッシュまたはオートリフレッシュ
の設定を行うリフレッシュ制御部５と、ＣＲからなる遅
延回路部７と、セルフリフレッシュ設定部８を備えてい
る。９１，９３はＮＯＲ回路（否定論理和）、９２はＯ
Ｒ回路（論理和）である。ＮＯＲ回路９３とＯＲ回路９
２とは論理回路部を構成している。ＣＰＵ１は、読み出
し又は書き込み時にデータＤ０〜Ｄ７を入出力するとと
もに、読み出し又は書き込みを行うことを表す読み出し
／書き込み制御信号Ｒ／Ｗ＃、上位アドレスＡ９〜Ａ１
８、下位アドレスＡ０〜Ａ８、リフレッシュを行うか否
かを表すリフレッシュ信号ＲＦＳＨ＃、ＰＳＲＡＭをア
クセスするか否かを表すチップイネーブル信号ＣＥ＃お
よびリフレッシュ動作のための制御信号Ｓ１〜Ｓ３、ク
ロック制御信号Ｓ４，Ｓ５を出力する。ＰＳＲＡＭ２
は、チップイネーブル信号を受けるＣＥ＃端子と、リフ
レッシュ信号を受けるＲＦＳＨ＃端子と、下位アドレス
を受けるＡ０〜Ａ８端子と、上位アドレスを受けるＡ９
〜Ａ１８端子と、読み出し／書き込み制御信号を受ける
Ｒ／Ｗ＃端子と、データを入出力するＤ０〜Ｄ７端子を
有している。

【００３９】セルフリフレッシュ設定部８は、Ｄ型フリ
ップフロップ（Ｄ−Ｆ／Ｆ）８１と、インバータ８２
と、ＡＮＤ回路（論理積）８３と、ＯＲ回路（論理和）
８４からなっている。計時用クロックＣＧ２はインバー
タで反転され、Ｄ−Ｆ／Ｆ８１のＱ出力とともにＡＮＤ
回路８３に入力される。ＡＮＤ回路８３の出力とＣＰＵ
１からの信号Ｓ３とはＯＲ回路８４で合成されて、セル
フリフレッシュ設定部８の出力Ｓ６として取り出され
る。このセルフリフレッシュ設定部８の出力Ｓ６と、Ｃ
ＰＵ１からリフレッシュ制御部５を経由してきたチップ
イネーブル信号ＣＥ＃とがＯＲ回路９２で合成されて、
ＰＳＲＡＭ２のＣＥ＃端子に入力される。また、セルフ
リフレッシュ設定部８の出力Ｓ６を遅延回路７のＣＲ時
定数で定まる時間だけ遅延させた信号と、ＣＰＵ１から
リフレッシュ制御部５を経由してきたリフレッシュ信号
ＲＦＳＨ＃とがＮＯＲ回路９３で合成されて、ＰＳＲＡ
ＭのＲＦＳＨ＃端子に入力される。ＰＳＲＡＭ２のＣＥ
＃端子,ＲＦＳＨ＃端子がそれぞれ一定時間以上Ｈ,Ｌに
保たれたとき、ＰＳＲＡＭ２はセルフリフレッシュモー
ドに設定されるようになっている。

【００４０】ＣＰＵ１からのシステムクロック動作、停
止を指示する信号Ｓ４,Ｓ５に応じて発振制御部６は信
号ＳＴＰを生成する。この信号ＳＴＰのＨ，Ｌに応じて
ＣＰＵシステムクロック発振部３が発振または発振停止
する。発振制御部６の出力ＳＴＰと、ＣＰＵシステムク
ロック発振部３の出力とがＮＯＲ回路９１で合成され
て、システムクロックＣＧ１が生成される。計時用クロ
ック発振部４では常時計時用クロックＣＧ２が生成され
る。なお、システムクロックＣＧ１の周波数はシステム
クロックＣＧ２の周波数よりも極めて高く設定されてい
る。リフレッシュ制御部５は、ＣＰＵ１からの制御信号
Ｓ１,Ｓ２に応じてそれぞれアドレスリフレッシュ、オ
ートリフレッシュを制御する。

【００４１】図２に示すように、システムクロック発振
部３が発振しているときは、システムクロックＣＧ１が
定期的にセルフリフレッシュ設定部８のＤ−Ｆ／Ｆ８１
をリセットすることから、セルフリフレッシュ設定部８
の出力Ｓ６は、ＣＰＵ１からの制御信号Ｓ３がＨになら
ない限り、Ｌのままである。一方、システムクロック発
振部３が停止したときは、セルフリフレッシュ設定部８
のＤ−Ｆ／Ｆ８１は計時用クロックＣＧ２を得ているの
で、制御信号Ｓ３のＨ／Ｌにかかわらず、セルフリフレ
ッシュ設定部８の出力Ｓ６はシステムクロック発振部３
が停止した時から一定時間経過後にＨになる。セルフリ
フレッシュ設定部８の出力Ｓ６がＨになった後、まずＣ
Ｅ＃がＨになり、遅延回路７のＣＲ時定数で定まる時間
経過後にＲＦＳＨ＃がＬになる。ＰＳＲＡＭ２のＣＥ＃
端子がＨ、ＲＦＳＨ＃端子がＬに保たれ、一定時間経過
後にＰＳＲＡＭ２はセルフリフレッシュモードに設定さ
れる。

【００４２】このように、この情報処理装置では、ＣＰ
Ｕシステムクロック発振部３が停止したとき、一定時間
経過後にＰＳＲＡＭ２をセルフリフレッシュモードに設
定することができる。したがって、ＣＰＵシステムクロ
ック発振部３が異常停止した場合であっても、ＰＳＲＡ
Ｍ２の記憶内容を保持することができる。

【００４３】（第２の参考例）図３は、本発明に係る情
報処理装置を説明する上で参考となる別（第２）の情報
処理装置の一構成を示している。

【００４４】この情報処理装置は、ＣＰＵ１０１と、Ｐ
ＳＲＡＭ１０２と、電源（電池等）１０４および電圧検
出器１０５からなるメモリ制御回路１０３を備えてい
る。

【００４５】メモリ制御回路１０３の電圧検出器１０５
は、電源１０４から供給される電源線電圧Ｖccが基準値
以上であれば出力信号ＶoutとしてＨを出力する一方、
電源線電圧Ｖccが基準値未満であれば出力Ｖoutとして
Ｌを出力するようになっている。

【００４６】ＣＰＵ１０１は、読み出し又は書き込み時
にデータＤ０〜Ｄ７を入出力するとともに、アドレスＡ
０〜Ａ１８、読み出し又は書き込みを行うことを表す読
み出し／書き込み制御信号Ｒ／Ｗ＃、リフレッシュを行
うか否かを表すリフレッシュ信号ＲＦＳＨ＃、ＰＳＲＡ
Ｍをアクセスするか否かを表すチップイネーブル信号Ｃ
ＥＲＡＭ＃を出力する。また、ＣＰＵ１０１は、電源１
０４に接続されたＶcc端子およびＧＮＤ端子と、上記電
圧検出器１０５の出力Ｖoutを受けるＶin端子を有して
いる。

【００４７】ＣＰＵ１０１内には、ＣＥレジスタ１１１
と、Ｖinレジスタ１１２と、クロックカウンタ１１３と
が設けられている。ＣＥレジスタ１１１の値は、読み出
し動作や書き込み動作、リフレッシュ動作等の動作状態
に応じて設定される。ＣＥレジスタ１１１の設定値が１
であるときは、ＣＰＵ１はチップイネーブル信号ＣＥＲ
ＡＭ＃をＨにして、ＰＳＲＡＭ２に対するアクセスを禁
止する。また、Ｖinレジスタ１１２の値は、電圧検出器
１０５の出力Ｖoutに応じて設定される。Ｖinレジスタ
１１２の設定値が１であるときは、ＣＰＵ１はリフレッ
シュ信号ＲＦＳＨ＃をＬにして、ＰＳＲＡＭ１０２をセ
ルフリフレッシュモードに設定する。Ｖinレジスタ１１
２の設定値が０であるときは、読み出し動作や書き込み
動作、リフレッシュ動作等の種々の動作が正常に行われ
る。クロックカウンタ１１３はリフレッシュモード設定
時からの経過時間をカウントするようになっている。

【００４８】ＰＳＲＡＭ１０２は、チップイネーブル信
号を受けるＣＥ＃端子と、リフレッシュ信号を受けるＲ
ＦＳＨ＃端子と、読み出し／書き込み制御信号を受ける
Ｒ／Ｗ＃端子と、アドレスを受けるＡ０〜Ａ１８端子
と、データを入出力するＤ０〜Ｄ７端子と、電源１０４
に接続されたＶcc端子およびＧＮＤ端子を有している。

【００４９】この情報処理装置の動作は、ＣＰＵ１０１
によって、図５に示すフローにしたがって実行される。

【００５０】まず、電圧検出器１０５によって電源線電
圧Ｖccが基準値以上であるかどうかを判定する（Ｓ１０
１）。電源線電圧Ｖccが基準値以上であり、この結果、
図３に示した電圧検出器１０５の出力ＶoutがＨとなっ
ている場合、ＣＰＵ１内のＶinレジスタ１１２は０に設
定される。この状態では、図４中のＡ線よりも左側部分
に示すように、読み出し動作や書き込み動作、リフレッ
シュ動作等の種々の動作が行われる。

【００５１】一方、電源線電圧Ｖccが基準値未満であ
り、この結果、電圧検出器１０５の出力ＶoutがＬとな
っている場合（Ｓ１０２）、ＣＰＵ１はＣＥレジスタ１
１１の値を１に設定する(Ｓ１０３)。ＣＥレジスタ１１
１の設定値が１になると、ＣＰＵ１はチップイネーブル
信号ＣＥＲＡＭ＃をＨにする(Ｓ１０４)。これにより、
図４中のＡ線〜Ｂ線の部分に示すように、ＰＳＲＡＭ２
に対するアクセスは禁止される。続いて、ＣＰＵ１はＶ
inレジスタ１１２の値を１に設定し(Ｓ１０５)、直ちに
クロックカウンタ１１３でカウントを開始する(Ｓ１０
６)。Ｖinレジスタ１１２の設定値が１になると、ＣＰ
Ｕ１はリフレッシュ信号ＲＦＳＨ＃をＬにする(Ｓ１０
７)。これにより、ＰＳＲＡＭ１０２はセルフリフレッ
シュモードに設定される。クロックカウンタ１０７のカ
ウントが予め設定された時間ｔになるまでは、ＣＰＵ１
０１はリフレッシュ信号ＲＦＳＨ＃をＬのままに保持す
る（Ｓ１０８）。時間ｔ経過後、Ｖinレジスタ１１２の
設定値が１のままであれば、ステップＳ１０１に戻っ
て、Ｓ１０１〜Ｓ１０８の一連の動作を繰り返す。

【００５２】このように、この情報処理装置では、電圧
検出器１０５で電源線電圧Ｖccの高低を検出して、電源
線電圧が基準値よりも低いときＰＳＲＡＭに対するアク
セスを禁止し、しかる後にセルフリフレッシュモードに
設定するので、ＰＳＲＡＭのデータが破壊されるのを確
実に防止することができる。

【００５３】以下に、本発明に係る情報処理装置に関す
る実施例を詳細に説明する。

【００５４】（第１の実施例）図６は、本発明に係る第
１の実施例での情報処理装置の構成を示している。

【００５５】この情報処理装置は、ＣＰＵ２０１と、Ｐ
ＳＲＡＭ２０２と、メモリ制御回路２０３を備えてい
る。メモリ制御回路２０３は、システムの基本をなすＣ
ＰＵ２０１、ＰＳＲＡＭ２０２の周辺回路として位置付
けられ、リフレッシュ信号発生部２０６と、カウンタ２
０４と、タイマ２０５からなっている。

【００５６】ＣＰＵ２０１は、発振周波数３ＭＨｚのシ
ステムクロックＳＣＬＫと、実行サイクル基準信号ＭＲ
ＥＱ＃と、ＰＳＲＡＭをアクセスするか否かを表すチッ
プイネーブル信号ＣＥＲＡＭ＃と、読み出し又は書き込
みを実行することを表す読み出し／書き込み制御信号Ｒ
／Ｗ＃と、アドレス信号Ａ０〜Ａ１８を出力するととも
に、データ信号Ｄ０〜Ｄ７を入出力する。チップイネー
ブル信号ＣＥＲＡＭ＃は、レベルがＬのときＰＳＲＡＭ
２０２をアクセスすることを表す一方、レベルがＨのと
きＰＳＲＡＭをアクセスしないことを表す。

【００５７】タイマ２０５は、ＣＰＵ２０１からのシス
テムクロックＳＣＬＫを受けて、このシステムクロック
ＳＣＬＫを直接カウントして計時を行い、タイマ２０５
自身及びカウンタ２０４の計数値を初期化（リセット）
するためのリセット信号ＲＳＴ＃を出力する。このリセ
ット信号ＲＳＴ＃はタイマ２０５自身及びカウンタ２０
４に入力される。詳しくは、タイマ２０５は、予め設定
された第１の設定期間（この例では１４ｍ秒）を計時し
た時点で、信号ＲＳＴ＃を一時的にアクティブ(Ｌ)にす
る。信号ＲＳＴ＃がアクティブになると、カウンタ２０
４は初期化されて０に戻り、またタイマ２０５自身も初
期化される。なお、１４ｍ秒は、発振周波数３ＭＨｚの
システムクロックＳＣＬＫを４２０００回数える時間に
相当する。

【００５８】カウンタ２０４は、リフレッシュを実行又
は停止させることを指示するリフレッシュ実施可能／停
止指示信号ＥＮＲＦＳＨを、リフレッシュ信号発生部２
０６へ出力する。図９に示すように、カウンタ２０４
は、タイマー２０５からのリセット信号ＲＳＴ＃によっ
てリセットされた時点で、リフレッシュ実施可能／停止
指示信号ＥＮＲＦＳＨをＨ（実施可能指示）とする。ま
た、カウンタ２０４は、リフレッシュ信号発生部２０６
（図６）が出力するカウントクロックＣＣＬＫを受け
て、そのパルス数をカウントアップする。そして、カウ
ンタ２０４の値がリフレッシュ必要数２０４８（後述）
に達した時以降、カウンタ２０４は、リフレッシュ実施
可能／停止指示信号ＥＮＲＦＳＨをＬ（停止指示）とす
る。

【００５９】リフレッシュ信号発生部２０６は、ＣＰＵ
２０１が出力するシステムクロックＳＣＬＫと、実行サ
イクル基準信号ＭＲＥＱ＃とを基準として動作し、ＰＳ
ＲＡＭ２０２をリフレッシュするか否かを表すリフレッ
シュ信号ＲＦＳＨ＃を作成してＰＳＲＡＭ２０２へ出力
する。カウンタ２０４が出力するリフレッシュ実施可能
／停止指示信号ＥＮＲＦＳＨがＨ（実施可能指示）であ
り、かつＣＰＵ２０１からのチップイネーブル信号ＣＥ
ＲＡＭ＃がＨである場合、リフレッシュ信号発生部２０
６は、リフレッシュ信号ＲＦＳＨ＃をＬ（アクティブレ
ベル）とする。また、リフレッシュを１回行う毎にリフ
レッシュ回数カウントクロックＣＣＬＫとして半サイク
ルのＨパルスを出力する。一方、リフレッシュ実施可能
／停止指示信号ＥＮＲＦＳＨがＬ（停止指示）、または
ＣＰＵ２０１からのチップイネーブル信号ＣＥＲＡＭ＃
がＬである場合、リフレッシュ信号発生部２０６は、Ｐ
ＳＲＡＭ２０２に対するリフレッシュ動作を一切停止す
る。すなわち、リフレッシュ信号ＲＦＳＨ＃をＨ（非ア
クティブレベル）のまま維持する。

【００６０】ＰＳＲＡＭ２０２は、ＣＰＵ２０１からの
チップイネーブル信号ＣＥＲＡＭ＃を受けるＣＥ＃端子
と、読み出し／書き込み制御信号を受けるＲ／Ｗ＃端子
と、アドレス信号を受けるアドレス入力端子Ａ０〜Ａ１
８を有するとともに、データ信号を入出力するためのデ
ータ入出力端子Ｄ０〜Ｄ７を有している。さらに、リフ
レッシュ信号発生部２０６からのリフレッシュ信号を受
けるＲＦＳＨ＃端子とを有している。ＰＳＲＡＭ２０２
は、２０４８回／３２m秒のリフレッシュ規定に適合し
ているものとする。したがって、格納データすべてのリ
フレッシュを一通り行うためには２０４８回のリフレッ
シュが必要である。

【００６１】この情報処理装置の動作は図１０に示すフ
ローに従って行われる。

【００６２】予め述べておくが、図７に示すように、Ｃ
ＰＵ２０１の１実行サイクルはシステムクロックＳＣＬ
Ｋ２周期により成り立っており、このことは実行サイク
ルがＣＰＵの内部処理サイクルでも、ＲＡＭやＲＡＭ以
外の外部デバイスをアクセスするサイクル（外部デバイ
スアクセスサイクル）でも変わらない。外部デバイスア
クセスサイクルでは、実行サイクル基準信号ＭＲＥＱ＃
が１実行サイクルのうちの後半にあたるシステムクロッ
クＳＣＬＫ１周期分の時間だけアクティブ(Ｌ)となる。
従って、リフレッシュ信号発生部２０６は、この基準信
号ＭＲＥＱ＃とシステムクロックＳＣＬＫとから、ＣＰ
Ｕ実行サイクルの区切りとなるタイミング（図７中に縦
の破線で示す）を得ることができる。

【００６３】まず、タイマー２０５及びカウンタ２０４
を初期化する（Ｓ２０１）。カウンタ２０４は、タイマ
ー２０５からのリセット信号ＲＳＴ＃によって初期化さ
れた時点で、リフレッシュ実施可能／停止指示信号ＥＮ
ＲＦＳＨをＨ（実施可能指示）とする。これにより、リ
フレッシュ信号発生部２０６では、リフレッシュ信号Ｒ
ＦＳＨ＃をＬ（アクティブレベル）とするための条件の
１つが満たされる。したがって、ＰＳＲＡＭ２０２をリ
フレッシュ可能なモードになる（Ｓ２０２）。

【００６４】ここで、タイマー２０５の計時が１４m秒
未満の場合（Ｓ２０３）、ＰＳＲＡＭをリフレッシュ可
能なモードであり（Ｓ２０４）、かつＲＡＭのアクセス
を行う実行サイクル（読み出しサイクル）以外のサイク
ルであれば（Ｓ２０５）、リフレッシュ発生部２０６は
リフレッシュ信号ＲＦＳＨ＃をアクティブレベルとして
ＰＳＲＡＭ２０２のリフレッシュを実行する（Ｓ２０
６）。すなわち、リフレッシュ実施可能／停止指示信号
ＥＮＲＦＳＨがＨであり、かつチップイネーブル信号Ｃ
ＥＲＡＭ＃がＨであれば、リフレッシュ発生部２０６は
リフレッシュ信号ＲＦＳＨ＃をＬとしてＰＳＲＡＭ２０
２をリフレッシュする。詳しくは、図７に示すように、
リフレッシュ信号発生部２０６は、ＣＰＵ実行サイクル
の区切りのタイミング（破線で示す）をはさむシステム
クロックＳＣＬＫ１周期分の期間をＰＳＲＡＭ２０２の
リフレッシュに当てて、その期間中リフレッシュ信号Ｒ
ＦＳＨ＃をアクティブ(Ｌ)としてＰＳＲＡＭ２０２のリ
フレッシュを行う（Ｓ２０６)。

【００６５】一方、ＣＰＵ２０１がＰＳＲＡＭ２０２の
アクセスを行う実行サイクル（読み出しサイクル）にお
いては、ステップＳ２０５でのリフレッシュが禁止され
る（Ｓ２０３へ戻る。ステップＳ２０４の条件が満たさ
れない場合も同様。）。これは、ＲＡＭ読み出しサイク
ルの後半に当たるシステムクロックＳＣＬＫ１周期分の
期間は、ＣＰＵ２０１がチップイネーブル信号ＣＥＲＡ
Ｍ＃をアクティブ(Ｌ)とするからであり、その期間及び
それに続くシステムクロックＳＣＬＫ１周期分の期間に
ついては、リフレッシュ信号発生部２０６がリフレッシ
ュ信号ＲＦＳＨ＃をＨに維持するからである。なお、チ
ップイネーブル信号ＣＥＲＡＭ＃がアクティブ(Ｌ)とな
る直前については、チップイネーブル信号ＣＥＲＡＭ＃
に基づくコントロールができないことから、リフレッシ
ュ信号ＲＦＳＨ＃をアクティブ（Ｌ）にするタイミング
を遅らせて、リフレッシュの直後の実行サイクルの区切
りでアクティブ（Ｌ）となるようにしている。これによ
り、リフレッシュの直後にはＰＳＲＡＭアクセスが発生
しないようにしている。

【００６６】リフレッシュを１回行う毎に、リフレッシ
ュ信号発生部２０６はリフレッシュ回数カウントクロッ
クＣＣＬＫとして半サイクルのＨパルスを出力する。カ
ウンタ２０４はこのカウントクロックＣＣＬＫをカウン
トアップする。

【００６７】先に述べたように、ＰＳＲＡＭ２０２の格
納データすべてのリフレッシュを一通り行うためには２
０４８回のリフレッシュが必要であることから、カウン
タ２０４の値がリフレッシュ必要数２０４８に達してい
ないときは（Ｓ２０８）、ステップＳ２０３に戻ってス
テップＳ２０３〜Ｓ２０７の処理を繰り返す。

【００６８】一方、ステップＳ２０８でカウンタ２０４
の値がリフレッシュ必要数２０４８回に達したとき、カ
ウンタ２０４は、リフレッシュ実施可能／停止指示信号
ＥＮＲＦＳＨをＬ（停止指示）として、ＰＳＲＡＭ２０
２のリフレッシュを禁止する（Ｓ２０９)。リフレッシ
ュ信号発生部２０６は、ステップＳ２０４でリフレッシ
ュ実施可能／停止指示信号ＥＮＲＦＳＨがＬ（停止指
示）となった時以降、ＰＳＲＡＭ２０２に対するリフレ
ッシュ動作を一切停止する。すなわち、図８に示すよう
に、ＰＳＲＡＭ２０２リフレッシュ信号ＲＦＳＨ＃をＨ
のまま維持する。リフレッシュが行われないことから、
リフレッシュ信号発生部２０６からカウントクロックＣ
ＣＬＫのパルスは出力されず、したがって、カウンタ２
０４のカウントアップも行われない。

【００６９】さて、ＰＳＲＡＭ２０２は２０４８回／３
２m秒のリフレッシュ規定に適合するものとしているの
で、カウンタ２０４の値がリフレッシュ必要数２０４８
に達してリフレッシュを一時停止させた後、リフレッシ
ュを再開させる制御が必要となる。

【００７０】そこで、ＰＳＲＡＭ２０２のリフレッシュ
が禁止された後（Ｓ２０９)、ステップＳ２０３に戻
る。そして、タイマー２０５の計時が１４m秒になれ
ば、タイマー２０５がリセット信号ＲＳＴ＃を一時的に
アクティブ（Ｌ）にして、タイマー２０５およびカウン
タ２０４を初期化する。これにより、ステップＳ２０１
〜Ｓ２０９の処理を繰り返して、ＰＳＲＡＭ２０２に対
して必要なリフレッシュを実行する。

【００７１】このように、この情報処理装置は、リフレ
ッシュ専用の実行サイクルを設けることなく、ＲＡＭの
アクセスを行う実行サイクル（読み出しサイクル）以外
のサイクルで、実行サイクル基準信号ＭＲＥＱ＃に同期
してリフレッシュを行っている。したがって、ＣＰＵ処
理効率を低下させることなく、ＰＳＲＡＭのリフレッシ
ュを行うことができる。また、ＰＳＲＡＭ２０２をアク
セスする時、リフレッシュが競合してデータを破壊する
ような不具合が起こらず、適正にリフレッシュを行うこ
とができる。また、リフレッシュ必要数を計数した時以
降は、リセットされるまでリフレッシュを行わないの
で、ＰＳＲＡＭのデータ保持仕様に比して、過剰にリフ
レッシュを実行することがない。したがって、消費電流
の増加を抑制することができる。

【００７２】（第２の実施例）図１１は、本発明に係る
第２の実施例での情報処理装置の構成を示している。

【００７３】この情報処理装置は、前記第１の実施例の
情報処理装置を変形したものであり、ＣＰＵ３０１と、
ＰＳＲＡＭ３０２と、メモリ制御回路３０３を備えてい
る。メモリ制御回路３０３は、システムの基本をなすＣ
ＰＵ３０１、ＰＳＲＡＭ３０２の周辺回路として位置付
けられ、リフレッシュ信号発生部３０６と、カウンタ３
０４と、タイマ３０５からなっている。なお、図１１に
おいて、前記図６と対応する構成要素の符号は１００だ
け増加されている。

【００７４】前記第１の実施例と異なるのは、第１に、
タイマ３０５及びカウンタ３０４の計数値を初期化する
信号ＲＳＴ＃が、タイマ３０５から直接出力されるので
はなく、リフレッシュ信号発生部３０６によって作成さ
れ、タイマ３０５及びカウンタ３０４に入力される点で
ある。タイマ３０５からは、予め設定した第１の設定期
間（この例では１４ｍ秒）を計時したことを通知する第
１のリセット信号Ｔ１が出力される。リフレッシュ信号
発生部３０６は、タイマ３０５からの信号Ｔ１を受ける
と直ちにリセット信号ＲＳＴ＃を出力するようになって
いる。

【００７５】また、リフレッシュ信号発生部３０６は、
カウンタ３０４からのリフレッシュ実施可能／停止指示
信号ＥＮＲＦＳＨのレベル（Ｈ又はＬ）を反映した値を
持つレジスタ３０７を内蔵している。レジスタ３０７の
値は、実施可能／停止指示信号ＥＮＲＦＳＨがＨ（実施
可能指示）のときは“１”、実施可能／停止指示信号Ｅ
ＮＲＦＳＨがＬ（停止指示）のときは“０”に設定され
るようになっている。リフレッシュ発生部３０６は、こ
のレジスタ３０７の設定値の読み出しのために、ＣＰＵ
３０１から読み出し／書き込み制御信号を受けるＲ／Ｗ
＃端子と、アドレス信号を受けるアドレス端子Ａ０〜Ａ
１８と、データ入出力端子Ｄ０〜Ｄ７を有している。ま
た、リフレッシュ信号発生部３０６は、タイマ３０５か
ら信号Ｔ１を受けた時点で、カウンタ３０４からのリフ
レッシュ実施可能／停止指示信号ＥＮＲＦＳＨ＃がＨ
（実施可能指示）であるとき、割込プログラムを実行す
ることを要求する割込要求信号ＩＮＴをＣＰＵ３０１へ
出力することができる。

【００７６】さらに、ＣＰＵ３０１は、リフレッシュ信
号発生部３０６から割込要求信号ＩＮＴを受けた時点
で、実行中のプログラムを一時中断し、代わりにＰＳＲ
ＡＭ３０２のアクセス以外の処理を行う割込プログラム
を実行するようになっている。

【００７７】この情報処理装置の動作は図１３に示すフ
ローに従って行われる。

【００７８】ステップＳ３０１〜ステップＳ３０９の動
作は、前記第１の実施例のステップＳ２０１〜Ｓ２０９
の動作と同じである。前記第１の実施例と異なるのは、
ステップＳ３０３でタイマ３０５が第１の設定期間（１
４ｍ秒）を計時したとき、直ちにタイマ３０５及びカウ
ンタ３０４を初期化（リセット）するのではなく、次に
述べるステップＳ３１０〜Ｓ３１５の処理を行う点にあ
る。

【００７９】ステップＳ３０３でタイマ３０５が１４m
秒を計時したとき、図１２に示すように、タイマ３０５
は信号Ｔ１を一時的にアクティブ(Ｌ)とする。ここで、
カウンタ３０４の値が既に２０４８に達しているとき
（Ｓ３１０）、カウンタ３０４はリフレッシュ実施可能
／停止指示信号ＥＮＲＦＳＨをＬ(停止指示)とするの
で、リフレッシュ信号発生部３０６はリセット信号ＲＳ
Ｔ＃を一時的にアクティブ(Ｌ)とし、ステップＳ３０１
に戻ってタイマ３０５及びカウンタ３０４を初期化す
る。なお、この動作は、ＰＳＲＡＭ３０２から見ると、
前記第１の実施例の場合と何ら変わらない。

【００８０】一方、ステップＳ３１０でカウンタ３０４
の値が２０４８に達していないとき、カウンタ３０４は
リフレッシュ実施可能／停止指示信号ＥＮＲＦＳＨをＨ
(実施可能指示)とするので、リフレッシュ信号発生部３
０６はリセット信号ＲＳＴ＃を非アクティブ(Ｈ)のまま
維持し、タイマ３０５及びカウンタ３０４に対する初期
化は行わない。その代わりに、割込要求信号ＩＮＴをア
クティブ(Ｈ)として、ＣＰＵ３０１に対して割込要求を
行う（Ｓ３１１)。

【００８１】ＣＰＵ３０１は、リフレッシュ発生部３０
６から割込要求があった時点で、実行中のプログラムを
一時中断し、次のプログラムを実行する（Ｓ３１２）。

【００８２】すなわち、割込要求信号ＩＮＴがアクティ
ブ（Ｈ）となったとき、ＣＰＵ３０１は、リフレッシュ
信号発生部３０６の中に設けられたレジスタ３０７の設
定値を読み出す。このとき、リフレッシュ実施可能／停
止指示信号ＥＮＲＦＳＨがＨであるから、レジスタ３０
７の設定値は“１”となっている。

【００８３】具体的には、ＣＰＵ３０１は、レジスタ３
０７用に割り当てられた固有のアドレスを指定し、同時
に読み出し／書き込み制御信号Ｒ／Ｗ＃を読み出しモー
ドに設定する。リフレッシュ信号発生部３０６は、入力
アドレスをデコードし、それがレジスタ３０７に固有の
アドレス値と一致し、かつ読み出し／書き込み制御信号
Ｒ／Ｗ＃が読み出しモードであるならば、データ入出力
端子Ｄ０〜Ｄ７にレジスタ３０７の設定値を出力する。
これにより、ＣＰＵ３０１はレジスタ３０７の値“１”
を得る。

【００８４】さて、レジスタ３０７の値を読み出すとい
う動作に、少なくとも１実行サイクルが費やされ、しか
もその実行サイクルにおいてはＰＳＲＡＭに対するアク
セスはないことから（Ｓ３１２)、チップイネーブル信
号ＣＥＲＡＭ＃はＨに保たれる。したがって、その間に
リフレッシュ信号発生部３０６はＰＳＲＡＭ３０２に対
して１回リフレッシュを行い（Ｓ３１３)、カウンタ３
０４の値を１つカウントアップする（Ｓ３１４)。カウ
ンタ３０４の値が２０４８であり（Ｓ３１５）、したが
ってリフレッシュ実施可能／停止指示信号ＥＮＲＦＳＨ
がＨ、ＣＰＵ３０１が読み出すレジスタ３０７の値が
“１”である間は、この一連の処理（Ｓ３１２〜Ｓ３１
５）を繰り返す。

【００８５】そして、ＰＳＲＡＭ３０２に必要なリフレ
ッシュが完了し、カウンタ３０４の値が２０４８に達し
たとき（Ｓ３１５）、リフレッシュ実施可能／停止指示
信号ＥＮＲＦＳＨがＬとなり、レジスタ３０７の値も
“０”に変わる。ＣＰＵ３０１は、レジスタ３０７の設
定値を読み出して“０”を得たとき、割込プログラムの
実行を終え、割込発生以前に実行していた一次中断状態
のプログラムを再開する。その一方、リフレッシュ信号
発生部３０６は、ＣＰＵ３０１がレジスタ３０７の値
“０”を読み出すための時間、すなわち１実行サイクル
(システムクロックＳＣＬＫ２周期分)だけ待って、タイ
マ３０５及びカウンタ３０４の計数値を初期化する信号
ＲＳＴ＃をアクティブ(Ｌ)として、タイマ３０５及びカ
ウンタ３０４をリセットする（Ｓ３０１)。この後、ス
テップＳ３０１以降の処理を繰り返して、ＰＳＲＡＭ３
０２に対して必要なリフレッシュを実行する。

【００８６】このように、この情報処理装置は、リフレ
ッシュ専用の実行サイクルを設けることなく、ＲＡＭの
アクセスを行う実行サイクル（読み出しサイクル）以外
のサイクルで、実行サイクル基準信号ＭＲＥＱ＃に同期
してリフレッシュを行っている。したがって、ＣＰＵ処
理効率を低下させることなく、ＰＳＲＡＭのリフレッシ
ュを行うことができる。

【００８７】なお、タイマ３０５の設定期間（上の例で
は１４ｍ秒）を、ＰＳＲＡＭ３０２のリフレッシュ規定
の１／２以下の時間とすれば、ＰＳＲＡＭ３０２に対す
るアクセスがどのような条件になろうとも、その規定の
範囲内でリフレッシュを行うことができる。すなわち、
リフレッシュサイクルが２０４８回／３２m秒と規定さ
れたＰＳＲＡＭ３０２を制御する場合、タイマ３０５の
設定期間を１６m秒より短い時間に設定すれば良い。

【００８８】具体的に述べると、タイマ３０５は、シス
テムクロックＳＣＬＫを４２０００回数えた段階で、第
１の設定期間１４ｍ秒を計時したことを通知する信号Ｔ
１をアクティブ(Ｌ)にする。このようにすれば、仮に１
回目の１４ｍ秒では全くＰＳＲＡＭ３０２に対するアク
セスがなく、この設定期間の初期の段階で２０４８回リ
フレッシュが完了し、それに続く２回目の１４ｍ秒の期
間ではＰＳＲＡＭ３０２に対するアクセスが休みなく連
続し、この２回目の１４m秒経過後の割込処理によって
はじめてリフレッシュがなされるような状況になったと
しても、一度リフレッシュが行われ、次に同一のメモリ
領域に対しリフレッシュが行われるまでの期間の長さ
は、最も長くても１４m秒の２倍の２８m秒以下の期間と
なり、メーカ規定である３２m秒以内に必ず収まる。し
たがって、ＰＳＲＡＭについて規定されたリフレッシュ
サイクル内でリフレッシュが行われることが保証され
る。この結果、ＰＳＲＡＭの記憶データを確実に保持す
ることができる。

【００８９】このように、この情報処理装置では、第１
の設定期間１４ｍ秒が経過した時点で、ＰＳＲＡＭ３０
２に対するリフレッシュが一通り完了していないとき、
元のプログラムを一時中断し、ＰＳＲＡＭ３０２に対す
るアクセス以外の処理を行う割込プログラムを実行して
ＰＳＲＡＭ３０２に対するリフレッシュを可能にするの
で、ＰＳＲＡＭ３０２のリフレッシュを不足なく適正に
行うことができる。

【００９０】（第３の実施例）図１４は、本発明に係る
第３の実施例での情報処理装置の構成を示している。

【００９１】この情報処理装置は、前記第２の実施例の
情報処理装置をさらに変形したものであり、ＣＰＵ４０
１と、ＰＳＲＡＭ４０２と、メモリ制御回路４０３を備
えている。メモリ制御回路４０３は、システムの基本を
なすＣＰＵ４０１、ＰＳＲＡＭ４０２の周辺回路として
位置付けられ、リフレッシュ信号発生部４０６と、カウ
ンタ４０４と、タイマ４０５からなっている。図１４に
おいて、前記図１１と対応する構成要素の符号はさらに
１００だけ増加されている。

【００９２】前記第２の実施例と異なるのは、タイマ４
０５から、第１の設定期間（この例では１４ｍ秒）を計
時したことを通知する第１のリセット信号Ｔ１が出力さ
れるとともに、第２の設定期間（この例では１８ｍ秒）
を計時したことを通知する第２のリセット信号Ｔ２が出
力される点である。リフレッシュ信号発生部４０６は、
タイマ４０５から信号Ｔ２を受けると、直ちにＣＰＵ４
０１へリセット信号ＲＥＳＥＴを出力するようになって
いる。また、ＣＰＵ４０１は、リフレッシュ信号発生部
４０６からリセット信号ＲＥＳＥＴを受けると、直ちに
予め設定された初期プログラムに移行する。この初期プ
ログラムには回路状態に関係なく実行可能な命令群が記
述されている。ＣＰＵ４０１は、初期プログラムに移行
すると、すべての回路状態を初期化してソフトウェア暴
走状態から脱することができる。

【００９３】この情報処理装置の動作は図１３に示すフ
ローに従って行われる。

【００９４】ステップＳ４０１〜Ｓ４１１，Ｓ４１３〜
Ｓ４１５の動作は、それぞれ前記第２の実施例のステッ
プＳ３０１〜Ｓ３１１，Ｓ３１２〜３１４の動作と同じ
である。前記第２の実施例と異なるのは、ステップＳ３
１１でリフレッシュ発生部４０６がＣＰＵ４０１に対し
て割込要求をした後、何らかの異常によって割込プログ
ラムが正しく実行されず、割込プログラムに基づく必要
回数のリフレッシュが行われない場合に、次に述べるス
テップＳ４１２，Ｓ４１７の処理、すなわちＣＰＵ４０
１を初期プログラムへ移行させる処理を行う点にある。

【００９５】すなわち、ＣＰＵ４０１に対する割込要求
時点（Ｓ４１１）までプログラムが正常に実行されてい
れば、ＣＰＵ４０１は、リフレッシュ信号発生部４０６
から割込要求があった時点で実行中のプログラムを一時
中断し、割込要求発生時に実行することが予め定められ
ている割込プログラムを実行し、ＰＳＲＡＭ４０２に対
して必要なリフレッシュを実行する。しかし、割込要求
時点で、ソフトウェアのバグ等何らかの要因で、割込プ
ログラムにおいて前提となるべき回路条件等が崩れてい
る場合には、割込プログラムを正しく実行することがで
きず、いわゆるソフトウェア暴走状態に陥る恐れがあ
る。最悪のケースではＰＳＲＡＭ４０２に対するリフレ
ッシュが全くなされないまま放置される危険がある。そ
こで、このようなケースに対応するため、タイマ４０５
が第１の設定期間を計時して信号Ｔ１がアクティブ(Ｌ)
となった後も、タイマ４０５において計時を継続する。
そして、図１５に示すように、タイマ４０５は、信号Ｔ
１がアクティブとなった後、第２の設定期間（１８ｍ
秒）を計時したとき（Ｓ４１２）、信号Ｔ２をアクティ
ブ(Ｌ)とする。

【００９６】この第２の設定期間（１８ｍ秒）は次のよ
うな根拠に基づいて定められている。もし、ソフトウェ
ア暴走などがなく、割込要求に基づく割込プログラムが
正常に実行されているならば、既に述べたように、ＣＰ
Ｕの１実行サイクルにつき１回ＰＳＲＡＭ４０２に対す
るリフレッシュが行われる。このとき、ＰＳＲＡＭ４０
２に対するリフレッシュを最大２０４８回行えば、割込
プログラムの実行が終了して、タイマ４０５及びカウン
タ４０４が初期化される。割込プログラムの実行に要す
る時間は、実行サイクルの２０４８倍であり、システム
クロックＳＣＬＫの４０９６周期に相当する（この例で
は１実行サイクルがシステムクロックＳＣＬＫの２周期
分に相当する）。割込プログラムが正常に実行されてい
るならば、信号Ｔ１がアクティブとなった後、タイマ４
０５がシステムクロックＳＣＬＫを最大４０９６回数え
るまでに、必ずＰＳＲＡＭ４０２のリフレッシュが完了
する。そこで、信号Ｔ１がアクティブとなった後、タイ
マ４０５がシステムクロックＳＣＬＫを４０９６回分、
この例では５０００回分（１８ｍ秒）を計時したとき、
信号Ｔ２がアクティブとなるように定められる。システ
ムの動作が正常である限り、信号Ｔ２がアクティブとな
ることはない。逆に、信号Ｔ２がアクティブとなった場
合は、システムがソフトウェア暴走などの非正常状態に
陥っているとみなすことができる。

【００９７】信号Ｔ２がアクティブになると、リフレッ
シュ信号発生部４０６は直ちにリセット信号ＲＥＳＥＴ
をアクティブ(Ｈ)として、ＣＰＵ４０１をリセットする
(ステップＳ４１７)。ＣＰＵ４０１はリセットされた
後、予め設定された初期プログラムを実行する。この初
期プログラムには回路状態に関係なく実行可能な命令群
が記述されており、ＣＰＵ４０１はすべての回路状態を
初期化してソフトウェア暴走状態から脱する。したがっ
て、ＰＳＲＡＭ４０２に対するリフレッシュに関する動
作を正常状態に戻すことができる。

【００９８】このように、この情報処理装置は、何らか
の異常によって割込プログラムが正しく実行されない場
合に、タイマ４０５によって第２の設定期間を計時する
ことによって、ＣＰＵ４０１を初期プログラムへ移行さ
せて、正常動作に戻すことができる。したがって、ＰＳ
ＲＡＭ４０２のデータ保持に必要なリフレッシュを、適
正に行うことができる。

【００９９】

【発明の効果】以上より明らかなように、本発明におけ
る情報処理装置では、以下のような効果が得られる。

【０１００】本発明の情報処理装置では、ＰＳＲＡＭを
アクセスする実行サイクル以外の実行サイクルで、ＣＰ
Ｕの実行サイクルに同期してリフレッシュを行うので、
処理効率を低下させることなく、リフレッシュを実行す
ることができる。また、ＰＳＲＡＭをアクセスする時、
リフレッシュが競合してデータを破壊するような不具合
が起こらず、適正にリフレッシュを行うことができる。
また、リフレッシュ必要数を計数した時以降は、リセッ
トされるまでリフレッシュを行わないので、ＰＳＲＡＭ
のデータ保持仕様に比して、過剰にリフレッシュを実行
することがない。したがって、消費電流の増加を抑制す
ることができる。

【０１０１】さらに、第１の設定期間が経過した時点
で、ＰＳＲＡＭに対するリフレッシュが一通り完了して
いないとき、元のプログラムを一時中断し、ＰＳＲＡＭ
に対するアクセス以外の処理を行う割込プログラムを実
行してＰＳＲＡＭに対するリフレッシュを可能にするの
で、ＰＳＲＡＭのリフレッシュを不足なく適正に行うこ
とができる。

【０１０２】また、万一ソフトウェア暴走等の異常が発
生したとき、タイマが出力する第２のリセット信号によ
ってＣＰＵが強制的にリセットされ、正常の動作に戻る
ようになっている場合、ＰＳＲＡＭに対するリフレッシ
ュを適正に行うことができる。

【０１０３】また、第１の設定期間は、ＰＳＲＡＭにつ
いて規定されているリフレッシュサイクルの１／２以下
に設定されている場合、ＰＳＲＡＭに対するアクセスが
どのような条件になろうとも、メーカ規定の範囲内でリ
フレッシュを行うことができる。

【０１０４】また、第２の設定期間は、ＰＳＲＡＭを連
続して一通りリフレッシュするのに必要な時間を超える
長さに設定されている場合、割込プログラムが正常に実
行された場合は第２のリセット信号は出力されず、ソフ
トウエア暴走等の異常が発生したときにのみ第２のリセ
ット信号が出力される。したがって、異常が発生したと
きのみ、この第２のリセット信号によってＣＰＵがリセ
ットされ、異常状態を脱して、正常動作に戻ることがで
きる。したがって、ＰＳＲＡＭのデータ保持に必要なリ
フレッシュを、適正に行うことができる。

【図面の簡単な説明】

【図１】本発明に係る情報処理装置を説明する上で参考
となる情報処理装置の一構成を示す図である。

【図２】図１の情報処理装置の信号変化を示す図であ
る。

【図３】本発明に係る情報処理装置を説明する上で参考
となる別（第２）の情報処理装置の一構成を示す図であ
る。

【図４】図３の情報処理装置の信号変化を示す図であ
る。

【図５】図３の情報処理装置の動作手順を説明するフロ
ーチャートを示す図である。

【図６】本発明に係る第１の実施例での情報処理装置の
構成を示す図である。

【図７】図６の情報処理装置の信号変化を示す図であ
る。

【図８】図６の情報処理装置の信号変化を示す図であ
る。

【図９】図６の情報処理装置の信号変化を示す図であ
る。

【図１０】図６の情報処理装置の動作手順を説明するフ
ローチャートを示す図である。

【図１１】本発明に係る第２の実施例での情報処理装置
の構成を示す図である。

【図１２】図１１の情報処理装置の信号変化を示す図で
ある。

【図１３】図１１の情報処理装置の動作手順を説明する
フローチャートを示す図である。

【図１４】本発明に係る第３の実施例での情報処理装置
の構成を示す図である。

【図１５】図１４の情報処理装置の信号変化を示す図で
ある。

【図１６】図１４の情報処理装置の動作手順を説明する
図である。

【図１７】従来のシステムの動作を説明するタイムチャ
ートである。

【図１８】従来のシステムの構成を示す図である。

【符号の説明】

１，１０１，２０１，３０１，４０１ＣＰＵ２，１０２，２０２，３０２，４０２ＰＳＲＡＭ５リフレッシュ制御部１０５電圧検出器２０４，３０４，４０４カウンタ２０５，３０５，４０５タイマ２０６，３０６，４０６リフレッシュ信号発生部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−267896（ＪＰ，Ａ) 特開平５−182460（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/403 G06F 12/16 310

Claims

(57)【特許請求の範囲】

【請求項１】リフレッシュするか否かをレベルの高低
で表すリフレッシュ信号を受けて、このリフレッシュ信
号がリフレッシュをすることを表すレベル（以下「アク
ティブレベル」という。）であるときリフレッシュされ
るＰＳＲＡＭと、上記ＰＳＲＡＭに対する処理の実行サイクルを表す実行
サイクル基準信号と、上記ＰＳＲＡＭをアクセスするか
否かをレベルの高低で表すチップイネーブル信号とを出
力するＣＰＵと、リセットされた後、上記ＰＳＲＡＭに対してリフレッシ
ュを行った回数を計数して、上記ＰＳＲＡＭを一通りリ
フレッシュするのに必要なリフレッシュ必要数を計数す
るまでの期間はリフレッシュを実行可能なことを表すリ
フレッシュ実行可能指示信号を出力する一方、上記リフ
レッシュ必要数を計数した時以降はリフレッシュを停止
することを表すリフレッシュ停止指示信号を出力するカ
ウンタと、上記カウンタがリセットされた時から計時を開始して、
上記ＰＳＲＡＭについて規定されているリフレッシュサ
イクルに応じた第１の設定期間を計時した時、上記カウ
ンタをリセットするための第１のリセット信号を出力す
るタイマと、上記カウンタからリフレッシュ実行可能指示信号を受
け、かつ上記ＣＰＵから上記ＰＳＲＡＭをアクセスしな
いこと表すレベルのチップイネーブル信号を受けている
とき、上記実行サイクル基準信号に同期して、上記ＰＳ
ＲＡＭに対して上記リフレッシュ信号をアクティブレベ
ルで出力する一方、上記カウンタからリフレッシュ停止
指示信号を受け、又は上記ＣＰＵから上記ＰＳＲＡＭを
アクセスすること表すレベルのチップイネーブル信号を
受けているとき、上記ＰＳＲＡＭに対して上記リフレッ
シュ信号をリフレッシュしないことを表すレベル（以下
「非アクティブレベル」という。）で出力するリフレッ
シュ制御部を備えたことを特徴とする情報処理装置。
【請求項２】前記リフレッシュ制御部は、前記タイマ
が前記第１のリセット信号を出力した時点で前記カウン
タからリフレッシュ実行可能指示信号を受けていると
き、前記ＣＰＵに対して割込要求信号を出力し、前記ＣＰＵは、前記割込要求信号を受けた時から前記カ
ウンタがリフレッシュ停止指示信号を出力するまでの
間、前記ＰＳＲＡＭに対するアクセス以外の処理を行う
割込プログラムを実行して、前記チップイネーブル信号
を前記ＰＳＲＡＭをアクセスしないことを表すレベルに
保つ手段を有することを特徴とする請求項１記載の情報
処理装置。
【請求項３】前記タイマは、前記第１の設定期間が経
過した後計時を継続して、予め設定された第２の設定期
間を計時した時に、前記ＣＰＵの動作をリセットするた
めの第２のリセット信号を出力することを特徴とする請
求項２記載の情報処理装置。
【請求項４】前記第１の設定期間は、前記ＰＳＲＡＭ
について規定されているリフレッシュサイクルの１／２
以下に設定されていることを特徴とする請求項３記載の
情報処理装置。
【請求項５】前記第２の設定期間は、前記ＰＳＲＡＭ
を連続して一通りリフレッシュするのに必要な時間を超
える長さに設定されていることを特徴とする請求項３記
載の情報処理装置。