JPH117763A - Ｄｒａｍリフレッシュ制御方法及びその回路 - Google Patents

Abstract

(57)【要約】 【課題】 システムの処理速度低下，データの破壊を回
避でき、高速アクセスモードの効果を最大限に発揮でき
るＤＲＡＭリフレッシュ制御方式を提供する。 【解決手段】 リフレッシュ要求数をカウントするステ
ップ、リフレッシュ要求数が１以上の場合に現在のバス
サイクルがＤＲＡＭアクセスであるか否かを判定するス
テップ、ＤＲＡＭアクセスである場合はリフレッシュを
保留し、ＤＲＡＭアクセス以外のアクセスである場合は
リフレッシュを並列実行するステップ、保留されたリフ
レッシュ要求数が予め定めた保留数溜った場合には強制
的に保留回数分だけのリフレッシュを連続して実行させ
るステップを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムの記憶装置として利用されるダイナミックメモリ
（ＤＲＡＭ）のリフレッシュ制御方式に関するものであ
る。

【０００２】

【従来の技術】図６は、一般的なリフレッシュ制御回路
のブロック図である。図６に示すリフレッシュ制御回路
は、ＤＲＡＭ制御回路３とリフレッシュカウンタ１２か
ら構成されている。ＤＲＡＭ制御回路３は、ＤＲＡＭ４
をアクセスするためのロウアドレスストーブ信号ＲＡ
Ｓ、カラムアドレスストーブ信号ＣＡＳを生成し、リフ
レッシュ要求信号ＲＥＥＲＱを検出すると、ロウアドレ
スストーブ信号ＲＡＳ，カラムアドレスストーブ信号Ｃ
ＡＳを使用してリフレッシュを行うための信号を生成す
る。リフレッシュカウンタ１２は、カウントクロックＣ
ＬＫからカウントクロックを入力して、一定時間毎にオ
ーバフローすることでリフレッシュ要求信号ＲＥＦＲＱ
を発生する。

【０００３】次に図６に示す従来の回路の動作について
説明する。図７は、図６に示すリフレッシュ制御回路の
動作を示すフローチャートである。ＤＲＡＭ制御回路３
は、リフレッシュカウンタ１２からオーバーフロー出力
であるリフレッシュ要求信号ＲＥＦＲＱを検出すると
（ステップＳ３１）、バス使用権を獲得するためにＣＰ
Ｕ１１に対しバスホールド要求信号ＨＬＤＲＱをアクテ
ィブにする（ステップＳ３２）。バスホールド要求信号
ＨＬＤＲＱを検出したＣＰＵ１１は、それまで実行して
いた処理を中断し、ホールド状態に移行してバスを開放
した後、バスホールドアクノリッジ信号ＨＬＤＡＫをア
クティブにする。ＤＲＡＭ制御回路３は、バスホールド
アクノリッジ信号ＨＬＤＡＫがアクティブになったのを
検出すると（ステップＳ３３）、ＤＲＡＭ４のリフレッ
シュを実行する（ステップＳ３４）。

【０００４】リフレッシュ終了後、ＤＲＡＭ制御回路３
はバスホールド要求信号ＨＬＤＲＱをインアクテイブに
し（ステップＳ３５）、ＣＰＵ１１はバスホールド要求
信号ＨＬＤＲＱがインアクティブになったのを検出し
て、バスホールドアクノリッジ信号ＨＬＤＡＫをインア
クティブにし、ホールド状態から通常状態に復帰して中
断していた処理を再会する。この一連の動作をリフレッ
シュカウンタのオーバーフロー毎に行う。

【０００５】一般的にこの手法は分散型リフレッシュと
呼ばれ、リフレッシュ周期は１５μｓ程度である。然し
ながら上述の分散型リフレッシュ制御方式では、リフレ
ッシュ毎にバスホールドが発生するため、ＣＰＵのバス
使用効率が低下し、相対的にシステム全体の処理速度が
低下する。この問題を解決するために、特開平３−３７
８９１号公報「ダイナミック型半導体記憶装置のリフレ
ッシュ回路」（以下、第１の先行出願と称する）では、
リフレッシュを任意に設定した数まで保留し、設定値に
達したときにＣＰＵをバスホールドさせて設定値の回数
分だけ連続してリフレッシュを実行することで、バスホ
ールドの発生回数を減らし、バスの使用効率を向上させ
る技術が開示されている。

【０００６】

【発明が解決しようとする課題】上記のような従来の一
般的なＤＲＡＭリフレッシュ制御方式では、ＣＰＵがリ
フレッシュ毎に処理を中断しなければならないので、シ
ステム全体の処理速度が低下するという問題がある。ま
た第１の先行出願に係わるシフレッシュ制御方式であっ
ても、リフレッシュのためにバスホールドさせる点では
同じであり、バスホールドに起因するシステムの処理速
度の低下は避けられない。このような問題を解決する方
法の１つに、例えば特開平４−１４１８８６号公報「マ
イクロコンピュータ」（以下、第２の先行出願と称す
る）で開示された技術がある。この第２の先行出願のリ
フレッシュ制御方式は、ＤＲＡＭ以外のメモリアクセス
と同時にリフレッシュを並列動作させることで、リフレ
ッシュのためにバスホールドを発生させないようにし、
リフレッシュによるＣＰＵの処理の中断を無くすことと
している。

【０００７】然しながらこの第２の先行出願のリフレッ
シュ制御方式では、第１の問題として、リフレッシュ周
期以上にＤＲＡＭアクセスが連続して発生する場合に、
データの保証ができなくなる。このような場合に第２の
先行出願ではカウンタを設けておいて、カウンタのオー
バーフローでもリフレッシュを行うことで対処すること
としているが、ＤＲＡＭアクセスとリフレッシュが競合
した場合については考慮されてない。

【０００８】第２の問題として、ＤＲＡＭアクセス以外
のメモリアクセスであれば無条件でリフレッシュを行う
ため、ＤＲＡＭ以外のメモリに対してのアクセスが頻繁
に発生する場合に、リフレッシュが必要以上に行われて
しまい消費電流が増大する。

【０００９】第３の問題として、近年では同じロウアド
レスであればＲＡＳ信号をアクティブにしたままカラム
アドレスとＣＡＳ信号のみでアクセスし、ロウアドレス
を取り込む時間を削除することで高速にアクセスできる
ページモード等の高速アクセスモードを備えたＤＲＡＭ
が一般的であるが、このページモードを備えたＤＲＡＭ
に第２の先行技術のリフレッシュ制御方式を適用する
と、ページモードはリフレッシュを行った時点で終了し
てしまうため、ＤＲＡＭ以外のメモリアクセス後、つま
りリフレッシュ実行後の最初のＤＲＡＭアクセスはペー
ジミスヒットとなり、ページモードによる高速アクセス
を行うことができなくなる。この問題はＤＲＡＭ以外の
メモリアクセスの頻度が高くなるほど顕著に現れてしま
う等の問題点があった。

【００１０】本発明はかかる問題点を解決するためにな
されたものであり、可能な限りリフレッシュ動作をＤＲ
ＡＭアクセス以外のバスサイクルと同時に実行させるこ
とで、リフレッシュによるバスホールドを無くしてバス
の使用効率を向上させ、且つ高速アクセスモードを備え
たＤＲＡＭにおいてもリフレッシュ周期まではＤＲＡＭ
アクセス以外のバスサイクルが発生してもリフレッシュ
を実行せずに高速アクセスモードを可能な限り継続させ
ることで、ＤＲＡＭを使用するシステム全体の処理速度
の向上が図れるＤＲＡＭリフレッシュ制御方式を提供す
ることを目的としている。

【００１１】

【課題を解決するための手段】本発明のＤＲＡＭリフレ
ッシュ制御方法は、ＤＲＡＭのスペックで定められる規
定時間内に規定回数分のリフレッシュを開始させるため
のトリガを検出してＤＲＡＭリフレッシュ要求数をカウ
ントする第１のステップ、前記第１のステップによりカ
ウントされたＤＲＡＭリフレッシュ要求数が１以上の場
合に現在のバスサイクルがＤＲＡＭアクセスであるか否
かを判定する第２のステップ、前記第２のステップでの
判定がＤＲＡＭアクセスである場合はＤＲＡＭリフレッ
シュを保留する第３のステップ、前記第２のステップで
の判定がＤＲＡＭアクセス以外のアクセスである場合は
このバスサイクルとＤＲＡＭリフレッシュとを並列実行
する第４のステップ、前記第３のステップにより保留さ
れたＤＲＡＭリフレッシュ要求数が予め定めた保留数溜
った場合には、強制的にＣＰＵにバスをホールドさせ、
保留回数分だけのＤＲＡＭリフレッシュを連続して実行
させる第５のステップを備えたことを特徴とする。

【００１２】また本発明のＤＲＡＭリフレッシュ制御回
路は、ＤＲＡＭスペックで定められる規定時間内に規定
回数分のリフレッシュを開始させるためのトリガを出力
するリフレッシュ開始トリガ出力手段と、前記リフレッ
シュ開始トリガ出力手段のトリガをカウントし、カウン
ト数が予め定めた保留数に達した場合、バス制御装置に
対してバスホールド要求を出力し、またＤＲＡＭ制御回
路からのＤＲＡＭリフレッシュ終了出力によりカウント
数をデクリメントする機能を有するリフレッシュ要求カ
ウント手段と、現在のバスサイクルがＤＲＡＭアクセス
であるか否かを判定し、その結果を出力するＤＲＡＭア
クセス判定手段と、前記バス制御装置のバスホールドア
クノリッジ，前記リフレッシュ要求カウント手段のカウ
ント出力，前記ＤＲＡＭアクセス判定手段の出力より、
ＤＲＡＭリフレッシュを実行するか保留するかを決定す
るリフレッシュ実行・保留判定手段とを備えたことを特
徴とする。

【００１３】また、前記リフレッシュ要求カウント手段
は保留数設定手段を備え、その保留数が任意に設定され
る構成であることを特徴とする。

【００１４】さらに、前記保留数設定手段はレジスタで
構成され、前記ＣＰＵに備えられている入力手段により
その保留数が任意に設定される構成であることを特徴と
する。

【００１５】本発明のＤＲＡＭリフレッシュ制御方式は
上述のような方法および回路とすることにより、リフレ
ッシュをＤＲＡＭアクセス以外のバスサイクルと同時に
並列して実行させることで、リフレッシュのためバスが
ホールドされることによる処理の中断を減少させること
が可能となる。また、リフレッシュを保留回数分だけ連
続実行するようにしたので、ＤＲＡＭアクセスがリフレ
ッシュ周期を遥かに超過して連続した場合でも、ＤＲＡ
Ｍのデータ破壊を回避することが可能となる。さらに、
ＤＲＡＭアクセス以外のバスサイクルの発生または保留
数が設定値に達するまではＤＲＡＭリフレッシュを保留
することで、高速ページモード等の高速アクセスモード
を備えたＤＲＡＭにおいても、この高速アクセスモード
の効果を最大限に発揮させることが可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明のＤＲＡＭリフレッ
シュ制御方法の一実施形態を実施するための構成を示す
ブロック図であり、図１において、１はバス制御装置、
２はリフレッシュ開始トリガ出力手段、３はＤＲＡＭ制
御回路、４はＤＲＡＭ、５はＤＲＡＭアクセス判定手
段、６はリフレッシュ要求カウント手段、７はリフレッ
シュ実行・保留判定手段である。

【００１７】図１に示すように本実施形態のＤＲＡＭリ
フレッシュ制御方法は、システムのバスを制御，管理す
るバス制御装置１と、ＤＲＡＭ４に対してアクセスを行
うための信号を生成し、またリフレッシュ実行・保留手
段からのリフレッシュ要求信号を検出するとリフレッシ
ュを行うための信号を生成し、リフレッシュ終了後にリ
フレッシュ要求カウント手段６へリフレッシュ終了信号
を出力するＤＲＡＭ制御回路３と、システムで使用する
ＤＲＡＭのスペックで定められる規定時間内に規定回数
分のリフレッシュ開始トリガを出力するリフレッシュ開
始トリガ出力手段２と、このリフレッシュ開始トリガ出
力手段２の出力をカウントし、カウント数が特定の値に
達すると、バス制御装置１に対してバスホールド要求を
出力し、またＤＲＡＭ制御回路３からのリフレッシュ終
了出力によりカウント数をデクリメントする機能を有し
たリフレッシュ要求カウント手段６と、現在のバスサイ
クルがＤＲＡＭアクセスであるか否かを判定し、その結
果を出力するＤＲＡＭアクセス判定手段５と、バス制御
装置１のバスホールドアクノリッジと、リフレッシュ要
求カウント手段６のカウント出力と、ＤＲＡＭアクセス
判定手段５の出力とにより、リフレッシュを実行するか
保留するかを判定し、その結果を出力するリフレッシュ
実行・保留判定手段７との構成により実行される。

【００１８】図２は、図１に示す実施形態の動作を説明
するためのフローチャートである。リフレッシュ開始ト
リガ出力手段２からの出力を検出したリフレッシュ要求
カウント手段６は、リフレッシュ要求をカウントしてリ
フレッシュ実行・保留手段７へその情報を出力する。リ
フレッシュ要求カウント手段６のカウント数が１以上に
なったことを検出したリフレッシュ実行・保留手段７
は、ＤＲＡＭアクセス判定手段５からの出力により、現
在のバスサイクルがＤＲＡＭアクセスであるか否かを判
定し、ＤＲＡＭアクセスであればＤＲＡＭアクセス以外
のバスサイクルが発生するまで、リフレッシュ要求出力
を保留し、ＤＲＡＭアクセス以外のバスサイクルであれ
ばＤＲＡＭ制御回路３に対してリフレッシュ要求を出力
する。

【００１９】リフレッシュ要求を検出したＤＲＡＭ制御
回路３は、ＤＲＡＭ４のリフレッシュを実行し、リフレ
ッシュ終了信号をリフレッシュ要求カウント手段６へ出
力する。ＤＲＡＭ制御回路３からのリフレッシュ終了信
号を検出したリフレッシュ要求カウント手段６は、カウ
ント数をデクリメントする。カウント数のデクリメント
の結果カウント数が０になるまで上記動作を繰り返す
（Ｓ１〜Ｓ６の並列動作ステップ）。

【００２０】ＤＲＡＭアクセスが連続し、リフレッシュ
要求カウント手段６のカウント数が特定の値に達した場
合、リフレッシュ要求カウント手段６はバス制御装置１
に対してバスホールド要求を出力する（Ｓ７〜Ｓ９の保
留動作ステップ）。

【００２１】バス制御装置１は、バスホールド要求を検
出するとリフレッシュ制御装置にバス使用権を移すため
にシステムのバス調停を行い、バス使用権を確保したこ
とを示すバスホールドアクノリッジをリフレッシュ実行
・保留判定手段７へ出力する。バス制御装置１からのバ
スホールドアクノリッジを検出したリフレッシュ実行・
保留判定手段７は、強制的にリフレッシュ要求をＤＲＡ
Ｍ制御回路３へ出力する。リフレッシュ要求を検出した
ＤＲＡＭ制御回路３は、ＤＲＡＭ４に対しリフレッシュ
を実行し、リフレッシュ終了信号をリフレッシュ要求カ
ウント手段６へ出力する。ＤＲＡＭ制御回路３からのリ
フレッシュ終了信号を検出したリフレッシュ要求カウン
ト手段６は、カウント数をデクリメントする。カウント
数のデクリメントの結果カウント数が０になるまで、上
記動作を繰り返す（Ｓ１０〜Ｓ１４の強制動作ステッ
プ）。

【００２２】カウント数が０になった時点でリフレッシ
ュ要求カウント手段６は、バス制御装置１に対するバス
ホールド要求を解除する。バスホールド要求の解除を検
出したバス制御装置１は、バスホールドアクノリッジを
解除し、バス使用権をリフレッシュ制御装置から他のバ
スを使用する装置に移す。

【００２３】図３は、本発明のＤＲＡＭリフレッシュ制
御回路の一実施形態を示すブロック図である。図３にお
いて、図６と同一符号は同一又は相当部分を示し、１５
はＤＲＡＭデコード回路、１６はリフレッシュ要求判定
回路、１７は保留数設定手段（レジスタ）であり、シス
テム（ＣＰＵ）に備えられている入力手段（図示せず）
によりその保留数を任意に設定できる構成となってい
る。リフレッシュカウンタ１２は、基準クロックＣＬＫ
よりカウントアップし、一定周期毎にオーバーフローし
てオーバーフロー出力信号ＯＶをリフレッシュ要求判定
回路１６へ出力する。ＤＲＡＭデコード回路１５は、Ｄ
ＲＡＭアクセスであるか否かを判定し、ＤＲＡＭアクセ
ス以外のバスサイクルであれば、ＤＲＡＭ以外のアクセ
ス信号ＤＣＳをアクテイブにする。

【００２４】図４は、リフレッシュ要求判定回路１６の
構成の一例を示すブロック図である。図４に示すように
リフレッシュ要求判定回路１６は、リフレッシュ保留カ
ウンタ２１とＯＲゲート２２とＡＮＤゲート２３により
構成されている。リフレッシュ保留カウンタ２１は、保
留数設定レジスタ１７により予め保留数が設定され、リ
フレッシュカウンタ１２からのオーバーフロー出力信号
ＯＶの検出毎にカウントアップし、カウント数が保留数
設定レジスタ１７により設定された値と等しくなったと
きに、ＣＰＵ１１に対ホールド要求信号ＨＬＤＲＱを出
力する。また、ＤＲＡＭ制御回路３からのリフレッシュ
終了信号ＲＥＦＡＫの検出毎にカウント数をカウントダ
ウンする。さらにカウント数０の時にインアクティブに
なるステータス出力信号ＳＴＡＴＵＳを出力する。

【００２５】ＯＲゲート２２は、ＤＲＡＭデコード回路
１５の出力であるＤＲＡＭ以外アクセス信号ＤＣＳと、
ＣＰＵ１１がバスホールド状態に移行したことを示す出
力信号ＨＬＤＡＫを入力する２入力ＯＲゲートであり、
ＡＮＤゲート２３に対してリフレッシュ許可信号ＲＥＦ
ＥＮを出力する。ＡＮＤゲート２３は、ＯＲゲート２２
の出力であるリフレッシュ許可信号ＲＥＦＥＮと、リフ
レッシュ保留カウンタ２１のステータス出力信号ＳＴＡ
ＴＵＳを入力とする２入力ＡＮＤゲートであり、ＤＲＡ
Ｍ制御回路３に対してリフレッシュ要求信号ＲＥＦＲＱ
を出力する構成となっている。

【００２６】次に図５のフローチャートを参照し、図３
に示す制御回路の動作について説明する。予め保留数設
定レジスタ１７によりリフレッシュ保留カウンタ２１に
保留数を設定しておく。リフレッシュカウンタ１２は、
一定周期毎にオーバーフローし、オーバーフロー出力信
号ＯＶをリフレッシュ要求判定回路１６へ出力する。オ
ーバーフロー出力信号ＯＶを検出したリフレッシュ保留
カウンタ２１は、カウントアップし、リフレッシュ要求
を保留すると同時に、ステータス信号ＳＴＡＴＵＳをア
クティブにする。ＤＲＡＭデコード回路１５は、バスサ
イクルがＤＲＡＭアクセスか否かをバスサイクル毎に判
断し、ＤＲＡＭアクセス以外の場合にはＤＲＡＭ以外ア
クセス信号ＤＣＳをアクティブにする。ＯＲゲート２２
は、ＤＲＡＭデコード回路１５の出力であるＤＲＡＭ以
外アクセス信号ＤＣＳがアクティブになったことで、Ａ
ＮＤゲート２３に対してリフレッシュ許可信号ＲＥＦＥ
Ｎをアクティブにする。

【００２７】ＡＮＤゲート２３は、リフレッシュ保留カ
ウンタ２１のステータス出力信号ＳＴＡＴＵＳと、ＯＲ
ゲート２２の出力信号ＲＥＦＥＮが共にアクティブであ
れば、ＤＲＡＭ制御回路３に対してリフレッシュ要求信
号ＲＥＦＲＱを出力する。リフレッシュ要求信号ＲＥＦ
ＲＱを検出したＤＲＡＭ制御回路３は、ＤＲＡＭ４に対
してリフレッシュを行い、リフレッシュ終了後、リフレ
ッシュ終了信号ＲＥＦＡＫをリフレッシュ保留カウンタ
２１へ出力する。リフレッシュ終了信号ＲＥＦＡＫを検
出したリフレッシュ保留カウンタ２１は、カウントダウ
ンし、リフレッシュ保留数をデクリメントし、カウント
数が０であればステータス信号ＳＴＡＴＵＳをインアク
ティブにする（図５のＳ２１〜Ｓ２６の並列動作ステッ
プ）。

【００２８】ＤＲＡＭアクセス（ＤＲＡＭ以外アクセス
信号ＤＣＳがインアクティブ）がリフレッシュ周期を超
過して連続した場合は、リフレッシュ保留カウンタ２１
によりリフレッシュ要求を保留するが（図５のＳ２７〜
Ｓ２９の保留動作ステップ）、保留数が保留数設定レジ
スタ１７により設定された値と等しくなったとき、リフ
レッシュ保留カウンタ２１がＣＰＵ１１に対してバスホ
ールド要求ＨＬＤＲＱを出力する。ＣＰＵ１１はバスホ
ールド要求ＨＬＤＲＱを検出すると、処理を中断し、バ
スホールド状態へ移行すると同時にホールドアクノリッ
ジ信号ＨＬＤＡＫを出力する。

【００２９】以降の動作は上述と同様に行われ、リフレ
ッシュ保留数が０になり、リフレッシュ保留カウンタ２
１のステータス出力信号ＳＴＡＴＵＳがインアクティブ
になるまで連続してリフレッシュが行われる。保留数が
０になると、リフレッシュ保留カウンタ２１はステータ
ス出力信号ＳＴＡＴＵＳをインアクティブにし、同時に
バスホールド要求信号ＨＬＤＲＱをインアクテイブにす
る。バスホールド要求信号ＨＬＤＲＱのインアクテイブ
を検出したＣＰＵ１１は、ホールドアクノリッジ信号Ｈ
ＬＤＡＫをインアクティブにし、中断していた他のじょ
りを処理を再開する（図５のＳ３０〜Ｓ３４の強制動作
ステップ）。

【００３０】

【発明の効果】以上説明したように本発明のＤＲＡＭリ
フレッシュ制御方式は、第１に、リフレッシュのためＣ
ＰＵのバスがホールドされることによる他の処理の中断
を減少させ、システムの処理速度低下が回避できるとい
う効果がある。すなわち、リフレッシュをＤＲＡＭアク
セス以外のバスサイクルと同時に並列して実行させるこ
とで、リフレッシュを実行するためのバスホールドを発
生させないようにしたためである。例えば、動作周波数
２５ＭＨｚ（１クロック：４０ｎｓ）のＣＰＵと、リフ
レッシュサイクルが１０２４／１６ｍｓのＤＲＡＭを接
続したシステムにおいて、従来技術のリフレッシュ制御
方式を適用した場合、仮にリフレッシュにかかるクロッ
ク数を１０クロック，前後のバス調停時間が平均１７ク
ロックとすると、２７×１０２４で、２７６４８クロッ
クの間、リフレッシュに使用するためにＣＰＵの処理を
中断することになるが、本発明ではリフレッシュと他の
バスサイクルの並列実行が８０％の確率で行われ、リフ
レッシュ保留数の最大値を１０回と仮定すれば、下記の
計算式より、 １０２４×（１−０．８）／１０＝２０．４８ ２０．４８×（１０×１０＋１７）＝２３９７ リフレッシュによるＣＰＵの処理中断クロックは、２３
９７クロックとなり、従来技術と比較して１０％以下に
できる。

【００３１】第２に、ＤＲＡＭアクセスがリフレッシュ
周期を遥かに超過して連続した場合でも、ＤＲＡＭのデ
ータ破壊を回避できるという効果がある。リフレッシュ
保留回数が予め設定しておいた値に達した場合に、ＣＰ
Ｕをバスホールドさせリフレッシュを保留回数分だけ連
続実行するようにし、１回のバスホールドで複数回のリ
フレッシュを実行することで、バスホールドによる処理
速度低下を従来方式と比較して軽減できるようにしたた
めである。例として規定時間内にＴ回のリフレッシュを
行う必要があるＤＲＡＭの場合、従来技術ではＴ回のバ
スホールドが発生するが、本発明では設定する保留数を
ｎとした場合、バスホールドの発生回数はＴ／ｎ回とな
り、最悪の条件であっても従来技術の１／ｎ以下に抑え
ることができる。

【００３２】第３は、高速ページモード等の高速アクセ
スモードを備えたＤＲＡＭにおいても、この高速アクセ
スモードの効果を最大限に発揮させることができるとい
う効果がある。リフレッシュ要求信号ＲＥＦＲＱの基本
出力判定基準をリフレッシュカウンタからのリフレッシ
ュ要求を検出後で、且つＤＲＡＭアクセス以外のバスサ
イクルであるとし、更にＤＲＡＭアクセス以外のバスサ
イクルの発生または保留数が設定値に達するまでは、リ
フレッシュを保留することで、リフレッシュを実行する
ことによる高速アクセスモードの解除を可能な限り遅ら
せたためである。例えば、リフレッシュカウンタからの
リフレッシュ要求周期がＴμｓの場合、従来例では最大
Ｔμｓでページモードが終了するが、本発明では設定す
る保留数をｎとすると、最大Ｔｎμｓとなり、従来技術
と比較してｎ倍の時間ページモードを継続できることに
なる。

【図面の簡単な説明】

【図１】本発明のＤＲＡＭリフレッシュ制御方法の一実
施形態を実施するための構成を示すブロック図である。

【図２】図１に示す実施形態の動作を説明するためのフ
ローチャートである。

【図３】本発明のＤＲＡＭリフレッシュ制御回路の一実
施形態を示すブロック図である。

【図４】図３に示すリフレッシュ要求判定回路１６の構
成の一例を示すブロック図である。

【図５】図３に示す回路の動作を説明するためのフロー
チャートである。

【図６】従来のこの種のＤＲＡＭリフレッシュ制御回路
の一例を示すブロック図である。

【図７】図６に示す回路の動作を説明するためのフロー
チャートである。

【符号の説明】

１ バス制御装置 ２ リフレッシュ開始トリガ出力手段 ３ ＤＲＡＭ制御回路 ４ ＤＲＡＭ ５ ＤＲＡＭアクセス判定手段 ６ リフレッシュ要求カウント手段 ７ リフレッシュ実行・保留判定手段 １１ ＣＰＵ １２ リフレッシュカウンタ １５ ＤＲＡＭデコード回路 １６ リフレッシュ要求判定回路 １７ 保留数設定手段 ２１ リフレッシュ保留カウンタ ２２ ＯＲゲート ２３ ＡＮＤゲート

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ダイナミックメモリ（以下ＤＲＡＭと記
   す）のリフレッシュを行うＤＲＡＭリフレッシュ制御方
   法において、 当該ＤＲＡＭのスペックで定められる規定時間内に規定
   回数分のＤＲＡＭリフレッシュを開始させるためのトリ
   ガを検出してリフレッシュ要求数をカウントする第１の
   ステップ、 前記第１のステップによりカウントされたＤＲＡＭリフ
   レッシュ要求数が１以上の場合に現在のバスサイクルが
   ＤＲＡＭアクセスであるか否かを判定する第２のステッ
   プ、 前記第２のステップでの判定がＤＲＡＭアクセスである
   場合はＤＲＡＭリフレッシュを保留する第３のステッ
   プ、 前記第２のステップでの判定がＤＲＡＭアクセス以外の
   アクセスである場合はこのバスサイクルとＤＲＡＭリフ
   レッシュとを並列実行する第４のステップ、 前記第３のステップにより保留されたＤＲＡＭリフレッ
   シュ要求数が予め定めた保留数溜った場合には、強制的
   にＣＰＵにバスをホールドさせ、保留回数分だけのＤＲ
   ＡＭリフレッシュを連続して実行させる第５のステッ
   プ、 を備えたことを特徴とするＤＲＡＭリフレッシュ制御方
   法。
2. 【請求項２】 ＤＲＡＭのリフレッシュを行うＤＲＡＭ
   リフレッシュ制御回路において、 当該ＤＲＡＭのスペックで定められる規定時間内に規定
   回数分のリフレッシュを開始させるためのトリガを出力
   するリフレッシュ開始トリガ出力手段と、 前記リフレッシュ開始トリガ出力手段のトリガをカウン
   トし、カウント数が予め定めた保留数に達した場合、バ
   ス制御装置に対してバスホールド要求を出力し、またＤ
   ＲＡＭ制御回路からのＤＲＡＭリフレッシュ終了出力に
   よりカウント数をデクリメントする機能を有するリフレ
   ッシュ要求カウント手段と、 現在のバスサイクルがＤＲＡＭアクセスであるか否かを
   判定し、その結果を出力するＤＲＡＭアクセス判定手段
   と、 前記バス制御装置のバスホールドアクノリッジ，前記リ
   フレッシュ要求カウント手段のカウント出力，前記ＤＲ
   ＡＭアクセス判定手段の出力より、ＤＲＡＭリフレッシ
   ュを実行するか保留するかを決定するリフレッシュ実行
   ・保留判定手段と、 を備えたことを特徴とするＤＲＡＭリフレッシュ制御回
   路。
3. 【請求項３】 前記リフレッシュ要求カウント手段は保
   留数設定手段を備え、その保留数が任意に設定される構
   成であることを特徴とする請求項２記載のＤＲＡＭリフ
   レッシュ制御回路。
4. 【請求項４】 前記保留数設定手段はレジスタで構成さ
   れ、前記ＣＰＵに備えられている入力手段によりその保
   留数が任意に設定される構成であることを特徴とする請
   求項３記載のＤＲＡＭリフレッシュ制御回路。