JPS59178696A - メモリテスタ - Google Patents
メモリテスタInfo
- Publication number
- JPS59178696A JPS59178696A JP58054229A JP5422983A JPS59178696A JP S59178696 A JPS59178696 A JP S59178696A JP 58054229 A JP58054229 A JP 58054229A JP 5422983 A JP5422983 A JP 5422983A JP S59178696 A JPS59178696 A JP S59178696A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- information
- memory
- address
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｔｉ＋ 発明の技術分野
本発明は１．メモリテスタ、特にＩＣメモリの試験に要
する時間の短縮を図ることができるメモリテスタに関す
るものである。
する時間の短縮を図ることができるメモリテスタに関す
るものである。
（２）従来技術と問題点
従来、ＩＣメモリをテストする際のアドレッシング動作
においては、一つのアドレスカウンタを用意し、ロー・
アドレス（ＲＯＷ ａｄｄｒｅｓｓ）とコラムアドレス
（ＣＯＬＵＭＮ ａｄｄｒｅｓｓ）とに分けて被試験
メモリ（ＭＵＴ ： ＭｅｍｏｒｙＵｎｄｅｒＴｅｓｔ
）に供給するようにしていた。
においては、一つのアドレスカウンタを用意し、ロー・
アドレス（ＲＯＷ ａｄｄｒｅｓｓ）とコラムアドレス
（ＣＯＬＵＭＮ ａｄｄｒｅｓｓ）とに分けて被試験
メモリ（ＭＵＴ ： ＭｅｍｏｒｙＵｎｄｅｒＴｅｓｔ
）に供給するようにしていた。
第１図は、所定のビット容量を持つランダム・アクセス
・メモリ（ＲＡＭ）のアドレッシング動作状態を示した
図であり、同図中、符号１はアドレスカウンタ（アドレ
スレジスタとも言う）、符号２はＭＵＴ−ｒ示す。アド
レスカウンタ１はテストアドレスとしてロー・アドレス
及びコラム・アドレスを供給するため、それぞれロー・
アドレスカウンタ部１ａ及びコラム・アドレスカウンタ
部１ｂを有し、最下位ピントＡ。から最上位ピッ） Ａ
ｍ （例えば１６にビット・ＲＡＭではｍ＝１３）ｔで
カウントアツプされる。そして、−カウントアツプ・サ
イクルの終了によって一つのメモリに対するテストが終
り、次のメモリのテストへと移って行く。
・メモリ（ＲＡＭ）のアドレッシング動作状態を示した
図であり、同図中、符号１はアドレスカウンタ（アドレ
スレジスタとも言う）、符号２はＭＵＴ−ｒ示す。アド
レスカウンタ１はテストアドレスとしてロー・アドレス
及びコラム・アドレスを供給するため、それぞれロー・
アドレスカウンタ部１ａ及びコラム・アドレスカウンタ
部１ｂを有し、最下位ピントＡ。から最上位ピッ） Ａ
ｍ （例えば１６にビット・ＲＡＭではｍ＝１３）ｔで
カウントアツプされる。そして、−カウントアツプ・サ
イクルの終了によって一つのメモリに対するテストが終
り、次のメモリのテストへと移って行く。
このようなメモリテストの操作手順’ｅＭＵ Ｔ２側に
ついてみると、第２図に示すようになる。
ついてみると、第２図に示すようになる。
これは、１個のメモリについてのメモリテストの一般的
な操作順序を示すものである。ＭＵＴ２にはロー・アド
レス方向Ｒに所定行数、コラム・アドレス方向Ｃに所定
段数（１６にビットのものでは共に１２８行、１２８段
、６４にピントのものでは共に２５６行、２５６段）の
素子３が埋設されておシ、各素子３はメモリの１ビツト
に相当している。このＭＵＴ２’（ｉ＝テストするには
、先ずアドレスカウンタ１のロー・アドレスカウンタ部
１ａにおいてカウント動作がなされ、００段の素子３に
対しＣｏｃｏ番地、ＣｏＲ１番地・・・というようにロ
ー・アドレス方向Ｒへのテストが実行される。そしてロ
ー・アドレスカウンタ部１ａがカウントアツプすると、
コラム・アドレスカウンタ部１ｂにおける桁上けが行な
われ、コラム・アドレス方向Ｃへ一段進んだ０１段へと
テスト段がシフトされ、再ひロー・アドレスカウンタ部
１ａカウント動作によりＣ１段の素子３に対しロー・ア
ドレス方向Ｒへのテストが実行される。
な操作順序を示すものである。ＭＵＴ２にはロー・アド
レス方向Ｒに所定行数、コラム・アドレス方向Ｃに所定
段数（１６にビットのものでは共に１２８行、１２８段
、６４にピントのものでは共に２５６行、２５６段）の
素子３が埋設されておシ、各素子３はメモリの１ビツト
に相当している。このＭＵＴ２’（ｉ＝テストするには
、先ずアドレスカウンタ１のロー・アドレスカウンタ部
１ａにおいてカウント動作がなされ、００段の素子３に
対しＣｏｃｏ番地、ＣｏＲ１番地・・・というようにロ
ー・アドレス方向Ｒへのテストが実行される。そしてロ
ー・アドレスカウンタ部１ａがカウントアツプすると、
コラム・アドレスカウンタ部１ｂにおける桁上けが行な
われ、コラム・アドレス方向Ｃへ一段進んだ０１段へと
テスト段がシフトされ、再ひロー・アドレスカウンタ部
１ａカウント動作によりＣ１段の素子３に対しロー・ア
ドレス方向Ｒへのテストが実行される。
しかしながら、このような従来のメモリテスタ１にあっ
ては、コラム・アドレスカウンタ部１ｂにおける桁上げ
動作の度毎にロー・アドレスカウンタ部１ａの各ビット
がオール０（ゼロ）からオールｌへとカウントアツプし
て行くから、ＭＵＴ ２の成る段ではロー・アドレス方
向Ｒに全ての素子３がテストされる。ところが実際には
、ＭＵＴＺ内における所定区域の素子３についてはデー
タを使用しないという事態が時として生じる。例えば第
２図中、Ｃｎ段においてＣｎＲ。
ては、コラム・アドレスカウンタ部１ｂにおける桁上げ
動作の度毎にロー・アドレスカウンタ部１ａの各ビット
がオール０（ゼロ）からオールｌへとカウントアツプし
て行くから、ＭＵＴ ２の成る段ではロー・アドレス方
向Ｒに全ての素子３がテストされる。ところが実際には
、ＭＵＴＺ内における所定区域の素子３についてはデー
タを使用しないという事態が時として生じる。例えば第
２図中、Ｃｎ段においてＣｎＲ。
番地からＣｎＲｎ番地までは使用するが、ＣｎＲｎ十１
４地からＣｎＲｍ番地丑番地同図中側線で示しである）
は使用しないという場合、メモリテストを行なうに当っ
ては、ＣｎＲｎ番地までのテストが終った後は、直ちに
Ｃｎ＋１段の素子３に対してメモリテスト行ってもメモ
リテストの信頼性に関して特に不都合は生じず、却って
時間の節約になる。それにも拘らず、従来においては、
ロー・アドレスカウンタ部１ａのカウント順にメモリテ
ストを行なうからテスト時間が長くなるという不具合が
あった。
４地からＣｎＲｍ番地丑番地同図中側線で示しである）
は使用しないという場合、メモリテストを行なうに当っ
ては、ＣｎＲｎ番地までのテストが終った後は、直ちに
Ｃｎ＋１段の素子３に対してメモリテスト行ってもメモ
リテストの信頼性に関して特に不都合は生じず、却って
時間の節約になる。それにも拘らず、従来においては、
ロー・アドレスカウンタ部１ａのカウント順にメモリテ
ストを行なうからテスト時間が長くなるという不具合が
あった。
また、このような従来のメモリテスタにあっては、上記
の如き１．６ Ｋビン）ＲＡＭのテスト用に作られたも
ので６４にピッ）ＲＡＭのテストを試みた場合、或はそ
の逆の場合においては第１図の回路をそのまま流用する
ことは出来ず、各記憶容量のメモリのテストに適したメ
モリテスタを複数用意するか又は、１個のメモリテスタ
をハードウェアの点で変更する必要があった。
の如き１．６ Ｋビン）ＲＡＭのテスト用に作られたも
ので６４にピッ）ＲＡＭのテストを試みた場合、或はそ
の逆の場合においては第１図の回路をそのまま流用する
ことは出来ず、各記憶容量のメモリのテストに適したメ
モリテスタを複数用意するか又は、１個のメモリテスタ
をハードウェアの点で変更する必要があった。
このため汎用性に乏しく経済的にも不利になる恐れがあ
った。
った。
（３）発明の目的
本発明は、このような従来の問題点に着目してなされた
もので、その目的は、汎用性に秀れ且つメモリテストの
信頼性を維持しつつ、このテストに要する時間の短縮を
図ることが可能なメモリテスタを提供することによシ、
上記従来技術の問題点を解決することである。
もので、その目的は、汎用性に秀れ且つメモリテストの
信頼性を維持しつつ、このテストに要する時間の短縮を
図ることが可能なメモリテスタを提供することによシ、
上記従来技術の問題点を解決することである。
（４）発明の構成
本発明は、上記目的を達成すべく、メモリテスタを、被
試験メモリにロー・アドレスを供給するだめのロー−ア
ドレス供給用カウンタと、被試験メモリにコラム・アド
レスを供給するためのコラム・アドレス供給用カウンタ
と、コラム・アドレス供給用カウンタにおけるキャリー
情報を保持するだめのレジスタと、このレジスタ及びロ
ー・アドレス供給用カウンタからの情報が入力されると
共に、ロー・アドレス供給用カウンタ及びコラムアドレ
ス供給用カウンタの計数を指示するための比較器とから
構成し、比較器には、」二記ローアドレス供給用カウン
タからの情報とレジスタからの情報とを比較して両者が
一致したときロー・アドレスカウンタにクリア情報、コ
ラム・アドレス供給用カウンタにキャリー情報を送出さ
せ、当該情報に基づいてロー・アドレス供給用カウンタ
及びコラム・アドレス供給用カウンタを動作せしめつつ
これらのカウンタの出力信号を被試験メモリに供給する
ようにしたことを要旨とするものである。
試験メモリにロー・アドレスを供給するだめのロー−ア
ドレス供給用カウンタと、被試験メモリにコラム・アド
レスを供給するためのコラム・アドレス供給用カウンタ
と、コラム・アドレス供給用カウンタにおけるキャリー
情報を保持するだめのレジスタと、このレジスタ及びロ
ー・アドレス供給用カウンタからの情報が入力されると
共に、ロー・アドレス供給用カウンタ及びコラムアドレ
ス供給用カウンタの計数を指示するための比較器とから
構成し、比較器には、」二記ローアドレス供給用カウン
タからの情報とレジスタからの情報とを比較して両者が
一致したときロー・アドレスカウンタにクリア情報、コ
ラム・アドレス供給用カウンタにキャリー情報を送出さ
せ、当該情報に基づいてロー・アドレス供給用カウンタ
及びコラム・アドレス供給用カウンタを動作せしめつつ
これらのカウンタの出力信号を被試験メモリに供給する
ようにしたことを要旨とするものである。
（５）発明の実施例
以下本発明の実施例全添付の図面を参照して詳細に説明
する。
する。
第３図は、本発明の一実施例を示すブロック図である。
この実施例に係るメモリテスタ１０は、ロー・アドレス
供給用カウンタとして動作する作を行なわせるだめのレ
ジスタ１３と、Ｘカウンタ１１の出力信号及びレジスタ
１３の出力信号を入力信号として受入れる比較器（図中
、ＣＯＭで示す）１４とを有して成る。Ｘカウンタ１１
、Ｘカウンタ１２には互いに独立したカウンタが使用さ
れておシ、それぞれメモリテストに必要なアドレスを確
保するだけのアドレス幅を有すると共に、上記アドレス
カウンタにおけるロー・アドレスカウンタ部１ａｓ コ
ラム・アドレスカウンタ部１ｂと同様の機能を有してい
る。また、Ｘカウンタ１１はロー・アドレス信号線１６
、Ｘカウンタ１２ハコラム・アドレス信号線１１によっ
てＭＵＴ１５に接続され、このＭＵＴ１５にロー・アド
レス、コラム・アドレスを供給すると共に、ローアドレ
ス信号線１６は、比較器１４につながれてＸカウンタ１
１の出力情報を当該比較器１４に入力するようになって
いる。
供給用カウンタとして動作する作を行なわせるだめのレ
ジスタ１３と、Ｘカウンタ１１の出力信号及びレジスタ
１３の出力信号を入力信号として受入れる比較器（図中
、ＣＯＭで示す）１４とを有して成る。Ｘカウンタ１１
、Ｘカウンタ１２には互いに独立したカウンタが使用さ
れておシ、それぞれメモリテストに必要なアドレスを確
保するだけのアドレス幅を有すると共に、上記アドレス
カウンタにおけるロー・アドレスカウンタ部１ａｓ コ
ラム・アドレスカウンタ部１ｂと同様の機能を有してい
る。また、Ｘカウンタ１１はロー・アドレス信号線１６
、Ｘカウンタ１２ハコラム・アドレス信号線１１によっ
てＭＵＴ１５に接続され、このＭＵＴ１５にロー・アド
レス、コラム・アドレスを供給すると共に、ローアドレ
ス信号線１６は、比較器１４につながれてＸカウンタ１
１の出力情報を当該比較器１４に入力するようになって
いる。
レジスタ１３はＸカウンタ１２のキャリー情報を保持す
ると共に、このキャリー情報は外部から自由に書換えで
きるようになっている。比較器１４はＸカウンタ１１か
らの出力情報とレジスタ１３からのキャリー情報と全比
較し、両者が一致したときはＸカウンタ１１に向けてク
リア情報、Ｘカウンタ１２に向けてキャリー情報を送る
よう構成されている。
ると共に、このキャリー情報は外部から自由に書換えで
きるようになっている。比較器１４はＸカウンタ１１か
らの出力情報とレジスタ１３からのキャリー情報と全比
較し、両者が一致したときはＸカウンタ１１に向けてク
リア情報、Ｘカウンタ１２に向けてキャリー情報を送る
よう構成されている。
かかる構成にすることにより、メモリテストに際して、
第２図中Ｃｎ段のＣｎＲｎ＋１番地からＣｎＲｒｎ番地
までの素子３についてはメモリテストを省略したい場合
、レジスタ１３に所定のキャリー情報全保持させておく
。こうしておけばＸカウンタ１１のカウントアツプ動作
によ！＋ＭＵＴ２における各番地の素子３に対するメモ
リテストが一定の動作タイミングに従いながら順次進行
し、Ｃｎ段でロー・アドレス方向Ｒに進みつつあるとき
、ＣｎＲｎ番地まで来ると、比較器１４がＸカウンタ１
１からの出力情報とレジスタ１３からのキャリー情報と
の一致を検知し、Ｘカウンタ１１へはクリア情報、Ｘカ
ウンタ１２へはキャリー情報を送る。
第２図中Ｃｎ段のＣｎＲｎ＋１番地からＣｎＲｒｎ番地
までの素子３についてはメモリテストを省略したい場合
、レジスタ１３に所定のキャリー情報全保持させておく
。こうしておけばＸカウンタ１１のカウントアツプ動作
によ！＋ＭＵＴ２における各番地の素子３に対するメモ
リテストが一定の動作タイミングに従いながら順次進行
し、Ｃｎ段でロー・アドレス方向Ｒに進みつつあるとき
、ＣｎＲｎ番地まで来ると、比較器１４がＸカウンタ１
１からの出力情報とレジスタ１３からのキャリー情報と
の一致を検知し、Ｘカウンタ１１へはクリア情報、Ｘカ
ウンタ１２へはキャリー情報を送る。
これにより、次の動作タイミングではＸカウンタ１１は
クリアされてオール０となる一方、Ｘカウンタ１２はカ
ウントアツプされる。この動作により、第２図に示すＭ
ＵＴＺ内ではＣｎ＋１１’（ｏ番地の素子３がメモリテ
ストの対象として指定されたことになり、以下Ｘカウン
タ１１のカウントアツプ動作によってＣｎ＋１段の素子
３に対してロー−アドレス方向Ｒへのテストが続行され
る。
クリアされてオール０となる一方、Ｘカウンタ１２はカ
ウントアツプされる。この動作により、第２図に示すＭ
ＵＴＺ内ではＣｎ＋１１’（ｏ番地の素子３がメモリテ
ストの対象として指定されたことになり、以下Ｘカウン
タ１１のカウントアツプ動作によってＣｎ＋１段の素子
３に対してロー−アドレス方向Ｒへのテストが続行され
る。
結局、以上の一連の動作によってＣｎ段におけるＣｎＲ
ｎ＋１番地からＣｎＲｍ番地までの素子３に対するテス
トは省略されたことになシ、メモリテストのスピードア
ンプが図られる。
ｎ＋１番地からＣｎＲｍ番地までの素子３に対するテス
トは省略されたことになシ、メモリテストのスピードア
ンプが図られる。
なお、レジスタ１３へのキャリー情報の保持のし方によ
っては、所定の段については全ての素子３に対するメモ
リテストを省略したり、或はコラム・アドレス方向Ｃへ
の所定の段数についてはメモリテス）ｋ省略することも
出来、メモリテストのスピードアンプ化はよシ一層増進
される。
っては、所定の段については全ての素子３に対するメモ
リテストを省略したり、或はコラム・アドレス方向Ｃへ
の所定の段数についてはメモリテス）ｋ省略することも
出来、メモリテストのスピードアンプ化はよシ一層増進
される。
更にまた、Ｘカウンタ１１のカウントアツプ動作の途中
において当該Ｘカウンタ１１をクリア、Ｙカウンタをカ
ウントアツプすることが出来るから、この機能を活用し
て記憶容量の異なる各種のＩＣメモリの試験を共通に行
なうことが出来る。例えばＸカウンタ１１、Ｘカウンタ
１２としては６４にビットＲＡＭについてのメモリテス
トが出来るように構成（共に８ビツトのカウント容量を
持つ）しである場合において、このメモリテスタ１０で
１６にビットＲＡＭについてのメモリテストを行うには
、Ｘカウンタ１１の下位７ビツトがオール１になった時
に比較器１４が作動するようにレジスタ１３にキャリー
情報を保持させておけばよい。こうしておけば、１６に
ピッ）ＲＡＭの成る段においてロー・アドレス方向Ｒへ
のメモリテストが終了した時点（下位７ビツトがオール
ｌ）で比較器１４からＸカウンタ１１へはクリア情報、
Ｘカウンタ１２へはキャリー情報が送られるから、コラ
ム・アドレス方向への段シフトが自動的に行なわれ、１
６にビットＲＡＭについてのメモリテストが行なわれる
。
において当該Ｘカウンタ１１をクリア、Ｙカウンタをカ
ウントアツプすることが出来るから、この機能を活用し
て記憶容量の異なる各種のＩＣメモリの試験を共通に行
なうことが出来る。例えばＸカウンタ１１、Ｘカウンタ
１２としては６４にビットＲＡＭについてのメモリテス
トが出来るように構成（共に８ビツトのカウント容量を
持つ）しである場合において、このメモリテスタ１０で
１６にビットＲＡＭについてのメモリテストを行うには
、Ｘカウンタ１１の下位７ビツトがオール１になった時
に比較器１４が作動するようにレジスタ１３にキャリー
情報を保持させておけばよい。こうしておけば、１６に
ピッ）ＲＡＭの成る段においてロー・アドレス方向Ｒへ
のメモリテストが終了した時点（下位７ビツトがオール
ｌ）で比較器１４からＸカウンタ１１へはクリア情報、
Ｘカウンタ１２へはキャリー情報が送られるから、コラ
ム・アドレス方向への段シフトが自動的に行なわれ、１
６にビットＲＡＭについてのメモリテストが行なわれる
。
（６）発明の詳細
な説明したように、本発明によれば、被試験メモリにテ
ストアドレスを供給するだめのアドレスカウンタとして
Ｘ、Ｙ二つの独立したカウンタと、Ｘカウンタのキャリ
ー情報を保持するレジスタと、Ｘカウンタとレジスタと
の出力情報を比較して一致した時Ｘカウンタにクリア情
報、Ｘカウンタに桁上げ情報を指示する比較回路を備え
たメモリテスタとしたため、メモリテストの不要な素子
は省略してメモリのテストが出来るようになシ、メモリ
テストのスピードアンプを図り、その分コンピュータ等
の装置における通常の演算処理時間を増大させることが
出来るようになった。また、Ｘカウンタのカウントアン
プ動作の途中において当該Ｘカウンタをクリア、Ｘカウ
ンタをカウントアツプすることが出来るから、ハードウ
ェアの変更を伴うことなく記憶容量の異なる各種のＩＣ
メモリの試験が行なえる等種々の効果を奏することがで
きる。
ストアドレスを供給するだめのアドレスカウンタとして
Ｘ、Ｙ二つの独立したカウンタと、Ｘカウンタのキャリ
ー情報を保持するレジスタと、Ｘカウンタとレジスタと
の出力情報を比較して一致した時Ｘカウンタにクリア情
報、Ｘカウンタに桁上げ情報を指示する比較回路を備え
たメモリテスタとしたため、メモリテストの不要な素子
は省略してメモリのテストが出来るようになシ、メモリ
テストのスピードアンプを図り、その分コンピュータ等
の装置における通常の演算処理時間を増大させることが
出来るようになった。また、Ｘカウンタのカウントアン
プ動作の途中において当該Ｘカウンタをクリア、Ｘカウ
ンタをカウントアツプすることが出来るから、ハードウ
ェアの変更を伴うことなく記憶容量の異なる各種のＩＣ
メモリの試験が行なえる等種々の効果を奏することがで
きる。
第１図は従来のメモリテスタによるメモリのアドレッシ
ングを示すブロック図、第２図は１個のメモリについて
のメモリテストの進行状態を示すだめの概略説明図、第
３図は本発明の一実施例を示すブロック図である。 １０・・・メモリテスタ １１・・・Ｘカウンタ（ロー−アドレス供給用カウンタ
） １２・・・Ｘカウンタ（コラム・アドレス供給用カウン
タ）１３・・・レジスタ １４・・・比較器 １５・・・ＭＵＴ（被試験メモリ） １６・・・ロー・アドレス信号線 １Ｔ・・・コラム・アドレス信号線 特許出願人 富士通株式会社
ングを示すブロック図、第２図は１個のメモリについて
のメモリテストの進行状態を示すだめの概略説明図、第
３図は本発明の一実施例を示すブロック図である。 １０・・・メモリテスタ １１・・・Ｘカウンタ（ロー−アドレス供給用カウンタ
） １２・・・Ｘカウンタ（コラム・アドレス供給用カウン
タ）１３・・・レジスタ １４・・・比較器 １５・・・ＭＵＴ（被試験メモリ） １６・・・ロー・アドレス信号線 １Ｔ・・・コラム・アドレス信号線 特許出願人 富士通株式会社
Claims (1)
- 被試験メモリにロー・アドレスを供給するだめのロー・
アドレス供給用カウンタと、被試験メモリにコラム・ア
ドレスを供給するだめのコラム・アドレス供給用カウン
タと、コラム会アドレス供給用カウンタにおけるキャリ
ー情報を保持するだめのレジスタと、このレジスタ及び
ロー・アドレス供給用カウンタからの情報が入力される
と共にロー−アドレス供給用カウンタ及びコラム・アド
レス供給用カウンタの計数を指示するだめの比較器とを
そなえ、比較器は、上記ロー・アドレス供給用カウンタ
からの情報とレジスタからの情報とを比較して両者が一
致したときロー・アドレス供給用カウンタにクリア情報
、コラム−アドレス供給用カウンタにキャリー情報を送
り、当該情報に基づいてロー・アドレス供給用カウンタ
及びコラム・アドレス供給用カウンタを動作せしめつつ
、これらのカウンタの出力信号を被試験メモリに供給す
るようにしたことを特徴とするメモリテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054229A JPS59178696A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58054229A JPS59178696A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59178696A true JPS59178696A (ja) | 1984-10-09 |
Family
ID=12964709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58054229A Pending JPS59178696A (ja) | 1983-03-30 | 1983-03-30 | メモリテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0477943A (ja) * | 1990-07-19 | 1992-03-12 | Sony Tektronix Corp | アドレス情報発生装置 |
-
1983
- 1983-03-30 JP JP58054229A patent/JPS59178696A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0477943A (ja) * | 1990-07-19 | 1992-03-12 | Sony Tektronix Corp | アドレス情報発生装置 |
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