KR100546104B1 - 칼럼 리페어 셀 검증 테스트 장치 - Google Patents

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Abstract

본 발명의 칼럼 리페어 셀 검증 테스트 장치는 모든 뱅크가 프리차지되어 있는 상태에서 사용하지 않는 패드를 사용하여 정상 모드에서 리페어 셀 검증 테스트를 수행하고, 배타적 오아게이트를 이용하여 다수개의 뱅크에서 출력된 데이트를 비교하여 결함을 판정할 수 있기 때문에 테스트 시간을 줄일 수 있도록, 상기 비트 옵션 패드의 상태를 검출하는 검출부에 의해 테스트 모드를 수행하고, 모든 뱅크를 동시에 구동시키는 블록 선택 디프레스부와 배타적 오아게이트를 이용하여 결함을 판정할 수 있다.

Description

칼럼 리페어 셀 검증 테스트 장치{Column repair cell verify test device}
도 1 은 종래 기술의 칼럼 리페어 검증 테스트 장치의 블록도.
도 2 는 본 발명에 따른 칼럼 리페어 검증 테스트 장치의 블록도.
도 3 은 도 2 의 블록도에서, 상기 검출부의 상세 회로도.
도 4 는 도 2 의 블록도에서, 상기 블록 선택 디프레스부의 상세 회로도.
<도면의 주요부분에 대한 부호설명>
10, 20 : 메모리 블록(뱅크)
30, 60, 70 : 멀티플렉서
40 : 블록 선택 디프레스부
50 : 검출부
80 : 배타적 오아게이트
ND, ND1, ND2 : 낸드게이트
INV, INV1-INV3 : 인버터
PM1-PM5 : 피모스 트랜지스터
NM1-NM5 : 엔모스 트랜지스터
본 발명은 반도체 메모리 장치의 칼럼 리페어 셀 검증 테스트 장치에 관한 것으로, 보다 상세하게는 정상 모드에서 칼럼 리페어 셀 검증 테스트가 가능하도록 비트 옵션 패드를 사용하는 칼럼 리페어 셀 검증 테스트 장치에 관한 것이다.
일반적으로 리던던시 회로는 수많은 셀 중 한 개라도 결함이 있으면 DRAM으로써 불량품으로 처리된다. 하지만 DRAM의 집적도가 증가함에 따라 불량품으로 처리되는 경우가 늘어나게 된다. 따라서, 미리 DRAM 내에 설치해둔 예비 메모리 셀을 이용하여 불량 셀을 대체시킴으로써 효율을 높이는 방식이 사용된다.
웨이퍼 공정이 완료되면 테스트를 통해 불량 메모리 셀에 해당하는 어드레스를 상기 예비 메모리 셀의 어드레스로 바꾸어 실제 DRAM을 사용할 때 불량 메모리 셀에 해당하는 어드레스가 입력되면 예비 메모리 셀을 선택하도록 프로그램한다.
이와 같이 예비 메모리 셀로 대체한 후에 스페셜 테스트를 통해 예비 메모리셀, 즉 리던던트 셀을 테스트하는 테스트 모드인 리던던트 셀 검증 테스트 모드를 실행하여 리던던트 셀을 검증(verify)하게 된다.
이와 같이 칼럼 리페어 셀 테스트를 위해서는 우선 스페셜 테스트 모드에 진힙한다. 그리고, 리페어 칼럼 제어신호(RYI)를 하나씩 인에이블시켜 라이트 및 리드 동작을 수행한다.
이러한 동작을 통해 리드된 데이터를 기대값과 비교하여 결함이 발생하면 그 리페어 셀은 리페어 셀로써 사용되지 않도록하는 것이다.
리페어 셀 검증 테스트가 모두 끝나면 모든 뱅크를 프리차지하기 위한 명령 어가 입력되어 스페셜 테스트 모드를 종료한다.
도 1은 상기와 같은 종래 기술의 칼럼 리페어 셀 검증 테스트 장치의 블록도로써, 이에 도시된 바와 같이, 테스트 명령을 디코딩하는 테스트 디코더(1)와, 칼럼 어드레스 스트로우브 신호(CAST6Z) 및 뱅크 어드레스(BKADD)를 선택적으로 출력하는 제1 멀티플렉서(2)와, 상기 테스트 디코더(1)의 출력신호(TM-YREDZ) 및 상기 제1 멀티플렉서(2)의 출력신호(CAST10Z)를 선택적으로 출력하는 제2 멀티플렉서(3)와, 상기 제2 멀티플렉서(3)의 출력신호(YREDTMZ) 및 어드레스 2,3,4의 디코딩된 신호(BAY234)에 의해 리던던트 워드라인이 구동되는 서브 블록으로 구성된 제1, 제2 메모리 어레이(4. 5)를 포함하여 구성된다.
이와 같이 구성된 종래 기술의 칼럼 리페어 셀 검증 테스트 장치는 칼럼 리페어 셀 테스트를 위해서 하나의 스페셜 테스트 모드가 필요하게 된다. 따라서, 제품 생산 시간이 테스트 시간만큼 길어 지게 되어 제품을 생산하기 위한 비용이 증가되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 모든 뱅크가 프리차지되어 있는 상태에서 사용하지 않는 패드를 사용하여 정상 모드에서 리페어 셀 검증 테스트를 수행하고 배타적 오아게이트를 이용하여 다수개의 뱅크에서 출력된 데이트를 비교하여 결함을 판정할 수 있기 때문에 테스트 시간을 줄일 수 있는 리페어 셀 검증 테스트 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 리페어 셀 검증 테스트 장치는,
리페어 셀을 포함하는 제1, 제2 메모리 블록과, 제2, 제3 비트 옵션 패드에 인가된 신호를 선택적으로 출력하는 제1 멀티플렉서와, 상기 제1 멀티플렉서의 출력신호에 의해 뱅크 선택 어드레스를 디스에이블 시키는 뱅크 선택 디프레스 수단과, 제1, 제3 비트 옵션 패드에 인가된 신호를 검출하기 위한 검출수단과, 카스 어드레스 스트로우브 신호 및 뱅크 어드레스를 선택적으로 출력하는 제2 멀티플렉서와, 상기 검출수단의 출력신호 및 상기 제2 멀티플렉서의 출력신호를 선택적으로 출력하는 제3 멀티플렉서와, 상기 블록 선택 디프레스 수단의 출력신호, 상기 제3 멀티플렉서의 출력신호 및 어드레스 2, 3, 4 의 디코딩된 신호에 의해 리던던트 워드라인이 구동되어 상기 제1, 제2 메모리 블록의 출력된 데이터를 비교하여 출력하는 비교수단을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2 는 본 발명에 따른 칼럼 리페어 셀 검증 테스트 장치의 블록도로써, 이에 도시된 바와 같이, 리페어 셀을 포함하는 제1, 제2 메모리 블록(10, 20)과, 제2, 제3 비트 옵션 패드(X8, X16,)에 인가된 신호를 선택적으로 출력하는 제1 멀티플렉서(30)와, 상기 제1 멀티플렉서(30)의 출력신호에 의해 뱅크 선택 어드레스를 디스에이블 시키는 뱅크 선택 디프레스부(40)와, 제1, 제3 비트 옵션 패드(X4, X16)에 인가된 신호를 검출하기 위한 검출부(50)와, 카스 어드레스 스트로우브 신호(CAST6Z) 및 뱅크 어드레스(BKADD)를 선택적으로 출력하는 제2 멀티플렉서(60)와, 상기 검출부(50)의 출력신호(TM-YREDZ) 및 상기 제2 멀티플렉서(60)의 출력신호(CAST10Z)를 선택적으로 출력하는 제3 멀티플렉서(70)와, 상기 블록 선택 디프레스부(40)의 출력신호(SYISELX), 상기 제3 멀티플렉서(70)의 출력신호(YREDTMZ) 및 어드레스 2, 3, 4 의 디코딩된 신호(BAY234) 신호에 의해 리던던트 워드라인이 구동되어 상기 제1, 제2 메모리 블록(10, 20)의 출력된 데이터를 비교하여 출력하는 배타적 오아게이트(80)를 포함하여 구성된다.
상기 검출부(50)는 도 3에 도시된 바와 같이, 제1, 제3 비트 옵션 패드(X4, X16)에 인가된 신호를 부정 논리곱하는 낸드게이트(ND)와, 상기 낸드게이트(ND)의 출력신호를 반전시켜 출력하는 인버터(INV)를 포함하여 구성된다.
상기 블록 선택 디프레스부(40)는 도 4에 도시된 바와 같이, 제2, 제3 비트 옵션 패드(X8, X16)에 인가된 신호를 부정논리곱하는 제1 낸드게이트(ND1)와, 상기 제1, 제2 메모리 뱅크(10, 20)를 선택하기 위한 선택신호(BAY<8>)를 반전시키는 제1 인버터(INV1)와, 상기 제1 낸드게이트(ND1)의 출력 및 제1 인버터(INV1)의 출력을 부정 논리곱하는 제2 낸드게이트(ND2)와, 소오스가 공통 접속되어 전원전압(VDD)이 인가되고, 게이트에 각각 상기 제1, 제2 낸드게이트(ND1, ND2)의 출력이 인가되는 제1, 제2 피모스 트랜지스터(PM1, PM2)와, 상기 제1, 제2 피모스 트랜지스터(PM1, PM2)의 공통 접속된 드레인과 접지전압(VSS) 사이에 직렬 접속되어 게이트에 각각 제1, 제2 낸드게이트(ND1, ND2)의 출력이 인가되는 제1, 제2 엔 모스 트랜지스터(NM1, NM2)와, 상기 제1, 제2 피모스 트랜지스터(PM1, PM2)의 공통 접속된 드레인의 전압을 순차반전시키는 제2, 제3 인버터(INV2, INV3)와, 전원전압(VDD)과 접지전압(VSS) 사이에 직렬 접속되고, 게이트가 공통 접속되어 상기 제3 인버터(INV3)의 출력이 인가되는 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)와, 드레인에 전원전압(VDD)이 인가되고, 소오스가 상기 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)의 공통 접속된 드레인에 접속되는 제4 피모스 트랜지스터(PM4)와, 전원전압(VDD) 또는 상기 제3 인버터(INV3)의 출력을 선택적으로 상기 제4 피모스 트랜지스터(PM4)의 게이트에 인가하는 제1 스위치(SW1)와, 전원전압(VDD)과 접지전압(VSS) 사이에 직렬 접속되고, 게이트가 공통 접속되어 상기 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)의 공통 접속된 드레인의 전압이 인가되는 제5 피모스 트랜지스터(PM5) 및 제4 엔모스 트랜지스터(NM4)와, 소오스가 접지전압(VSS)에 접속되고, 드레인이 상기 제5 피모스 트랜지스터(PM5) 및 제4 엔모스 트랜지스터(NM4)의 공통 접속된 드레인에 접속된 제5 엔모스 트랜지스터(NM5)와, 접지전압(VSS) 또는 상기 제3 피모스 트랜지스터(PM3) 및 제3 엔모스 트랜지스터(NM3)의 공통 접속된 드레인의 전압을 선택적으로 상기 제5 엔모스 트랜지스터(NM5)의 게이트에 인가하는 제2 스위치(SW2)를 포함하여 구성되어, 상기 제5 피모스 트랜지스터(PM5) 및 제4 엔모스 트랜지스터(NM4)의 공통 접속된 드레인에서의 전압이 출력신호(SYISELX)로 출력된다.
이와 같이 구성된 본 발명에 따른 칼럼 리페어 셀 검증 테스트 장치의 동작을 설명하면 다음과 같다.
먼저, 칼럼 리페어 셀 테스트는 패키지 상태가 아닌 웨이퍼 상태에서 테스트를 실시한다. 왜냐하면 패키지 상태에서는 리페어를 할 수 없기 때문이다.
따라서, 본딩 옵션 패드인 제1-제3 비트 옵션 패드(X4, X8, X16)는 웨이퍼 상태에서는 사용하지 않는다.
상기 제1-제3 비트 옵션 패드(X4, X8, X16)는 정상 동작시 비트 구성에 의해 1개만이 하이레벨이 된다.
따라서, 2 개 이상의 하이레벨 상태를 이용하여 정상 모드와는 다른 모드를 수행할 수 있다.
본 발명의 실시예에서는 제1, 제3 비트 옵션 패드(X4, X16)가 모두 하이레벨로 인가 되었을 때, 칼럼 리페어 셀 테스트를 수행하도록 구성하였다.
즉, 도 3에 도시된 검출부(50)에서 제1, 제3 비트 옵션 패드(X4, X16)에 모두 하이레벨이 인가되면, 칼럼 리페어 셀 테스트 모드 인에이블 신호(TM-YREDZ)가 하이레벨이 되어 칼럼 리페어 셀 테스트를 수행하게 된다.
이어서, 뱅크 어드레스와 라이트, 리드 명령에 의해 칼럼 어드레스 스트로우브 신호(CAST6Z)가 입력되면, 선택된 뱅크의 YREDTMZ 신호가 인에이블된다.
이때, 어드레스 2, 3, 4의 디코딩된 신호(BAY234)에 의해 메칭된 리페어 칼럼 제어신호(RYI)가 구동된다.
예를 들어, 2nd 256M SDRAM의 경우 32개의 서브 블록으로 구성되어 있고, 4개의 블록이 동일한 IO 라인에 연결되어 있다. 즉, 4개의 블록에서 1개의 리페어 칼럼 제어신호(RYI)가 구동되면 4개의 데이터가 출력된다. 이러한 메모리 장치의 경우 한 블록당 1개의 리페어 칼럼 제어신호(RYI)가 있으므로 전체 리페어 칼럼 제어신호(RYI)에 대한 테스트를 하기 위해 다음과 같은 테스트 시간이 걸린다.
tTEST = 1 CLK * L * M * 2
여기서, 상기 L은 제1 메모리 블록의 리페어 칼럼 제어신호(RYI)의 개수이며, 여기서는 4개이다.
상기 M은 제2 메모리 블록의 리페어 칼럼 제어신호(RYI)의 개수이며, 여기서는 4개이다.
상기 CLK 주기는 테스트시에 예를 들어 100ns를 사용한다고 가정하면, 테스트 시간(tTEST)은 3200ns가 된다.
한편, 본 발명의 실시예에서는 제1, 제2 메모리 블록의 리페어 칼럼 제어신호(RYI)를 동시에 구동해서 이를 비교, 테스트하도록 구성하였다.
이와 같은 동작을 옵션으로 하여 동작하도록 구성하였는데, 제2 비트 옵션 패드(X8)가 로우레베인 경우는 그대로 테스트 동작을 수행하고, 하이레벨인 경우는 제1, 제2 메모리 블록(10, 20)을 선택하는 선택신호(BAYZ<8>)를 디프레스하여 리페어 칼럼 제어신호(RYI)를 구동할 수 있는 스페어 칼럼 제어신호 선택신호(SYISELX: spare YI selection)에 이해 제1, 제2 메모리 블록(10, 20)을 모두 구동한다.
따라서, 상기 제1, 제2 메모리 블록(10, 20)에 2개의 리페어 칼럼 제어신호(RYI)가 구동되어 양쪽에서 데이터가 나오면 2개의 데이터를 배타적 오아게이트(80)에 의해 서로 비교되어, 서로 같으면 하이레벨, 다르면 로우레벨을 해당하는 데이터 라인에 출력한다.
상기와 같은 방법을 사용하게 되면 많은 개수의 장치를 2배 빠르게 스크린 한 후 결함이 검출된(fail) 장치만 따로 정확한 테스트를 수행할 수 있기 때문에 테스트 시간을 감소시킬 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 칼럼 리페어 셀 검증 테스트 장치는 정상모드에서 사용하지 않는 옵션 패드를 이용하여 칼럼 리페어 셀 검증 테스트를 수행할 수 있고, 다수개의 메모리 블록을 동시에 테스트하여 이를 비교하여 결함여부를 검출함으로써 테스트 시간을 감소시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 리페어 셀을 포함하는 제1, 제2 메모리 블록과, 제2, 제3 비트 옵션 패드에 인가된 신호를 선택적으로 출력하는 제1 멀티플렉서와, 상기 제1 멀티플렉서의 출력신호에 의해 뱅크 선택 어드레스를 디스에이블 시키는 뱅크 선택 디프레스 수단과, 제1, 제3 비트 옵션 패드에 인가된 신호를 검출하기 위한 검출수단과, 카스 어드레스 스트로우브 신호 및 뱅크 어드레스를 선택적으로 출력하는 제2 멀티플렉서와, 상기 검출수단의 출력신호 및 상기 제2 멀티플렉서의 출력신호를 선택적으로 출력하는 제3 멀티플렉서와, 상기 블록 선택 디프레스 수단의 출력신호, 상기 제3 멀티플렉서의 출력신호 및 어드레스 2, 3, 4 의 디코딩된 신호에 의해 리던던트 워드라인이 구동되어 상기 제1, 제2 메모리 블록의 출력된 데이터를 비교하여 출력하는 비교수단을 포함하여 구성된 것을 특징으로 하는 칼럼 리페어 셀 검증 테스트 장치.
  2. 상기 제 1 항의 테스트 장치에 있어서,
    상기 검출수단은 제1, 제3 비트 옵션 패드에 인가된 신호를 부정 논리곱하는 낸드게이트와, 상기 낸드게이트의 출력신호를 반전시켜 출력하는 인버터를 포함하여 구성된 것을 특징으로 하는 칼럼 리페어 셀 검증 테스트 장치.
  3. 상기 제 1 항의 테스트 장치에 있어서,
    상기 블록 선택 디프레스 수단은 제2, 제3 비트 옵션 패드에 인가된 신호를 부정논리곱하는 제1 낸드게이트와, 상기 제1, 제2 메모리 뱅크를 선택하기 위한 선택신호를 반전시키는 제1 인버터와, 상기 제1 낸드게이트의 출력 및 제1 인버터의 출력을 부정 논리곱하는 제2 낸드게이트와, 소오스가 공통 접속되어 전원전압이 인가되고, 게이트에 각각 상기 제1, 제2 낸드게이트의 출력이 인가되는 제1, 제2 피모스 트랜지스터와, 상기 제1, 제2 피모스 트랜지스터의 공통 접속된 드레인과 접지전압 사이에 직렬 접속되어 게이트에 각각 제1, 제2 낸드게이트의 출력이 인가되는 제1, 제2 엔모스 트랜지스터와, 상기 제1, 제2 피모스 트랜지스터의 공통 접속된 드레인의 전압을 순차반전시키는 제2, 제3 인버터와, 전원전압과 접지전압 사이에 직렬 접속되고, 게이트가 공통 접속되어 상기 제3 인버터의 출력이 인가되는 제3 피모스 트랜지스터 및 제3 엔모스 트랜지스터와, 드레인에 전원전압이 인가되고, 소오스가 상기 제3 피모스 트랜지스터 및 제3 엔모스 트랜지스터의 공통 접속된 드레인에 접속되는 제4 피모스 트랜지스터와, 전원전압 또는 상기 제3 인버터의 출력을 선택적으로 상기 제4 피모스 트랜지스터의 게이트에 인가하는 제1 스위치와, 전원전압과 접지전압 사이에 직렬 접속되고, 게이트가 공통 접속되어 상기 제3 피모스 트랜지스터 및 제3 엔모스 트랜지스터의 공통 접속된 드레인의 전압이 인가되는 제5 피모스 트랜지스터 및 제4 엔모스 트랜지스터와, 소오스가 접지전압에 접속되고, 드레인이 상기 제5 피모스 트랜지스터 및 제4 엔모스 트랜지스터의 공통 접속된 드레인에 접속된 제5 엔모스 트랜지스터와, 접지전압 또는 상기 제3 피모스 트랜지스터 및 제3 엔모스 트랜지스터의 공통 접속된 드레인의 전압을 선택적으로 상기 제5 엔모스 트랜지스터의 게이트에 인가하는 제2 스위치를 포함하여 구성되어, 상기 제5 피모스 트랜지스터 및 제4 엔모스 트랜지스터의 공통 접속된 드레인에서의 전압이 출력신호로 출력되는 것을 특징으로 하는 칼럼 리페어 셀 검증 테스트 장치.
  4. 상기 제 1 항의 테스트 장치에 있어서,
    상기 비교수단은 배타적 오아게이트를 사용하는 것을 특징으로 하는 칼럼 리페어 셀 검증 테스트 장치.
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