JP3342894B2 - 記憶装置内の複数の命令間の依存を解決するための装置および方法 - Google Patents

記憶装置内の複数の命令間の依存を解決するための装置および方法

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Description

【発明の詳細な説明】
【０００１】
【発明の背景】データ依存を処理するための予約技術を
使用するスーパースカラコンピューティング装置におい
て、ディスパッチされた命令およびリタイア処理された
命令の順序を適切に保つために、一般にリオーダバッフ
ァが使用される。このようなリオーダバッファの１つの
主機能は、送込まれた読出オペランドとリオーダバッフ
ァ内の前の命令の宛先オペランドとが一致していないか
どうかについて、デコードの間に命令オペランドを検査
することである。もしこのような一致が検出されれば、
一致のあった宛先オペランドを識別するタグが、送込ま
れた命令の読出オペランドとともに予約ステーションに
送られるであろう。このようなタグによって、予約ステ
ーションは機能ユニットからリオーダバッファに戻され
るデータのための結果バスを調べて、適当なタグが検出
されると結果を直接受けとって迅速に処理をな行うこと
ができる。
【０００２】リオーダバッファは一般に、リオーダバッ
ファ内のパイプライン中の先頭の命令を識別する書込ポ
インタと、パイプライン中の最後の命令の後のエントリ
を指す読出ポインタとを有する。リオーダバッファは一
般にループ先入先出方式（ＦＩＦＯ）レジスタであり、
もし一杯か、または空であれば、結果的に読出および書
込ポインタは同じエントリを指すことになる。このよう
なデータ処理条件が、パイプライン化された命令処理技
術を使用するスーパースカラコンピューティング装置に
は必要である。このようなコンピューティング装置で
は、典型的には、複数の命令をフェッチしたものがまと
めて各サイクルごとに処理される。このような装置の設
計目標は、サイクルごとに複数の命令をディスパッチ
し、実行することであるが、設計目標に到達するまでに
は、命令間のデータ依存または分岐命令という障害に遭
遇する。
【０００３】別の命令によって計算されることになって
いるデータに依存する命令は、必要なオペランドが使用
可能になるまでその演算を始めることができない。もし
オペランドが前の命令によって計算されるのであれば、
第２の命令はその前の命令が実行を完了するまで待機し
なければならない。したがって、命令間のデータ依存は
命令の実行を遅らせ、計算機の動作効率を低下させ得
る。分岐命令は、多くの場合その実行前に条件が分かる
まで待たねばならないので、分岐命令も計算機の動作効
率を低下させるであろう。これらの問題（データ依存お
よび分岐命令）のいずれも、結果的に、パイプライン命
令処理技術を使用するスーパースカラシステム内の命令
の流れを停止させる。命令の流れは「割込」および「ト
ラップ」によっても中断されるであろう。割込およびト
ラップは一連の命令の正常な実行を停止する異常な原因
について用いられる用語である。割込およびトラップ
は、ユーザが外部ピンをアサートすること、違法命令、
予め設定されたトレース、停止点、メモリエラーまたは
他の原因によって生じ得る。プロセッサは現在の条件、
プロセッサの状態、および現在の命令のアドレスを記憶
して、トラップまたは割込を処理（別の命令のシーケン
ス）しなければならない。トラップ／割込ルーチンの完
了後、プロセッサは命令の流れの正常な実行に戻らねば
ならない。割込およびトラップはそれらの発生において
不正確であり得、その場合でもリオーダバッファは正常
な命令の実行を適切に停止し、かつ再開するために命令
のストリームのを把握しておかなければならない。
【０００４】この発明はリオーダバッファのような記憶
装置内の複数の命令間のこのようなデータ依存および他
の割込を解決するための装置および方法を提供する。こ
の発明はパイプライン命令処理を使用するスーパースカ
ラコンピューティング装置において特に有用である。
【０００５】
【発明の概要】この発明はパイプライン命令処理を使用
するスーパースカラコンピューティング装置内のリオー
ダバッファのような記憶装置内の複数の命令間のデータ
依存を解決するための装置および方法である。この装置
は複数のメモリ、またはレジスタ、セルを有する記憶装
置とともに使用可能であり、ループ先入先出方式（ＦＩ
ＦＯ）モードで作動する記憶装置内で特に使用可能であ
る。記憶装置は、記憶装置内の中で次の空のメモリセル
を示す読出ポインタを有し、かつ記憶装置内の複数の命
令のパイプ中の第１の命令を示す書込ポインタを有す
る。複数の命令の各々は複数のオペランドの操作の組合
せを行ない、結果を決定する。複数のオペランドの各々
はソースインジケータによって識別され、その結果は宛
先インジケータによって識別される。この装置は、記憶
装置内の複数の命令の中の、次にディスパッチされるべ
き命令のそれぞれのソースインジケータと一致する宛先
インジケータを有する、最も新しく記憶された命令を識
別する出力信号を発生する。
【０００６】命令をディスパッチするということは、命
令がデコーダから機能ユニットおよびリオーダバッファ
へ送られるということを意味する。命令がディスパッチ
されると、ロケーションがリオーダバッファに割当てら
れる。書込ポインタはリオーダバッファ内の第１の割当
てられた命令を指し、読出ポインタは次にディスパッチ
されるべき命令のためにリオーダバッファ内の次に空の
ロケーションを指す。リオーダバッファ内の割当てられ
たエントリは、割当てられたエントリに関連する命令が
機能ユニット内にあることを示し、これらの命令は実行
されているか、または実行を予約ステーション内で待っ
ているかのいずれかである。命令はデコーダから「イン
オーダで（順序正しく）」ディスパッチされ、命令のス
トリームを確立せねばならない。命令のストリームが進
むのを妨げる（したがって性能を低下させる）ことがな
いようにするために、リオーダバッファは命令間の依存
を検査して、できるだけ早くデコーダに命令をディスパ
ッチせねばならないということが重要である。命令が機
能ユニットによってその実行を完了すると、このような
実行の結果はリオーダバッファに送り返され、割当てら
れたエントリが有効なものとして表示される。リオーダ
バッファの主な機能は、有効に割当てられたエントリで
「インオーダで」（先入先出方式）書込ポインタから正
確にその結果を更新することである。リオーダバッファ
はまた、リオーダバッファ内のロケーションの割当てを
外し、書込ポインタをインクリメントする。この発明の
プロセッサにおいて、命令はリオーダバッファによって
許容されるようにデコーダによって「インオーダで」デ
ィスパッチされる。機能ユニットにおいて、命令は「ア
ウトオブオーダで」実行され、かつリオーダバッファに
戻される。リオーダバッファは「インオーダで」その結
果（レジスタファイルおよびプロセッサ状態）を更新す
る。リオーダバッファは命令がディスパッチされる得る
前にすべての依存を調和させる。
【０００７】この装置は、次にディスパッチされるべき
命令中のそれぞれのソースインジケータが記憶装置内の
先に記憶された命令の宛先インジケータと一致するごと
に比較ヒット信号を発生するための比較ヒット回路と、
複数の命令の第１の一群の命令のために第１のイネーブ
ル信号を発生するための第１のイネーブル回路とを含
み、その第１の一群の命令は読出ポインタおよび書込ポ
インタによって規定され、この装置はさらに比較ヒット
信号と第１のイネーブル信号とがともに発生するごとに
ヒットイネーブル信号を発生するための第１の比較回路
と、第２の一群の命令のために第２のイネーブル信号を
発生するための第２のイネーブル回路とを含み、この第
２の一群の命令は読出ポインタおよびヒットイネーブル
信号によって規定され、この回路はさらに第２のイネー
ブル信号とヒットイネーブル信号とがともに発生するご
とに出力信号を発生するための第２の比較回路を含む。
【０００８】その好ましい実施例において、第１のイネ
ーブル回路および第２のイネーブル回路は実質的に同じ
構成のものであり、第１の比較回路および第２の比較回
路は実質的に同じ構成のものである。
【０００９】この発明はまた、パイプライン命令処理技
術を使用するスーパースカラコンピューティング装置内
のリオーダバッファのような記憶装置内の複数の命令間
のデータ依存を解決するための方法を含む。この方法
は、（１）次にディスパッチされるべき命令中のそれぞ
れのソースインジケータの各々を記憶装置内の先に記憶
された命令の宛先インジケータと比較するステップと、
（２）次にディスパッチされるべき命令中のそれぞれの
ソースインジケータが先に記憶された命令の宛先インジ
ケータと一致するごとに比較ヒット信号を発生するステ
ップと、（３）第１の一群の命令のために第１のイネー
ブル信号を発生するステップとを含み、第１の一群の命
令は読出ポインタおよび書込ポインタによって規定さ
れ、（４）比較ヒット信号を第１のイネーブル信号と比
較するステップと、（５）比較ヒット信号と第１のイネ
ーブル信号とが一致するごとにヒットイネーブル信号を
発生するステップと、（６）第２の一群の命令のために
第２のイネーブル信号を発生するステップとをさらに含
み、第２の一群の命令は読出ポインタおよびヒットイネ
ーブル信号によって規定され、（７）第２のイネーブル
信号をヒットイネーブル信号と比較するステップと、
（８）第２のイネーブル信号とヒットイネーブル信号が
ともに発生するごとに出力信号を発生するステップとを
さらに含む。出力信号は、記憶装置内の複数の命令の中
で、次にディスパッチされるべき命令のそれぞれのソー
スインジケータと一致する宛先インジケータを有する、
最も新しく記憶された命令を識別する。
【００１０】したがってこの発明の目的は、ディスパッ
チされた読出オペランドと記憶装置内の前の命令の宛先
オペランドとの間の一致を効率的に識別する記憶装置内
の複数の命令間のデータ依存を解決するための装置およ
び方法を提供することである。
【００１１】この発明のさらなる目的は、ディスパッチ
された命令によって使用されるための一致した宛先オペ
ランドを識別するタグを与え、そのタグはディスパッチ
された命令を伴う、記憶装置内の複数の命令間のデータ
依存を解決するための装置および方法を提供することで
ある。
【００１２】この発明のさらなる目的は、別個の機能に
ついて類似の回路を使用することによってその動作に信
頼性および持続性を与え、かつ構成が簡単な、記憶装置
内の複数の命令間のデータ依存を解決するための装置を
提供することである。
【００１３】この発明のさらなる目的および特徴は、こ
の発明の好ましい実施例を表わす添付の図面に関連して
検討されると、以下の明細書および特許請求の範囲から
明らかであろう。
【００１４】
【好ましい実施例の詳細な説明】図１はこの発明の装置
および方法とともに使用するために意図される型のリオ
ーダバッファを使用するコンピューティング装置の概略
図である。好ましくは図１に示される装置はデータ依存
を処理するために待合せ技術を使用し、かつパイプライ
ン命令処理技術を使用するスーパースカラコンピューテ
ィング装置である。
【００１５】したがって、図１においてデコーダ１０は
適当な処理ユニット１２によって処理するための命令の
フェッチバッチ（好ましくは４つの命令からなるバッ
チ）を発行する。それぞれの命令によって実行されるべ
き演算の型によって、命令は演算論理ユニット（ＡＬ
Ｕ）１４、シフタ１６、または機能ユニット（ＦＵ）１
８、２０に送られるであろう。与えられた取出バッチ中
の各命令は同時にリオーダバッファ２２にも入れられ
る。リオーダバッファ２２は、命令間のデータ依存、分
岐命令または他の原因によって生じる可能性のある、命
令処理への割込に対処するために、パイプライン命令処
理を使用するこのようなスーパースカラコンピューティ
ング装置に必要である。すなわち、与えられた命令の結
果が次の命令のためのオペランドとして必要となると
か、分岐命令が、その分岐の条件の解決によってレジス
タファイルが更新されるを待つ必要がある、というよう
なことである。むろん、分岐命令も、他の命令において
起こり得るように、データ依存を有する読出オペランド
を含むことがあり得る。たとえば条件付き分岐命令は、
別の命令のストリームへジャンプするか、または現在の
命令のストリームを継続することができる。条件付き分
岐命令の結果は、機能ユニットによってそれが実行さ
れ、その実行結果がリオーダバッファに戻されるまで分
からない。この発明の好ましい実施例においては、プロ
セッサは分岐命令の結果に関してインテリジェントな推
量を行ない、命令のストリームから命令を取出してデコ
ーダへ入れることを継続する。もし分岐結果の推量が正
しくなければ、リオーダバッファは分岐命令の後に記憶
された不正確な命令を除去し、新しい命令のストリーム
がフェッチされるであろう。分岐命令はリオーダバッフ
ァ内の有効に割当てられたエントリを使用して実行され
る。
【００１６】図１に示されるスーパースカラコンピュー
タによって実行されるプログラムが準備されるとき、プ
ログラム中の各命令は、それぞれの命令によって行なわ
れる演算結果を受けるのがレジスタファイル２４のどの
アドレスかに関する情報を含む。各命令について、その
特定の命令の実行のために必要なオペランドがどのレジ
スタアドレスから受けられるであろうかに関する情報も
含まれる。
【００１７】すなわち、デコーダ１０はレジスタファイ
ル２４へソースオペランドを送って、データが線３１を
介して機能ユニット１２へ送られることを要求する。も
しソースオペランドとリオーダバッファ２２内の前に記
憶された宛先オペランドとの間に一致が生じ、かつその
データが有効であれば、リオーダバッファ２２は、デー
タがレジスタファイル２４から供給される代わりに、線
３０を介して適当な機能ユニット１２へデータを供給す
るであろう。もしソースオペランドとリオーダバッファ
２２内の前に記憶された宛先オペランドとの間に一致が
生じ、かつそのデータが有効でなければ、機能ユニット
１２へデータは送られないであろう。代わりに、タグが
適当な機能ユニット１２の予約ステーション（図示せ
ず）に送られるであろう。その予約ステーションは、予
約ステーションのタグと一致するタグを有するデータを
見つけるために、機能ユニット１２からの結果バス３４
を監視するであろう。一致したタグと関連付けられたデ
ータはバス３４からバス３２を介してバス３０へ送られ
るであろう。デコーダ１０によって線２６を介して機能
ユニット１２へ送られる情報は命令の型に関するもので
ある。命令は依存度検査のためにリオーダバッファ２２
の補助を得てデコーダ１０によってディスパッチされる
（または発行される）。
【００１８】図１に示されるようなコンピューティング
装置において、それぞれの処理ユニット１２の各々は一
般に予約ステーションなどのある種の待合せ装置を有す
る。したがって、線２６上のデコーダ１０からそれぞれ
の処理ユニット１２へ発行される、必要とされる結果を
識別するための識別子を伴う命令は、リオーダバッファ
２２または出力線３４から線３０、３２を介しての、必
要な命令が保持される適当な予約ステーションまたは他
の待合せ装置への識別情報によって、それぞれの必要な
情報とその要求される結果との照合を行わせることがで
きる。
【００１９】命令は機能ユニット１２によって実行さ
れ、リオーダバッファ２２へ「アウトオフオーダで」戻
される。リオーダバッファ２２は線３５を介して「イン
オーダで」レジスタファイル２４を更新する。
【００２０】この発明の理解を容易にするために、様々
な図面において同一のエレメントは同一の参照数字によ
って識別されるであろう。
【００２１】図２はこの発明の装置の概略的ブロック図
である。図２において、装置４０は比較回路４２、デコ
ーダ５４、５８、ＡＮＤ回路５０、８６、イネーブル回
路６６、８０、およびエンコーダ回路９０を含む。比較
回路４２は入力４４で次にディスパッチされるべき命令
のソースアドレス情報を受け、このソースアドレス情報
は（オペランドのような）次に命令の実行のために要求
される情報が記憶されるレジスタ２４（図１を参照）内
のアドレスを識別する。比較回路４２は入力４６におい
て、リオーダバッファ内の命令の宛先情報も受け、その
宛先情報は、命令の実行結果がそれぞれの命令の実行後
に記憶されるレジスタファイル２４内のアドレスを識別
する。比較ヒット信号「Ｄ」が比較回路４２から出力４
８で発生され、入力５２としてＡＮＤ回路５０に受けら
れ、それによって、いかなる命令 の結果にせよ、その宛
先アドレスが、与えられた命令のオペランドについての
ソースアドレスと一致するような、リオーダバッファ２
２内の各命令を識別する情報をＡＮＤ回路５０に与え
る。デコーダ５４は入力５６でリオーダバッファ２２
（図１を参照）内の読出ポインタのロケーションを識別
する情報を受ける。読出ポインタは、リオーダバッファ
２２内のフェッチバッチのうちの、次にディスパッチさ
れるべき命令を識別する。書込ポインタはリオーダバッ
ファ２２内の最初に記憶された命令を識別する。書込ポ
インタは入力６０でデコーダ５８によって受けられる。
デコーダ５４は出力６２で信号「Ａ」を発生し、これは
リオーダバッファ２２内の読出ポインタのロケーション
に関してデコードされた情報である。デコーダ５８は出
力６４で信号「Ｂ」を発生し、これはリオーダバッファ
２２内の書込ポインタのロケーションに関してデコード
された情報である。
【００２２】イネーブル回路６６はデコードされた読出
ポインタ情報（信号「Ａ」）を入力６８に受け、かつデ
コードされた書込ポインタ情報（信号「Ｂ」）を入力７
０に受ける。イネーブル回路６６は、リオーダバッファ
２２内のエントリであって、かつ読出ポインタおよび書
込ポインタ間のすべてのエントリについてイネーブル信
号「Ｃ」（好ましくは「１」）を発生する。イネーブル
信号「Ｃ」は出力７２で与えられる。
【００２３】ＡＮＤ回路５０は入力５３でイネーブル回
路６６からのイネーブル信号「Ｃ」を受ける。ＡＮＤ回
路５０は出力７４で出力信号「Ｅ」を発生し、この信号
「Ｅ」はリオーダバッファ２２内の読出ポインタおよび
書込ポインタ間のソースアドレスおよび宛先アドレスの
一致をすべて識別する。
【００２４】信号「Ｅ」はイネーブル回路８０の入力７
６に与えられる。イネーブル回路８０はデコードされた
読出ポインタ情報（信号「Ａ」）を入力７８に受ける。
好ましくはイネーブル回路８０はイネーブル回路６６と
同じ構成のものである。イネーブル回路８０は出力端子
８２で出力信号「Ｆ」を発生する。信号「Ｆ」は、読出
ポインタから、イネーブル信号「Ｃ」および比較ヒット
信号「Ｄ」とがともに 生じている最初の箇所までの間、
イネーブル信号（好ましくは「１」）を発生させる。
【００２５】ＡＮＤ回路８６は信号「Ｅ」を入力８４に
受け、信号「Ｆ」を入力８５に受ける。好ましくはＡＮ
Ｄ回路８６はＡＮＤ回路５０と同じ構成のものである。
ＡＮＤ回路８６は出力端子８８で出力信号「Ｇ」を発生
する。信号「Ｇ」は、リオーダバッファ２２内の、読出
ポインタおよび書込ポインタの間のそれぞれの命令によ
って要求される結果のうち、最も新しく記憶されたもの
を識別する。出力信号「Ｇ」はエンコーダ９０によって
エンコードされ、出力端子９２で出力タグとして装置４
０からディスパッチされる。
【００２６】もし出力タグがリオーダバッファ２２内の
有効なエントリを指せば、リオーダバッファ２２は（デ
ータがレジスタファイル２４から送られる代わりに）線
３０を介して機能ユニット１２へデータを送るであろ
う。リオーダバッファ２２内の有効なエントリとは、そ
の命令が機能ユニット１２によって実行を完了してお
り、リオーダバッファ２２内に戻されたことを意味す
る。命令の結果はレジスタファイル２４、またはプロセ
ッサの状態を「インオーダで」更新せねばならないの
で、有効なエントリ命令はその順番が来るのを待たねば
ならない。もし出力タグがリオーダバッファ２２内の有
効でないエントリを指している場合、その出力タグは、
次にディスパッチされることになっている命令に適切に
付加され、それによって、その命令を実行するためにそ
の命令によって必要とされる情報のロケーションに関す
る、その命令についての識別情報が与えられ、かつ図１
に関連して説明したように、出力線３４から線３２を介
してその命令に対する情報の一致があるか否かを判定し
て、待合せ装置およびそれぞれの処理ユニット１２に直
接にその情報が送られるのを可能にする。
【００２７】図３は図２に示される装置４０によって使
用されるイネーブル回路６６、８０の電気的概略図であ
る。図３において、第１の入力バス９４および第２の入
力バス９６の各々は１０ビット（ビット０−９）信号を
イネーブル装置１００へ送る。したがって、イネーブル
装置１００は１０個のセル０−９を含む。各セルは入力
バス９４および入力バス９６の双方について対応のビッ
トと関連付けられ、その結果、各セルについて１つの入
力ＩＮ0 −ＩＮ9 が存在する。出力バス９８は関連され
た出力ＯＵＴ0 −ＯＵＴ9 を有する。
【００２８】説明を明瞭にするために、代表的セル、セ
ル０の構造を詳細に説明する。セル０は入力バス９６か
らの入力１１２と入力バス９４からの入力１１４を有す
るＮＯＲゲート１１０を含む。ＰチャネルＣＭＯＳスイ
ッチングトランジスタ１１６はゲート１１８で入力バス
９６からの信号によってゲートされる。Ｐチャネルスイ
ッチングトランジスタ１１６は基準電圧ＶＣＣをＮチャ
ネルＣＭＯＳスイッチングトランジスタ１２０へゲート
する。Ｎチャネルスイッチングトランジスタ１２０は入
力バス９４からの信号によってそのゲート１２２でゲー
トされる。ＮＯＲゲート１１０の出力１２４はＮチャネ
ルＣＭＯＳスイッチングトランジスタ１２６をそのゲー
ト１２８でゲートする。ＮチャネルＣＭＯＳスイッチン
グトランジスタ１３０はそのゲート１３２で入力バス９
６からの信号によってゲートされる。
【００２９】共通線１４０がすべてのセル０−９を横切
り、復帰共通線１４１がセル０からループしてセル９に
戻る。
【００３０】イネーブル装置１００は、いかなる与えら
れた時間にも入力バス９４の１ビットと入力バス９６の
１ビットだけが「１」値を有するであろうようにフォー
マット化された入力バス９４、９６によって与えられる
アドレスに応答するように構成される。したがって例示
として、入力バス９４がビット６で「１」値を有し、か
つ入力バス９６がビット２で「１」値を有する場合のイ
ネーブル装置１００の動作を説明する。
【００３１】このような例示的状況において、入力バス
９４上のビット０−５および７−９の「０」値により、
セル０−５および７−９の各々において入力１１４上の
値は［０」値になるであろう。セル０−１およびセル３
−９における入力バス９６の「０」値により、各セル０
−１、３−９について入力１１２上の値は「０」値にな
るであろう。したがってＮＯＲゲート１１０からの出力
１２４はセル０−１、３−５、および７−９で「１」値
を有するであろう。言い換えれば、セル２および６はＮ
ＯＲゲート１１０の出力１２４で「０」値を有するであ
ろう。
【００３２】このような構成によって、Ｎチャネルスイ
ッチングトランジスタ１２８はセル２および６において
はゲートオフされ、イネーブル装置１００内の他のすべ
てのセルにおいてはゲートオンされるであろう。入力１
１４にその「１」値を有するセル６は、セル６のＮチャ
ネルスイッチングトランジスタ２０をゲートオンするで
あろう。同様に、セル６内の入力１１２における「０」
値はセル６内のＰチャネルスイッチングトランジスタ１
１６のゲート１１８に印加され、それによってＰチャネ
ルスイッチングトランジスタ１１６をゲートオンし、そ
の結果基準電圧ＶＣＣが共通線１４０に与えられるであ
ろう。セル６内のＮチャネルスイッチングトランジスタ
１３２はゲートオフされ、それによって接地から共通線
１４０を絶縁するであろう。
【００３３】共通線１４０上の信号の流れはセル９から
セル０への方向を持ち、復帰共通線１４１上の信号の流
れはセル０からセル９への方向を持つ。セル３−５の入
力１１４の「０」値はそれらのセル３−５のそれぞれの
Ｎチャネルスイッチングトランジスタをゲートオフし、
それによってセル３−５において基準電圧ＶＣＣから共
通線１４０を絶縁する。同様に、セル３−５内の入力バ
ス９６から受けられた「０」入力はセル３−５のそれぞ
れのＮチャネルトランジスタ１３０をゲートオフし、そ
れによってセル３−５において接地から共通線１４０を
絶縁するであろう。したがって、「１」値が出力ＯＵＴ
2 からＯＵＴ5 には与えられ、これはセル６においてＶ
ＣＣの接続によって共通線１４０へ課される。「０」値
が出力ＯＵＴ0 −ＯＵＴ1 およびＯＵＴ6 −ＯＵＴ9 に
与えられる。このような態様において、イネーブル回路
１００は入力バス９４および９６のそれぞれに存在する
２つの「１」の値の間に、イネーブル信号（「１」値）
を課す。
【００３４】セル２において、入力１１４の「０」値は
Ｎチャネルスイッチングトランジスタ１２０をゲートオ
フし、それによって基準電圧ＶＣＣから共通線１４０を
絶縁し、類似の結果がセル０−１およびセル７−９にお
いて生じる。さらに、セル２の入力１１２の「１」値は
Ｐチャネルスイッチングトランジスタ１１６をゲートオ
フし、かつＮチャネルスイッチングトランジスタ１３０
をゲートオンし、それによって共通線１４０を接地に接
続し、出力ＯＵＴ1 で「０」値を課す。出力ＯＵＴ1 お
よびＯＵＴ2 はセル２においてＮチャネルスイッチング
トランジスタ１２６の「オフ」状態によって互いに絶縁
される。セル０−１およびセル６−９の入力１１２の
「０」値はそれらのセルにおいてＮチャネルスイッチン
グトランジスタ１２６をゲートオフし、それらのセルに
おいて共通線１４０を接地から絶縁する。
【００３５】したがって、セル６において共通線１４０
に課された「１」値が出力ＯＵＴ2−ＯＵＴ5 へ伝搬さ
れる。セル２において共通線１４０に課された「０」値
も出力ＯＵＴ0 −ＯＵＴ1 、および出力ＯＵＴ6 −ＯＵ
Ｔ9 へ伝搬される。
【００３６】図４は、図３に示されるようなイネーブル
回路１００の方法および動作の概略的図表である。図４
においてはリオーダバッファ２２内の選択された値が示
される。リオーダバッファ２２は好ましくは、読出ポイ
ンタおよび書込ポインタをインクリメントすることによ
ってリオーダバッファ２２内のデータのシフト方向が達
成される、ループ先入先出方式（ＦＩＦＯ）レジスタと
して構成される。読出ポインタ（ＲＰ）および書込ポイ
ンタ（ＷＰ）は、図４においては、リオーダバッファ２
２内の４つの命令のフェッチバッチを区分する特定のロ
ケーションで示されている。さらに図４においては、図
２の説明に関連して信号を指定する際に使用された方法
と一致するように、文字「Ａ」−「Ｇ」の指定を用いて
いる。
【００３７】図２および図４をともに検討するに際し、
例示を目的として、レジスタファイル２４（図１を参
照）内のレジスタＲ1 に存在していることがわかってい
る、命令のためのオペランドのような情報が要求されて
いるものと仮定する。読出ポインタＲＰは図４の読出ポ
インタＲＰの位置に隣接するところでは、信号「Ａ」の
値を「１」とする。同様に、書込ポインタＷＰは図４の
書込ポインタＷＰの位置に隣接するところでは、信号
「Ｂ」 ノ 値を「１」とする。信号「Ｃ」、すなわち読出
ポインタＲＰおよび書込ポインタＷＰの中間のすべての
エントリについてのイネーブル信号は、読出ポインタＲ
Ｐおよび書込ポインタＷＰの中間のすべてのエントリに
ついてリオーダバッファ２２内に「１」を割当てる。信
号「Ｄ」は、リオーダバッファ２２内の前に発生された
結果を含む宛先アドレスと、ある命令によって必要とさ
れる情報についてのソースインジケータとの間の一致を
表わす。したがって、図４の宛先ポインタ列内にレジス
タＲ1 が現れるたびに、図４の列「Ｄ」内の値が「１」
となる。イネーブル信号「Ｃ」および比較ヒット信号
「Ｄ」がともに発生していることを表わす信号「Ｅ」
は、信号「Ｄ」および「Ｃ」がともに発生するたびに
「１」値となる。信号「Ｆ」は信号「Ｅ」についての
「１」値が最初に発生した箇所と読出ポインタＲＰとの
間のすべてのエントリについて「１」値を割当てるイネ
ーブル信号である。信号「Ｇ」は図２のＡＮＤ回路８６
によって発生され、信号「Ｅ」および「Ｆ」とがともに
発生したことを表わす。したがって、信号「Ｇ」は、リ
オーダバッファ２２内の、読出ポインタＲＰと書込ポイ
ンタＷＰとの間で、もっとも新しく記憶された宛先レジ
スタＲ1 の位置を「１」値で識別する。このように信号
「Ｇ」によって識別された宛先レジスタがあれば、次に
ディスパッチされるべき命令のソースオペランドとし
て、その宛先レジスタに格納された値を用いることがで
きる。したがって、他のオペランドも利用可能であれ
ば、次にディスパッチされるべき命令は直ちに実行を開
始することができ、ソースレジスタの更新を待つ必要は
ない。
【００３８】与えられた詳細な図面および特定の例はこ
の発明の好ましい実施例を説明するが、これらは説明の
目的のみのためであり、この発明の装置は開示される精
密な詳細および条件に限定されることなく、かつ前述の
請求項によって規定されるこの発明の精神から逸脱する
ことなしに様々な変更がその中で行なわれてもよいこと
が理解されるべきである。
【図面の簡単な説明】
【図１】この発明の装置および方法とともに使用するこ
とが意図される型のリオーダバッファを使用するコンピ
ューティング装置の概略図である。
【図２】この発明の装置の概略ブロック図である。
【図３】図２に示される装置によって使用されるイネー
ブル回路の電気的概略図である。
【図４】図３に示されるイネーブル回路の方法および動
作を表わす概略図表の図である。
【符号の説明】
４２：比較回路 ５４ ５８：デコーダ ５０ ８６：ＡＮＤ回路 ６６ ８０：イネーブル回路 ９０：エンコーダ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タン・ミン・トラン アメリカ合衆国 78741、テキサス州、 オースティン、イー・リバーサイド、 4821、ナンバー・117 (56)参考文献 特開 平４−270421（ＪＰ，Ａ) 特開 平４−110688（ＪＰ，Ａ) 特表 平６−501124（ＪＰ，Ａ) 久我守弘、外３名，”『新風』プロセ ッサの依存解析機能付きレジスタファイ ル”，情報処理学会第40回（平成２年前 期）全国大会論文集，日本，1990年３月 14日，ｐ．1269−1270 久我守弘、外４名，ＳＩＭＰ（単一命 令流／多重パイプライン）方式に基づく 『新風』プロセッサの低レベル並列処理 アルゴリズム，情報処理学会論文誌，日 本，1989年12月15日，Ｖｏｌ．30，Ｎ ｏ．12，ｐ．1603−1611 久我守弘、外２名，ＳＩＭＰ（単一命 令流／多重パイプライン）方式に基づく 『新風』プロセッサの低レベル並列処理 アルゴリズム，並列処理シンポジウム ＪＳＰＰ’89，日本，1990年２月，ｐ. 163−170 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 記憶装置内の複数の命令間の依存を解決
    するための装置であって、前記記憶装置は複数のメモリ
    セルを有し、前記複数のメモリセルの選択されたメモリ
    セル内に前記複数の命令を順次記憶し、前記記憶装置
    は、前記複数のメモリセルの中の次に空のメモリセルを
    示す読出ポインタと、前記複数の命令の中で最初に記憶
    された命令を示す書込ポインタとを有し、前記複数の命
    令の各々は、複数のオペランドに対する組合わせの操作
    を行って結果を決定し、前記複数のオペランドの各々は
    ソースインジケータによって識別され、前記結果は宛先
    インジケータによって識別され、この装置は出力信号を
    発生し、前記出力信号は、前記複数の命令の中で、次に
    ディスパッチされるべき命令の前記ソースインジケータ
    のそれぞれと一致する前記宛先インジケータを有するも
    ののうち最も新しく記憶された命令を識別し、この装置
    は、 前記ソースインジケータと前記宛先インジケータとを比
    較するための比較ヒット手段を含み、前記比較ヒット手
    段は、前記複数の命令の中で最初に記憶された命令の前
    記宛先インジケータと前記次にディスパッチされるべき
    命令中の前記それぞれのソースインジケータとが一致す
    る毎に比較ヒット信号を発生し、 前記読出ポインタおよび前記書込ポインタに応答して、
    前記複数の命令の第１の一群の命令について第１のイネ
    ーブル信号を発生するための第１のイネーブル手段を含
    み、前記第１の一群の命令は前記読出ポインタおよび前
    記書込ポインタによって規定され、 前記比較ヒット信号と前記第１のイネーブル信号とがと
    もに発生するごとにヒットイネーブル信号を発生するた
    めの第１の比較手段と、 前記読出ポインタおよび前記ヒットイネーブル信号に応
    答して、前記複数の命令の第２の一群の命令について第
    ２のイネーブル信号を発生するための第２のイネーブル
    手段とをさらに含み、前記第２の一群の命令は前記読出
    ポインタおよび前記ヒットイネーブル信号によって規定
    され、 前記第２のイネーブル信号と前記ヒットイネーブル信号
    とがともに発生するごとに、前記出力信号を発生するた
    めの第２の比較手段をさらに含む、装置。
  2. 【請求項２】 前記順次記憶は先入先出方式記憶として
    行なわれる、請求項１に記載の複数の命令間の依存を解
    決するための装置。
  3. 【請求項３】 前記第１のイネーブル手段および前記第
    ２のイネーブル手段は実質的に同じ構成のものである、
    請求項２に記載の複数の命令間の依存を解決するための
    装置。
  4. 【請求項４】 前記第１の比較手段および前記第２の比
    較手段は実質的に同じ構成のものである、請求項３に記
    載の複数の命令間の依存を解決するための装置。
  5. 【請求項５】 前記第１のイネーブル手段および前記第
    ２のイネーブル手段は実質的に同じ構成のものである、
    請求項１に記載の複数の命令間の依存を解決するための
    装置。
  6. 【請求項６】 前記第１の比較手段および前記第２の比
    較手段は実質的に同じ構成のものである、請求項５に記
    載の複数の命令間の依存を解決するための装置。
  7. 【請求項７】 前記複数のオペランドは２つのオペラン
    ドである、請求項１に記載の複数の命令間の依存を解決
    するための装置。
  8. 【請求項８】 前記第１比較手段および前記第２の比較
    手段は実質的に同じ構成のものである、請求項１に記載
    の複数の命令間の依存を解決するための装置。
  9. 【請求項９】 記憶装置内の複数の命令間の依存を解決
    するための装置であって、前記記憶装置は複数のメモリ
    セルを有し、かつ前記複数のメモリセルの選択されたメ
    モリセル内に前記複数の命令を順次記憶し、前記複数の
    メモリセルの各々は複数のタグを含み、前記複数のタグ
    の各々はイネーブルメントを示す第１の値と、非イネー
    ブルメントを示す第２の値とを有し、前記記憶装置は、
    前記複数のメモリセルの中で、次に空のメモリセルを示
    す読出ポインタと、前記複数の命令の中で、最初に記憶
    された命令を示す書込ポインタとを有し、前記複数の命
    令の各々は結果を決定するために複数のオペランドの組
    合わせの操作を行ない、前記複数のオペランドの各々は
    ソースインジケータによって識別され、前記結果は宛先
    インジケータによって識別され、この装置は識別タグを
    設定し、前記識別タグは、前記複数の命令の中で、次に
    ディスパッチされるべき命令の前記ソースインジケータ
    のそれぞれと一致する前記宛先インジケータを有するも
    ののうち、最も新しく記憶された命令を識別する装置で
    あって、 前記ソースインジケータと前記宛先インジケータとを比
    較するための比較ヒット手段を含み、前記比較ヒット手
    段は、前記複数の命令のそれぞれの先に記憶された命令
    について、前記次にディスパッチされるべき命令中の前
    記それぞれのソースインジケータが前記それぞれの先に
    記憶された命令の前記宛先インジケータと一致すると
    き、前記第１の値に比較ヒットタグを設定し、 前記読出ポインタおよび前記書込ポインタに応答して、
    前記複数の命令の第１の一群の命令中の各命令について
    前記第１の値に第１のイネーブルタグを設定するための
    第１のイネーブル手段を含み、前記第１の一群の命令
    は、前記複数の命令のうち、前記読出ポインタおよび前
    記書込ポインタの間に記憶されているすべての命令を含
    み、前記第１の一群の命令のうち、対応の 前記比較ヒットタ
    グおよび前記第１のイネーブルタグが前記第１の値に設
    定されている命令の各々について、前記第１の値にヒッ
    トイネーブルタグを設定するための第１の比較手段と、 前記読出ポインタおよび前記ヒットイネーブルタグに応
    答して、前記複数の命令の第２の一群の命令中の各命令
    について、前記第１の値に第２のイネーブルタグを設定
    するための第２のイネーブル手段とをさらに含み、前記
    第２の一群の命令は、前記第１の一群の命令の中で、前
    記第１の値に設定された前記ヒットイネーブルタグを有
    するもののうち最初に記憶された命令と前記読出ポイン
    タとの間に記憶されているすべての命令を含み、対応の 前記第２のイネーブルタグおよび前記ヒットイネ
    ーブルタグが前記第１の値に設定されている各命令につ
    いて前記識別タグを設定するための第２の比較手段をさ
    らに含む、装置。
  10. 【請求項１０】 記憶装置内の複数の命令間の依存を解
    決するための方法であって、前記記憶装置は複数のメモ
    リセルを有し、かつ前記複数のメモリセルの選択された
    メモリセル内に前記複数の命令を順次記憶し、前記記憶
    装置は前記複数のメモリセルの中で、次に空のメモリセ
    ルを示す読出ポインタと、前記複数の命令の中で、最初
    に記憶された命令を示す書込ポインタとを有し、前記複
    数の命令の各々は、複数のオペランドに対する操作の組
    合せを行なって結果を決定し、前記複数のオペランドの
    各々はソースインジケータによって識別され、前記結果
    は宛先インジケータによって識別され、この方法は、前
    記複数の命令の中で、次にディスパッチされるべき命令
    の前記ソースインジケータのそれぞれと一致する前記宛
    先インジケータを有するもののうち最も新しく記憶され
    た命令を識別する方法であって、 （１） 前記次にディスパッチされるべき命令中の前記
    それぞれのソースインジケータの各々を前記複数の命令
    の先に記憶された命令の各々の前記宛先インジケータと
    比較するステップと、 （２） 前記次にディスパッチされるべき命令中の前記
    それぞれのソースインジケータが前記複数の命令の先に
    記憶された命令の前記宛先インジケータと同時に発生す
    るごとに比較ヒット信号を発生するステップと、 （３） 前記読出ポインタおよび前記書込ポインタに応
    答して、前記複数の命令の中の第１の一群の命令につい
    て第１のイネーブル信号を発生するステップとを含み、
    前記第１の一群の命令は前記読出ポインタおよび前記書
    込ポインタによって規定され、 （４） 前記第１のイネーブル信号と前記比較ヒット信
    号を比較するステップと、 （５） 前記比較ヒット信号と前記第１のイネーブル信
    号とがともに発生するごとにヒットイネーブル信号を発
    生するステップと、 （６） 前記読出ポインタおよび前記ヒットイネーブル
    信号に応答して、前記複数の命令の中の、第２の一群の
    命令について第２のイネーブル信号を発生するステップ
    とをさらに含み、前記第２の一群の命令は前記読出ポイ
    ンタおよび前記ヒットイネーブル信号によって規定さ
    れ、 （７） 前記ヒットイネーブル信号と前記第２のイネー
    ブル信号を比較するステップと、 （８） 前記第２のイネーブル信号と前記ヒットイネー
    ブル信号とがともに発生するごとに出力信号を発生する
    ステップとをさらに含み、前記出力信号は、前記複数の
    命令の中で、前記次にディスパッチされるべき命令の前
    記ソースインジケータのそれぞれと一致する前記宛先イ
    ンジケータを有するもののうち最も新しく記憶された命
    令を識別する、方法。
  11. 【請求項１１】 前記順次記憶は先入先出方式記憶とし
    て行なわれる、請求項１０に記載の複数の命令間の依存
    を解決するための方法。
  12. 【請求項１２】 前記複数のオペランドは２つのオペラ
    ンドである、請求項１０に記載の複数の命令間の依存を
    解決するための方法。
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