JPH03147594A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はランダムアクセス可能な半導体記憶装置に関し
、特にメモリセルをアクセスするワード線とメモリ信号
検出のために標準電位を与えるためのダミーワード線の
配列構成に関する。

（従来の技術） ＭＯＳダイナミックＲＡＭは情報の記憶にダイナミック
型のメモリセルを用いている。このＭＯＳダイナミック
ＲＡＭは、第１図に示すようにメモリセルアレー１に対
して、アドレスバッファ２、行および列デコーダ３，４
、センスアンプ５の周辺回路と、これらをクロックに同
期して動作するためのクロック発生器６を配置した基本
構成を備えている。そして、これらの周辺回路の各部が
、メモリセルの情報破壊を防ぐために行選択→メモリセ
ル情報の検出−列選択の手順を守るように内部クロック
で制御され、定められた順序、タイミングで動作を開始
するようになっている。

メモリセルとしては４トランジスタ型セル、３トランジ
スタ型セルおよび１トランジスタ型セルに大別されるが
、ここでは高集積化を実現する１トランジスタ型セルを
考察する。

１トランジスタ型セルは、１つのＭＯＳトランジスタと
蓄積容量を直列に接続しただけの単純な構成であり、第
２図および第３図にメモリセルのマトリックスおよびそ
の一部分が詳細に示されている。

第２図に示すメモリの構成は、メモリ信号が読み出され
るビット線（ＢＬ）およびビットと対であるビット線（
ＢＬ）、メモリセルをアクセスするワード線（Ｗ　Ｌ　
１．Ｗ　Ｌ　２．・Ｗ　Ｌ　２”）、メモリ信号検出時
に標準電位を与えるダミーセルをアクセスするダミーワ
ード線（ＤＷＬＩ　。

ＤＷＬ２　）、およびビット線、ビット線に現われたメ
モリ信号を検出するセンスアンプ（ＳＡＩ、ＳＡ２．　
　・・・Ｓ　Ａ　２”）からなっている。

第２図から明らかなように、従来のダミーワード線（Ｄ
ＷＬＩ　、ＤＷＬ２　）は、−群のワード線（ＷＬＩ、
ＷＬ２．・・・ＷＬ２°）の端位置にあって、ビット線
、ビット線のセンスアンプ側に配置されている。

第３図は、第２図に示したメモリマトリックスのうちビ
ット線、ビット線、ワード線、ダミーワード線とセンス
アンプ（ＳＡ）およびｌトランジスタと１キヤパシタで
なるメモリセルの具体例で、動作はワード線ＷＬＩが選
択されると、ワード線ＷＬＩに接続されたメモリセルの
トランジスタがオンしてメモリ信号を記憶しているキャ
パシタＣ８をビット線に接続する。

この時、同時にビット線側ではダミーワード線ＤＷＬＩ
が選択されてダミーメモリセルのトランジスタがオンし
て標準信号を記憶しているキャパシタｃｄがビット線に
接続されるようになっている。

上記構成のビット線やセンスアンプは、メモリマトリッ
クスのレイアウト（配置）上、ワード線やアドレス信号
など多くの信号と、容量結合しているので、これらの配
線から受ける雑音量がセンスアンプの入力端でつり合っ
ていないと感度を下げる原因となる。

ビット線のレイアウトとしては、オーブンビット線形と
第３図に示された折り返しビット線形がある。折り返し
ビット線形はビット線とビット線が隣接し、並列して配
置されているため、雑音は同相の形で入力され、センス
アンプに対して雑音は相殺される。またビット線とビッ
ト線が近接しているので、基板から受ける雑音に対して
も不つり合いを生じに（い。

しかも、メモリマトリックスの構成はメモリ容量が大き
くなりセル数が増加するほど大きくなり、ビット線が長
くなる。

このためビット線の浮遊容量も大きくなり、遅延時間、
信号レベル共に悪影響を及ぼすという問題点があった。

このような点に基づいて、次に、ビット線間に接続され
た素子における不平衡について説明する。

第４図は、第３図に示す構成におけるビット線、ビット
線のセンスアンプから見た等何回路を示している。

図中、Ｒｂは各メモリセルあたりのビット線の抵抗、Ｃ
ｂは各メモリセルあたりのビット線のキャパシタ、Ｒｏ
はセンスアンプの出力インピーダンス、Ｃ０はセンスア
ンプ入力端のキャパシタ、Ｃ８はメモリセルのキャパシ
タ、そしてＣ６はダミーセルのキャパシタである。

第４図において、メモリセルのキャパシタＣ３、および
ダミーメモリセルのキャパシタＣ６を充電する場合の各
時定数Ｔｓ、ＴｏはＴｓ　＝　　（Ｃｓ　＋　Ｃｂ　）
　（２’Ｒｈ　＋　Ｒｏ　ｌりＣＩ（２’Ｒゎ　＋Ｒ，
） Ｔａ　　＝　　（ｃａ　　＋　ｃｏ　）　　ＲＯ〜Ｃａ
Ｒ０である。ここで２°はワード線の本数を示す。

上式からＣ，、Ｃ，の充電時定数には大きな差があり、
Ｃ８を充電する時間はＣ６の場合に比べて、十分長い時
間を要することがわかる。

このことは、センスアンプの入力端から見れば、センス
アンプ動作時、ビット線、ビット線のインピーダンスに
不平衡を生じていることを意味する。

この不平衡はビット線上でメモリセルがダミーメモリセ
ルから遠い位置はど大きく結果としてセンスアンプの感
度低下を引き起こし高速動作上障害となっていた。

（発明が解決しようとする課題） このような事情に鑑みて、本発明はセンスアンプ感度の
高いワード線群の配列により、選択されたメモリセルの
位置により発生するセンスアンプの負荷の不平衡を緩和
した半導体記憶装置を提供することを目的としている。

（課題を解決するための手段） 上記目的を達成するため本発明はメモリマトリックスを
含み、センスアンプを備えた半導体記憶装置において、
ダミーワード線は、少なくとも１つのデコーダで制御さ
れるワード線群の両側に配置され、前記ダミーワード線
とセンスアンプ間に複数のワード線が配列されている構
成となっている。

また、ビット線、ビット線のセンスアンプ接続部分にト
ランジスタを介在させた場合には、ダミーワード線の両
側に分割して配列されるワード線の各群は、センスアン
プ側をより少ない数のワード線としたことを特徴として
いる。

（作　用） このような構成によれば、ダミーワード線がビット線、
ビット線上の先端もしくはセンスアンプ端に配列するこ
とがなくなり、センスアンプ動作時にセンスアンプより
ビット線、ビット線を見たそれぞれの等価容量差を極力
等しくするので、センスアンプの負荷の不平衡を緩和で
き、センスアンプ感度を向上させる。

（実施例） 本発明の実施例を第５図に基づいて説明する。

第５図において、ビット線、ｖ；コ線と交叉し、これら
にメモリ信号を与えるワード線は、センスアンプＳＡの
遠端より、ワード線（ＷＬｌ、ＷＬ２．・ＷＬ２’−’
）　、　タミー’７−ト線（ＤＷＬｌ　、ＤＷＬ２　）
、’７−ド線（Ｗ　Ｌ　２’−１，、、、、。

Ｗ　Ｌ　２’）の順で配置されており、ダミーワード線
（ＤＷＬＩ　、ＤＷＬ２　）の両側にワード線が配列さ
れていることを特徴としている。

本実施例において、メモリセルを選択した場合、最大の
不平衡が発生するのは、センスアンプ端のメモリセルＭ
　Ｓ　２’を選択した場合、およびセンスアンプの遠端
のメモリセルＭＳＩを選択した場合であって、それぞれ
時定数Ｔ、、Ｔ。

を求めると次式のようになる。

メモリセルＭＳ２”を選択した場合 １　ａ　２８ｍ　Ｉ　ｌ”−”Ｈａ　＋　Ｒｏｌメモリ
セルＭＳＩを選択した場合 ダミーセルの容量Ｃ４が通常のメモリセルの容量Ｃ３と
等しいとすれば、いずれの場合も時定数差はＣｓ２°−
’Ｒｂとなり、前述した従来例のＣｍ２”Ｒｂに比べて
改善されていることは明らかである。

本実施例において、ダミーワード線の両側に配列されて
いるワード線の数は等しくなっているが、本発明の趣旨
はこれに限るものではない。

すなわち、本発明の半導体記憶装置は、選択されたメモ
リセルの位置により発生するセンスアンプの負荷の不平
衡を緩和するため、センスアンプ動作時にセンスアンプ
よりビット線、ビット線を見たそれぞれの等価容量差を
極力等しくすることを意図するものである。

したがってダミーワード線が少なくとも１つのデコーダ
で制御されるワード線群の両側にあって、ダミーワード
線とセンスアンプの間に複数のワード線が配列されてお
れば、従来のようにビット線、ビット線上の先端又はセ
ンスアンプ端にダミーワード線がある場合よりも上述し
た不平衡を改善できる。

ダミーワード線の両側に配列されるワード線の数は、ワ
ード線を制御するデコーダのレイアウト上の制約を配慮
することが好ましく、この場合デコーダは２の倍数、４
，８．１６・・・の単位でワード線を制御するのが通常
であるから、前記ダミーワード線の両側に配列するワー
ド線の数もこれらの単位の数となる。

一方、センスアンプ動作時、センスアンプのビット線、
ビット線の等偏負荷容量を低減する目的として、ビット
線、ビット線のセンスアンプ接続部分にトランジスタを
介在させる場合がある。この場合、メモリセルおよびダ
ミーセルの充放電は、このトランジスタを通して行われ
るため、上述の時定数の計算式の抵抗部分にトランジス
タのオン抵抗が余分に加わる。このオン抵抗はビット線
の抵抗Ｒ１，に比べて大きいため、センスアンプの遠端
側のメモリセルを選択した場合の前記不平衡は緩和され
る。

したがって、このような場合には、ダミーワード線の両
側に配列されたワード線の数はセンスアンプ側の方をよ
り少なくした方が良い。

本発明では、１トランジスタ・１キヤパシタのメモリセ
ルを折り返しビット線形に配列した構成によって説明し
たが、他の形式のメモリセル、およびオーブンビット線
型のレイアウトに適用してもよい。

（発明の効果） 以上説明した本発明の構成によれば、メモリ信号線とし
てのビット線およびビット線に接続されるセンスアンプ
の動作上、メモリセルを選択する上で避けられない、両
ビット線間の負荷の不平衡を緩和することができ、半導
体記憶装置のセンスアンプの高感度化および高速動作化
を実現するという効果を奏する。

【図面の簡単な説明】

第１図は、ダイナミックメモリの基本構成を示すブロッ
ク図、 第２図は従来のメモリマトリックスを示す概略図、 第３図は第２図のメモリマトリックス内の構成要素を示
す一部拡大詳細図、 第４図は第３図に示す回路の等価回路図、第５図は本発
明の実施例に係る構成要素の配列を示す回路構成図であ
る。 ＷＬ・・・ワード線　　　ＢＬ・・・ビット線ＢＬ・・
・ビット線　　ＤＷＬ・・・ダミーワード線ＳＡ・・・
センスアンプ Ｃ１ｌ・・・メモリセルのキャパシタ Ｃ４・・・ダミーセルのキャパシタ ３．４・・・デコーダ 第１図 ＠２図

Claims (1)

1. 【特許請求の範囲】 １）メモリセルをアクセスするワード線の一群と、ダミ
   ーセルをアクセスする少なくとも １つのダミーワード線と、これらのワード線に交差し各
   セルからのメモリ信号が読み出されるビット線と、この
   ビット線と対に配設されビット線に与えられたメモリ信
   号電位に対して前記ダミーセルからの標準電位を与える
   ■線とで構成されるメモリマトリックスを含み、前記ビ
   ット線、■線間に接続され前記メモリ信号による両ビッ
   ト線間の電位差を増巾するとともに前記メモリセルの再
   書き込みレベルを保証するセンスアンプを備えた半導体
   記憶装置において、 少なくとも１つのデコーダで制御される前 記ワード線群が前記ダミーワード線の両側に配列され、
   このダミーワード線とセンスアンプの間に複数のワード
   線が配列されている構成でなる半導体記憶装置。 ２）ダミーワード線の両側に配列されるワード線の各群
   は、センスアンプ側をより少ない数のワード線としたこ
   とを特徴とする請求項１記載の半導体記憶装置。