CN109901041A - 差分时钟信号的测试系统及其方法 - Google Patents

Abstract

本发明公开一种差分时钟信号的测试系统及其方法，通过模拟数字转换器将一组差分时钟信号线的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻及可编程逻辑组件控制差分时钟信号线的电位及电压，以便可编程逻辑组件读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果，用以达成提高测试差分时钟信号线的连接状态的便利性的技术功效。

Description

差分时钟信号的测试系统及其方法

技术领域

本发明涉及一种测试系统及其方法，特别是能够适用于边界扫描的测试环境，用以测试线路连接状态的差分时钟信号的测试系统及其方法。

背景技术

近年来，随着电子电路的普及与蓬勃发展，为了实现高速率、低噪声、远距离及高准确性的传输，通常是以差分(Differential)信号传输技术来实现，与此同时，高速电路系统的时钟信号基本上也是采用差分时钟(Differential Clock)信号。

一般而言，测试差分信号与差分时钟信号的方式系使用功能测试(FunctionTest)的方式，例如：使用能够抓取100MHz的差分时钟信号的芯片，搭配自行开发的韧体来检测100MHz的差分时钟信号。然而，此方式不但开发成本居高不下，而且也无法进行单端信号的故障检测，故具有差分时钟信号线的连接状态测试不便的问题。

有鉴于此，便有厂商提出边界测试的技术手段，针对差分信号进行测试，然而，此方式虽然能够测试差分信号，但是却无法在不改变硬件架构的前提下，针对差分时钟信号进行测试。换句话说，在边界测试的标准：“IEEE 1149.6”中，仅支持测试差分信号但是不支持测试差分时钟信号。因此，仍然无法有效解决差分时钟信号线的连接状态测试不便的问题。

综上所述，可知现有技术中长期以来一直存在差分时钟信号线的连接状态测试不便的问题，因此实有必要提出改进的技术手段，来解决此问题。

发明内容

本发明披露一种差分时钟信号的测试系统及其方法。

首先，本发明披露一种差分时钟信号的测试系统，应用在边界扫描(BoundaryScan)的测试环境下，此系统包含：待测单元(Unit Under Test,UUT)及测试单元。所述待测单元用以通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与接地线一并电性连接至连接器。

接着，所述测试单元包含：第一上拉电阻、第二上拉电阻、模拟数字转换器及可编程逻辑组件。其中，第一上拉电阻的一端电性连接电压端点，第一上拉电阻的另一端电性连接第一差分时钟信号线；第二上拉电阻的一端电性连接所述电压端点，第二上拉电阻的另一端电性连接第二差分时钟信号线；模拟数字转换器具有一组模拟输入引脚电性连接此组差分时钟信号线，用以分别将第一差分时钟信号线及第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；可编程逻辑组件具有一组输入输出引脚用以电性连接此组差分时钟信号线及模拟数字转换器，并且自模拟数字转换器读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接此组差分时钟信号线的所述输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息。

另外，本发明披露一种差分时钟信号的测试方法，应用在边界扫描的测试环境下，其步骤包括：提供待测单元，此待测单元通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与接地线一并电性连接至连接器；提供测试单元并通过连接器与待测单元电性连接，此测试单元包含第一上拉电阻、第二上拉电阻、模拟数字转换器及可编程逻辑组件，其中，第一上拉电阻及第二上拉电阻的一端电性连接电压端点，第一上拉电阻的另一端电性连接第一差分时钟信号线，第二上拉电阻的另一端电性连接第二差分时钟信号线，所述模拟数字转换器具有一组模拟输入引脚用以电性连接差分时钟信号线，所述可编程逻辑组件具有一组输入输出引脚用以电性连接差分时钟信号线及模拟数字转换器；模拟数字转换器分别将第一差分时钟信号线及第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；可编程逻辑组件自模拟数字转换器读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接差分时钟信号线的输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息。

本发明所披露的系统与方法如上，与现有技术的差异在于本发明是通过模拟数字转换器将一组差分时钟信号线的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻及可编程逻辑组件控制差分时钟信号线的电位及电压，以便可编程逻辑组件读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果。

通过上述的技术手段，本发明可以达成提高测试差分时钟信号线的连接状态的便利性的技术功效。

附图说明

图1为本发明差分时钟信号的测试系统的系统框图。

图2为本发明差分时钟信号的测试方法的方法流程图。

图3为应用本发明侦测差分时钟信号线的示意图。

图4为应用本发明以JTAG指令控制可编程逻辑组件的输入输出引脚的示意图。

符号说明：

110 待测单元

111 第一差分时钟信号线

112 第二差分时钟信号线

113 芯片

120 测试单元

121 第一上拉电阻

122 第二上拉电阻

123 模拟数字转换器

124 可编程逻辑组件

130 连接器

300 终端机

具体实施方式

以下将配合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题并达成技术功效的实现过程能充分理解并据以实施。

在说明本发明所披露的差分时钟信号的测试系统及其方法之前，先对本发明所应用的环境作说明，本发明应用在边界扫描的测试环境下，用以通过测试单元来测试待测单元上的差分时钟信号线，判断其是否有开路、与接地线短路、信号线相互短路等错误情况，其中，待测单元与测试单元通过连接器相互电性连接，并且可通过联合测试工作组(JointTest Action Group,JTAG)指令控制测试单元的可编程逻辑组件，将其输入输出引脚设定为高电平或低电平。

以下配合附图对本发明差分时钟信号的测试系统及其方法做进一步说明，请先参阅图1，图1为本发明差分时钟信号的测试系统的系统框图，应用在边界扫描的测试环境下，此系统包含：待测单元110及测试单元120。其中，待测单元110用以通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线111及第二差分时钟信号线112，并且与接地线一并电性连接至连接器。在实际实施上，所述差分时钟信号是由主板的芯片所产生；所述连接器可以是主板上的计算机总线，如：PCIe(PCI Express)插槽。

至于在测试单元120的部分，其包含：第一上拉电阻121、第二上拉电阻122、模拟数字转换器123及可编程逻辑组件124。其中，第一上拉电阻121的一端电性连接电压端点，第一上拉电阻121的另一端电性连接第一差分时钟信号线111。在实际实施上，上拉电阻(Pull-up Resistors)是当某输入端未连接设备或处于高阻抗的情况下，一种用于保证输入信号为预期逻辑电平的电阻组件，提供一定的电压信号。以此例而言，倘若第一差分时钟信号线111为开路状态，模拟数字转换器123将得到第一差分时钟信号线111的电压值为3.3V。另外，所述电压端点的电压值可为3.3伏特，模拟数字转换器123的参考电平可为5伏特，可编程逻辑组件124的输入输出引脚允许的最高输入电压大于3.3伏特。

第二上拉电阻122的一端电性连接所述电压端点(3.3V)，第二上拉电阻122的另一端电性连接第二差分时钟信号线112。以此例而言，倘若第二差分时钟信号线112为开路状态，模拟数字转换器123将得到第二差分时钟信号线112的电压值为3.3V。

模拟数字转换器123具有一组模拟输入引脚用以电性连接差分时钟信号线(即：第一差分时钟信号线111与第二差分时钟信号线112)，并且分别将第一差分时钟信号线111及第二差分时钟信号线112的模拟信号转换为数字信号的第一电压值及第二电压值。简单地说，模拟数字转换器123(Analogto Digital Converter,ADC)是用于将模拟形式的连续信号转换为数字形式的离散信号的组件。

可编程逻辑组件124具有一组输入输出引脚用以电性连接差分时钟信号线(即：第一差分时钟信号线111与第二差分时钟信号线112)及模拟数字转换器123，并且自模拟数字转换器123读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接差分时钟信号线的输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息。在实际实施上，将连接此组差分时钟信号线的输入输出引脚其中之一设为低电平可通过远程的终端机所传送的JTAG指令来进行控制。另外，在实际实施上，所述可编程逻辑组件124可为复杂可编程逻辑装置(ComplexProgrammable Logic Device,CPLD)、现场可编程逻辑门阵列(Field-Programmable GateArray,FPGA)等等。特别要说明的是，所述输入输出引脚可仿真集成电路总线(Inter-Integrated Circuit)以与模拟数字转换器123电性连接，用以自模拟数字转换器123获得第一差分时钟信号线111及第二差分时钟信号线112的电压值。

接着，请参阅图2，图2为本发明差分时钟信号的测试方法的方法流程图，应用在边界扫描的测试环境下，其步骤包括：提供待测单元110，此待测单元110通过一组差分时钟信号线持续提供差分时钟信号，此组差分时钟信号线包含第一差分时钟信号线111及第二差分时钟信号线112，并且与接地线一并电性连接至连接器(步骤210)；提供测试单元120并通过连接器与待测单元110电性连接，此测试单元120包含第一上拉电阻121、第二上拉电阻122、模拟数字转换器123及可编程逻辑组件124，其中，第一上拉电阻121及第二上拉电阻122的一端电性连接电压端点，第一上拉电阻121的另一端电性连接第一差分时钟信号线111，第二上拉电阻122的另一端电性连接第二差分时钟信号线112，所述模拟数字转换器123具有一组模拟输入引脚用以电性连接差分时钟信号线，所述可编程逻辑组件124具有一组输入输出引脚用以电性连接差分时钟信号线及模拟数字转换器123(步骤220)；模拟数字转换器123分别将第一差分时钟信号线111及第二差分时钟信号线112的模拟信号转换为数字信号的第一电压值及第二电压值(步骤230)；可编程逻辑组件124自模拟数字转换器123读取第一电压值及第二电压值，当第一电压值及第二电压值其中之一与电压端点的电压值相同时，产生相应的开路信息，当第一电压值及第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生开路信息及断路信息时，先将连接差分时钟信号线的输入输出引脚其中之一设为低电平，再读取第一电压值及第二电压值，并且在第一电压值及第二电压值皆为低电平时，产生信号短路信息(步骤240)。通过上述步骤，即可通过模拟数字转换器123将一组差分时钟信号线(包含第一差分时钟信号线111及第二差分时钟信号线112)的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻(包含第一上拉电阻121及第二上拉电阻122)及可编程逻辑组件124控制差分时钟信号线的电位及电压，以便可编程逻辑组件124读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果。

以下配合图3及图4以实施例的方式进行如下说明，请先参阅图3，图3为应用本发明侦测差分时钟信号线的示意图。假设欲测试的差分时钟信号是待测单元110(例如：主板)上的“PCIE”插槽的差分时钟信号，此“PCIE”插槽可视为连接器130，而差分时钟信号则是由待测单元110上的芯片113所产生。当测试单元120插入“PCIE”插槽以与待测单元110电性连接时，模拟数字转换器123的模拟输入引脚，如图3所示意的“AIN 1”及“AIN 2”引脚，分别与第一差分时钟信号线111及第二差分时钟信号线112电性连接，以便将模拟信号转换为数字信号，并且进行下列流程：

1、模拟数字转换器123转换后的第一差分时钟信号线111的电压值若为3.3V(即与电压端点的电压3.3V相同)，代表第一差分时钟信号线111在连接器130上为开路状态，所以可编程逻辑组件124产生相应的开路信息，用以提示测试者第一差分时钟信号线111目前在连接器130上为开路状态。

2、模拟数字转换器123转换后的第二差分时钟信号线112的电压值若为3.3V(即与电压端点的电压3.3V相同)，代表第二差分时钟信号线112在连接器1360上为开路状态，所以可编程逻辑组件124产生相应的开路信息，用以提示测试者第二差分时钟信号线112目前在连接器130上为开路状态。

3、模拟数字转换器123转换后的第一差分时钟信号线111的电压值若为0V，代表第一差分时钟信号线111在连接器130上与接地线(GND)短路，所以可编程逻辑组件124产生相应的接地短路信息，用以提示测试者第一差分时钟信号线111目前在连接器130上与接地线短路。

4、模拟数字转换器123转换后的第二差分时钟信号线112的电压值若为0V，代表第二差分时钟信号线112在连接器130上与接地线短路，所以可编程逻辑组件124产生相应的接地短路信息，用以提示测试者第二差分时钟信号线112目前在连接器130上与接地线短路。

5、当可编程逻辑组件124未产生开路信息及接地短路信息时，代表没有发生开路或与接地线短路的情况，以差分时钟信号为例，模拟数字转换器123转换后的电压值在600mV至1800mV的范围内即代表没有开路或与接地线短路。此时，可编程逻辑组件124会将输入输出引脚，如图3所示意的I/O 1及I/O2其中之一设为低电平，接着再由模拟数字转换器123将第一差分时钟信号线111及第二差分时钟信号线112的模拟信号转换为相应的数字电压值，倘若皆为低电平代表差分时钟信号线之间存在短路的情况，故产生信号短路信息。反之，则代表第一差分时钟信号线111及第二差分时钟信号线112之间不存在短路的情况。

借由上述流程，测试者可根据产生的各种信息来判断第一差分时钟信号线111及第二差分时钟信号线112的电性连接状态，如：开路、与接地线短路、信号线短路等等。另外，倘若可编程逻辑组件124皆未产生开路信息、接地短路信息及信号短路信息，则可产生测试通过信息，用以直接提示测试者在当前的待测单元110中，其差分时钟信号线的电性连接状态已通过测试。

如图4所示意，图4为应用本发明以JTAG指令控制可编程逻辑组件的输入输出引脚的示意图。前面提到，可编程逻辑组件124会在开路信息及接地短路信息皆未产生时，将连接差分时钟信号线的输入输出引脚(IO/1及I/O 2)其中之一设为低电平(Low)。在实际实施上，其可通过远程的终端机300传送JTAG指令来实现，所述终端机300为计算器设备，如：个人计算机、笔记本电脑、穿戴式装置、智能型手机等等，并且能够通过有线或无线的传输方式将JTAG指令传送至测试单元120的可编程逻辑组件124以设定输入输出引脚的电平，例如：将“I/O 1”引脚设为低电位，此时，倘若第一差分时钟信号线111及第二差分时钟信号线112之间不存在短路的情况，那么，模拟数字转换器123转换后的第一电压值及第二电压值就不会都是低电位，而是只有第一差分时钟信号线111对应的第一电压值会是低电位。同样地，若将“I/O 2”引脚设为低电位，就只有第二差分时钟信号线112对应的第二电压值会是低电位。因此，若所述可编程逻辑组件124读到第一电压值及第二电压值皆为低电位，即可判断出第一差分时钟信号线111及第二差分时钟信号线112之间存在短路的情况。

综上所述，可知本发明与现有技术之间的差异在于通过模拟数字转换器将一组差分时钟信号线的模拟信号转换为数字的第一电压值及第二电压值，以及允许上拉电阻及可编程逻辑组件控制差分时钟信号线的电位及电压，以便可编程逻辑组件读取到第一电压值及第二电压值，并且在两者其中之一与电压端点的电压值相同，或为零伏特或是两者皆为低电位的情况下，产生相应的信息以作为测试结果，借由此技术手段可以解决先前技术所存在的问题，进而达成提高测试差分时钟信号线的连接状态的便利性的技术功效。

虽然本发明以前述的实施例说明如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的专利保护范围须视本说明书所附的权利要求书所界定的范围为准。

Claims (10)

1.一种差分时钟信号的测试系统，应用在边界扫描的测试环境下，其特征在于，该系统包含：

待测单元，用以通过一组差分时钟信号线持续提供差分时钟信号，该组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与至少一接地线一并电性连接至连接器；以及

测试单元，用以通过该连接器与该待测单元电性连接，该测试单元包含：

第一上拉电阻，该第一上拉电阻的一端电性连接电压端点，该第一上拉电阻的另一端电性连接该第一差分时钟信号线；

第二上拉电阻，该第二上拉电阻的一端电性连接该电压端点，该第二上拉电阻的另一端电性连接该第二差分时钟信号线；

模拟数字转换器，该模拟数字转换器具有一组模拟输入引脚电性连接该组差分时钟信号线，用以分别将该第一差分时钟信号线及该第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及第二电压值；

以及

可编程逻辑组件，该可编程逻辑组件具有一组输入输出引脚用以电性连接该组差分时钟信号线及该模拟数字转换器，并且自该模拟数字转换器读取该第一电压值及该第二电压值，当该第一电压值及该第二电压值其中之一与该电压端点的电压值相同时，产生相应的开路信息，当该第一电压值及该第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生该开路信息及该断路信息时，先将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平，再读取该第一电压值及该第二电压值，并且在该第一电压值及该第二电压值皆为低电平时，产生信号短路信息。

2.根据权利要求1的差分时钟信号的测试系统，其特征在于，该电压端点的电压值为3.3伏特，该模拟数字转换器的参考电平为5伏特，该组输入输出引脚允许的最高输入电压大于3.3伏特。

3.根据权利要求1的差分时钟信号的测试系统，其特征在于，该可编程逻辑组件在该开路信息、该接地短路信息及该信号短路信息皆未产生时，产生测试通过信息。

4.根据权利要求1的差分时钟信号的测试系统，其特征在于，该组输入输出引脚仿真集成电路总线以与该模拟数字转换器电性连接，用以自该模拟数字转换器获得该第一差分时钟信号线及该第二差分时钟信号线的电压值。

5.根据权利要求1的差分时钟信号的测试系统，其特征在于，该系统还包含终端机，用以传送联合测试工作组指令至该测试单元的该可编程逻辑组件，将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平。

6.一种差分时钟信号的测试方法，应用在边界扫描的测试环境下，其特征在于，其步骤包括：

提供待测单元，该待测单元通过一组差分时钟信号线持续提供差分时钟信号，该组差分时钟信号线包含第一差分时钟信号线及第二差分时钟信号线，并且与至少一接地线一并电性连接至连接器；

提供测试单元并通过该连接器与该待测单元电性连接，该测试单元包含第一上拉电阻、第二上拉电阻、模拟数字转换器及可编程逻辑组件，其中，该第一上拉电阻及该第二上拉电阻的一端电性连接电压端点，该第一上拉电阻的另一端电性连接该第一差分时钟信号线，该第二上拉电阻的另一端电性连接该第二差分时钟信号线，该模拟数字转换器具有一组模拟输入引脚用以电性连接该组差分时钟信号线，该可编程逻辑组件具有一组输入输出引脚用以电性连接该组差分时钟信号线及该模拟数字转换器；

该模拟数字转换器分别将该第一差分时钟信号线及该第二差分时钟信号线的模拟信号转换为数字信号的第一电压值及一第二电压值；以及

该可编程逻辑组件自该模拟数字转换器读取该第一电压值及该第二电压值，当该第一电压值及该第二电压值其中之一与该电压端点的电压值相同时，产生相应的开路信息，当该第一电压值及该第二电压值其中之一为零伏特时，产生相应的接地短路信息，当未产生该开路信息及该断路信息时，先将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平，再读取该第一电压值及该第二电压值，并且在该第一电压值及该第二电压值皆为低电平时，产生信号短路信息。

7.根据权利要求6的差分时钟信号的测试方法，其特征在于，该电压端点的电压值为3.3伏特，该模拟数字转换器的参考电平为5伏特，该组输入输出引脚允许的最高输入电压大于3.3伏特。

8.根据权利要求6的差分时钟信号的测试方法，其特征在于，该可编程逻辑组件在该开路信息、该接地短路信息及该信号短路信息皆未产生时，产生测试通过信息。

9.根据权利要求6的差分时钟信号的测试方法，其特征在于，该组输入输出引脚仿真集成电路总线以与该模拟数字转换器电性连接，用以自该模拟数字转换器获得该第一差分时钟信号线及该第二差分时钟信号线的电压值。

10.根据权利要求6的差分时钟信号的测试方法，其特征在于，该可编程逻辑组件将连接该组差分时钟信号线的该组输入输出引脚其中之一设为低电平的步骤系通过远程的终端机传送联合测试工作组指令进行控制。