CN108733615A - 用于多工处理多径多模数据传输的装置与方法 - Google Patents

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Abstract

本发明公开一种装置用于多工处理多径多模数据传输，装置包含半导体晶粒与半导体封装。半导体晶粒包含第一I/O(输入/输出)垫、第二I/O垫、开关以及内部处理器，开关于逻辑信号生效时，将第一I/O垫与第二I/O垫短路。半导体封装包含第一接合垫连接第一I/O垫、第二接合垫连接第二I/O垫、第一端连接一多路径多模连接器的一引脚、第二端连接一外部处理器、第一布线路径将第一端连接至第一接合垫、以及第二布线路径将第二端连接至第二接合垫，外部处理器于逻辑信号生效时，依据第一协定处理位于第二端的信号，内部处理器于逻辑信号失效时，依据第二协定处理位于第一I/O垫的信号。本发明可以依据一协定以多工处理一多径多模连接器的一引脚的电性信号。

Description

用于多工处理多径多模数据传输的装置与方法
技术领域
本发明涉及数据传输技术领域，具体而言，涉及用于多工处理数据传输的装置与方法。
背景技术
数据传输广泛地被使用。于一数据传输中，协定通常是必要的。近来，USB type-C(通用序列总线C型)连接器标准已被采用。一个与USB type-C标准相符的连接器允许使用者使用同一实体引脚(physical pin)来传送不同协定的数据。举例而言，该相同实体引脚及其电性信号除可用来依据USB协定传输数据，也可用来依据DisplayPort(显示端)协定来传输数据。然而，针对不同的协定，其相对应的电性信号需被不同地处理，故多工功能通常被用来依据当前使用的协定，处理电性信号。此外，USB type-C连接器也支援多径数据传输，其中有多个路径被使用，且所述路径可能载有不同传输协定的电性信号。
本领域需要的是用来依据一协定以多工处理一多径多模连接器的一引脚的电性信号的装置与方法，其中该协定是用于与上述电性信号相关的数据传输。
发明内容
依据本发明的一实施例，一装置包含一半导体晶粒与一半导体封装。该半导体晶粒包含：一第一I/O(输入/输出)垫；一第二I/O垫；一第三I/O垫；一第一内部处理器，用来于一第一逻辑信号失效时，依据一第一协定处理位于该第一I/O垫的一电性信号；一第二内部处理器，用来于一第二逻辑信号失效时，依据该第一协定处理位于该第二I/O垫的一电性信号；一第一开关，用来于该第一逻辑信号生效时，电性连接该第一I/O垫与该第三I/O垫；以及一第二开关，用来于该第二逻辑信号生效时，电性连接该第二I/O垫与该第三I/O垫。该半导体封装包含：一第一接合垫，用来电性连接该第一I/O垫；一第二接合垫，用来电性连接该第二I/O垫；一第三接合垫，用来电性连接该第三I/O垫；一第一端，用来电性连接一多路径多模连接器的一第一引脚；一第二端，用来电性连接该多路径多模连接器的一第二引脚；以及一第三端，用来电性连接一外部处理器，该外部处理器用来依据一第二协定，处理位于该第三端的一电性信号，其中该第一端经由一第一布线路径电性连接至该第一接合垫，该第二端经由一第二布线路径电性连接至该第二接合垫，以及该第三端经由一第三布线路径电性连接至该第三接合垫。于一实施例中，该第一接合垫经由一第一接合线电性连接该第一I/O垫；该第二接合垫经由一第二接合线电性连接该第二I/O垫；以及该第三接合垫经由一第三接合线电性连接该第三I/O垫。于一实施例中，该第一接合线与该第三接合线平行，且彼此相邻。于一实施例中，该第二接合线与该第三接合线平行，且彼此相邻。于一实施例中，该半导体封装是一BGA(球栅阵列)封装。于一实施例中，该第一布线路径包含一金属走线。于一实施例中，该第一布线路径进一步包含一贯孔。于一实施例中，该第二布线路径包含一金属走线。于一实施例中，该第二布线路径进一步包含一贯孔。于一实施例中，该第三布线路径包含一贯孔。于一实施例中，该第一端经由布局于一PCB(印刷电路板)上的一第一金属走线，电性连接该多径多模连接器的该第一引脚，而该第三端经由布局于该PCB上的一第二金属走线，电性连接该外部处理器。于一实施例中，该第一金属走线与该第二金属走线是布局于该PCB的不同层上。
依据本发明的一实施例，一方法包含下列步骤：将一半导体封装的一第一端、一第二端、以及一第三端，分别电性连接一多径多模连接器的一第一引脚、该多径多模连接器的一第二引脚、以及一外部处理器，其中该外部处理器用来依据一第一协定，处理关联至该第三端的一电性信号；将该第一端、该第二端、以及该第三端，分别电性连接该半导体封装的一第一接合垫、一第二接合垫、以及一第三接合垫；将该第一接合垫、该第二接合垫、以及该第三接合垫，分别电性连接一半导体晶粒的一第一I/O(输入/输出)垫、一第二I/O垫、以及一第三I/O垫；因应一第一逻辑信号生效，使用一第一开关以短路地电性连接该第一I/O垫与该第三I/O垫，否则依据一第二协定使用一第一内部处理器来处理位于该第一I/O垫的一电性信号；以及因应一第二逻辑信号生效，使用一第二开关以短路地电性连接该第二I/O垫与该第三I/O垫，否则依据该第二协定使用一第二内部处理器来处理位于该第二I/O垫的一电性信号。于一实施例中，该第一端经由一第一布线路径电性连接该第一接合垫；该第二端经由一第二布线路径电性连接该第二接合垫；以及该第三端经由一第三布线路径电性连接该第三接合垫。于一实施例中，该第一接合垫经由一第一接合线电性连接该第一I/O垫；该第二接合垫经由一第二接合线电性连接该第二I/O垫；以及该第三接合垫经由一第三接合线电性连接该第三I/O垫。于一实施例中，该第一接合线与该第三接合线平行，且彼此相邻。于一实施例中，该第二接合线与该第三接合线平行，且彼此相邻。于一实施例中，该半导体封装是一BGA(球栅阵列)封装。于一实施例中，该第一布线路径包含一金属走线。于一实施例中，该第一布线路径进一步包含一贯孔。于一实施例中，该第二布线路径包含一金属走线。于一实施例中，该第二布线路径进一步包含一贯孔。于一实施例中，该第三布线路径包含一贯孔。于一实施例中，该第一端经由布局于一PCB(印刷电路板)上的一第一金属走线，电性连接该多径多模连接器的该第一引脚，而该第三端经由布局于该PCB上的一第二金属走线，电性连接该外部处理器。于一实施例中，该第一金属走线与该第二金属走线是布局于该PCB的不同层上。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1依据本发明的一实施例显示一装置的示意图；
图2依据本发明的一实施例显示一方法的流程图。
附图标记说明：
100 装置
101 第一短折虚线
102 第二短折虚线
103 第三短折虚线
110 半导体封装(semiconductor package)
111 第一端
112 第二端
113 第三端
120 半导体晶粒(semiconductor die)
121 第一I/O垫
122 第二I/O垫
123 第三I/O垫
124 第四I/O垫
141 第一布线路径(routing)
142 第二布线路径(routing)
143 第三布线路径(routing)
151 第一开关
152 第二开关
161 第一内部处理器(1stinternal processor)
162 第二内部处理器(2ndinternal processor)
171 第一接合垫
172 第二接合垫
173 第三接合垫
174 第四接合垫
181 第一接合线
182 第二接合线
183 第三接合线
184 第四接合线
CTL1 第一逻辑信号
CTL2 第二逻辑信号
200 方法流程图
210～250 步骤
具体实施方式
本公开基于申请人的美国专利申请案(申请号及申请日：15/496232&2017/04/25；申请号及申请日：15/646147&2017/07/11)，主张国际优先权。
本发明涉及数据传输技术领域。尽管本说明书叙述了本发明的数个示范性的实施例，且所述实施例被视为实施本发明的适当方式，本领域人士仍应了解本发明可以多种方式来实现，且不限于以下所述的特定范例，也不限于实施所述特定范例的任一特征的特定方式。此外，现有技术的细节不会被显示或叙述，以避免妨碍本发明的呈现。
本领域技术人员了解关于微电子的用语与基本概念，其被用于本公开中，所述用语与基本概念例如是「电性信号」、「半导体晶粒(semiconductor die)」、「半导体封装(semiconductor package)」、「端」、「接合垫(bond pad)」、「I/O(输入/输出(input/output))垫」、「接合线(bond wire)」、「开关」、「PCB(印刷电路板(printed circuitboard))」、「连接器」、「数据传输」、以及「协定(protocol)」。与上述相类似的用语与基本概念对本领域技术人员而言是显而易见的，因此，这样的用语与基本概念在此不会被详述。
逻辑信号是具有两个可能状态(possible states)的信号，该两个可能状态是「1」与「0」。当一逻辑信号处于「1」，该逻辑信号被视为「生效(asserted)」；当该逻辑信号处于「0」，该逻辑信号被视为「失效(de-asserted)」。
于本公开中，「处理器」是用来处理电性信号的装置，以执行与数据传输有关的功能。举例而言，处理器可能用来执行一传送功能，其中数据串流按照一特定协定，被转换为电性信号。在另一方面，处理器可能被用来执行一接收功能，其中电性信号按照一特定协定，被转换为数据串流。
于本公开中，若一电性信号由「A」有效地传送至「B」，本说明书称的为「A」电性连接「B」，反的亦然。上述传送是经由一电性传输通道，其可能包含下述的其中的一：金属走线、线缆、连接器、变压器、以及交流耦合电容。
依据本发明的一实施例，装置100的一示意图示出于图1。装置100包含一半导体晶粒(semiconductor die)120与一半导体封装(semiconductor package)110。半导体晶粒120包含一第一I/O(输入/输出)垫121、一第二I/O垫122、一第三I/O垫123、一第四I/O垫124、一第一开关151、一第二开关152、一第一内部处理器(1stinternal processor)161、以及一第二内部处理器(2ndinternal processor)162。第一开关151与第二开关152是分别受控于一第二逻辑信号CTL1与一第二逻辑信号CTL2。当该第一(第二)逻辑信号CTL1(CTL2)生效时，该第一(第二)开关151(152)是用来将第一(第二)I/O垫121(122)以短路的方式连接至第三(第四)I/O垫123(124)。第一(第二)内部处理器161(162)是受控于该第一(第二)逻辑信号CTL1(CTL2)，且当该第一(第二)逻辑信号CTL1(CTL2)失效时，第一(第二)内部处理器161(162)被致动(activated)。
半导体封装110包含一第一端111、一第二端112、一第三端113、一第一布线路径(routing path)141、一第二布线路径142、一第三布线路径143、一第一接合垫171、一第二接合垫172、一第三接合垫173、以及一第四接合垫174。该第一(第二、第三)端111(112、113)经由第一(第二、第三)布线路径141(142、143)电性连接该第一(第二、第三)接合垫171(172、173)，上述各个布线路径于图中的标示为「routing」。该第三接合垫173与该第四接合垫174电性连接在一起。于一实施例中，装置100进一步包含：一第一接合线181、一第二接合线182、一第三接合线183、以及一第四接合线184。该第一(第二、第三、第四)接合线181(182、183、184)是用来将第一(第二、第三、第四)接合垫171(172、173、174)连接至第一(第二、第三、第四)I/O垫121(122、123、124)。第一端111电性连接一多径多模连接器(multi-lane,multi-mode connector)(未显示于图)的一第一引脚(pin)，如第一短折虚线101所示。第二端112电性连接该多径多模连接器的一第二引脚，如第二短折虚线102所示。第三端113电性连接一外部处理器(未显示于图)，如第三短折虚线103所示。该第一逻辑信号CTL1与该第二逻辑信号CTL2可于同一时间失效，但不可于同一时间生效。
装置100是用来提供一多工处理(multiplexing)功能，以经由前述多径多模连接器来支援一多径多模数据传输功能。于一非限制性的例子中，该多径多模连接器是一USBtype-C(通用序列总线C型)连接器，其中，于该多径多模连接器的该第一引脚的一电性信号是属于一USB协定或一DisplayPort(显示端)协定，于该多径多模连接器的该第二引脚的一电性信号也是属于一USB协定或一DisplayPort协定，且当第一(第二)内部处理器161(162)被致动时，它们是用来依据一DisplayPort协定，处理位于第一(第二)I/O垫121(122)的电性信号。该多径多模连接器的第一(第二)引脚是用来电性连接第一(第二)端111(112)，如第一(第二)短折虚线101(102)所示，从而经由该第一(第二)布线路径141(142)、第一(第二)接合垫171(172)、以及第一(第二)接合线181(182)等一连串的连接(concatenation)，电性连接第一(第二)I/O垫121(122)。当位于该多径多模连接器的第一(第二)引脚的电性信号的协定是USB协定时，该第一(第二)逻辑信号CTL1(CTL2)生效；因此，第一(第二)开关151(152)被打开(turned on)，第一(第二)内部处理器161(162)被禁动(de-activated)，位于该多径多模连接器的第一(第二)引脚的电性信号经由第一(第二)端111(112)、第一(第二)布线路径141(142)、第一(第二)接合垫171(172)、第一(第二)接合线181(182)、第一(第二)I/O垫121(122)、第一(第二)开关151(152)、第三(第四)I/O垫123(124)、第三(第四)接合线183(184)、第三(第四)接合垫173(174)、第三布线路径143以及第三端113等一连串的连接，被有效地导向(routed to)前述外部处理器。当位于该多径多模连接器的第一(第二)引脚的电性信号的协定是DisplayPort协定时，第一(第二)逻辑信号CTL1(CTL2)失效，从而关掉(turning off)第一(第二)开关151(152)，并致动第一(第二)内部处理器161(162)，以处理位于第一(第二)I/O垫121(122)的电性信号，从而经由第一(第二)端111(112)、第一(第二)布线路径141(142)、第一(第二)接合垫171(172)、第一(第二)接合线181(182)、以及第一(第二)I/O垫121(122)等一连串的连接，有效地处理位于该多径多模连接器的第一(第二)引脚的电性信号。换言之，若电性信号的协定是DisplayPort，装置100是用来有效地自行处理位于该多径多模连接器的第一(第二)引脚的电性信号；若否，装置100会经由第三端，转传(relay)该电性信号至该外部处理器。然而，位于该多径多模连接器的第一引脚的电性信号与位于该多径多模连接器的第二引脚的电性信号的协定不得在同一时间均为USB协定，否则它们之间会短路。这也是为何该第一逻辑信号CTL1与第二逻辑信号CTL2不能在同一时间生效。
于一实施例中，第一(第二)接合线181(182)与第三(第四)接合线183(184)平行，且彼此相邻。上述安排能够在第一(第二)逻辑信号CTL1(CTL2)生效时，帮助减轻第一(第二)接合线181(182)与第三(第四)接合线183(184)的整体电感(overall inductance)，这归功于相反方向的电流流向。于一非限制性的例子中，第一(第二)接合线181(182)与第三(第四)接合线183(184)均为2mm长，且彼此平行，但两者分开达0.1mm的距离。
值得注意的是，第三I/O垫123经由第三接合线183、第三接合垫173、第四接合垫174、以及第四接合线184等一连串的连接，电性连接第四I/O垫124。于未显示于图1但可被本领域技术人员轻易了解的一实施例中，第四接合垫174、第四接合线184、以及第四I/O垫124被移除，且第二开关152直接连接第三I/O垫123，而非第四I/O垫124。
于一实施例中，半导体封装110是一BGA(球栅阵列(ball grid array))封装，其中第一端111、第二端112与第三端113均为焊球(balls)。于一实施例中，第一布线路径141包含一金属走线。于一实施例中，第一布线路径141进一步包含一贯孔。于一实施例中，第二布线路径142包含一金属走线。于一实施例中，第二布线路径142进一步包含一贯孔。于一实施例中，第三布线路径143包含一贯孔。于一实施例中，半导体封装110贴附于一PCB(印刷电路板(printed circuit board)，其未清楚地显示于图1，但可由第一短折虚线101、第二短折虚线102与第三短折虚线103推知)，其中第一端111、第二端112与第三端113分别接触(contacts)该PCB的一第一焊垫(soldering pad)、一第二焊垫与一第三焊垫。
于一实施例中，该第一焊垫用来经由该PCB的一第一金属走线，电性连接该多径多模连接器的第一引脚；该第二焊垫用来经由该PCB的一第二金属走线，电性连接该多径多模连接器的第二引脚；而该第三焊垫用来经由该PCB的一第三金属走线，电性连接该外部处理器。于一实施例中，该第一金属走线与该第三金属走线是布局(laid out)于该PCB的二不同层(two different layers)上。于一实施例中，该第二金属走线与该第三金属走线是布局于该PCB的二不同层上。
于一替代实施例中，半导体封装110是一覆晶(flip-chip)封装，其中第一(第二、第三、第四)接合垫171(172、173、174)用来直接接触第一(第二、第三、第四)I/O垫121(122、123、124)，于此例中，接合线(181、182、183、以及184)被移除。
于另一实施例中，半导体封装110是一QFP(四方扁平封装(quad flat package))封装。
于又一实施例中，半导体封装110是一QFN(四方扁平无引脚(quad flat no-lead))封装。
图2显示一方法实施例的流程图200，该方法实施例包含：将一半导体封装的一第一端、一第二端、以及一第三端，分别电性连接一多径多模连接器的一第一引脚、该多径多模连接器的一第二引脚、以及一外部处理器，其中该外部处理器用来依据一第一协定，处理关联至该第三端的一电性信号(步骤210)；将该第一端、该第二端、以及该第三端，分别电性连接该半导体封装的一第一接合垫、一第二接合垫、以及一第三接合垫(步骤220)；将该第一接合垫、该第二接合垫、以及该第三接合垫，分别电性连接一半导体晶粒的一第一I/O垫、一第二I/O垫、以及一第三I/O垫(步骤230)；因应一第一逻辑信号生效，使用一第一开关以电性连接该第一I/O垫与该第三I/O垫，否则依据一第二协定使用一第一内部处理器来处理位于该第一I/O垫的一电性信号(步骤240)；以及因应一第二逻辑信号生效，使用一第二开关以电性连接该第二I/O垫与该第三I/O垫，否则依据该第二协定使用一第二内部处理器来处理位于该第二I/O垫的一电性信号(步骤250)。
由于本领域技术人员能够参酌装置发明的公开来了解本方法发明的实施细节与变化，亦即前述装置发明的技术特征均可合理应用于本方法发明中，因此，在不影响本方法发明的公开要求与可实施性的前提下，重复及冗余的说明在此予以省略。
请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡这种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种用于多工处理多径多模数据传输的装置，包含：
一半导体晶粒，包含：
一第一I/O(输入/输出)垫、一第二I/O垫以及一第三I/O垫；
一第一内部处理器，用来于一第一逻辑信号失效时，依据一第一协定处理位于该第一I/O垫的一电性信号；
一第二内部处理器，用来于一第二逻辑信号失效时，依据该第一协定处理位于该第二I/O垫的一电性信号；
一第一开关，用来于该第一逻辑信号生效时，电性连接该第一I/O垫与该第三I/O垫；以及
一第二开关，用来于该第二逻辑信号生效时，电性连接该第二I/O垫与该第三I/O垫；以及
一半导体封装，包含：
一第一接合垫，用来电性连接该第一I/O垫；
一第二接合垫，用来电性连接该第二I/O垫；
一第三接合垫，用来电性连接该第三I/O垫；
一第一端，用来电性连接一多路径多模连接器的一第一引脚；
一第二端，用来电性连接该多路径多模连接器的一第二引脚；以及
一第三端，用来电性连接一外部处理器，该外部处理器用来依据一第二协定，处理位于该第三端的一电性信号，
其中该第一端经由一第一布线路径电性连接至该第一接合垫，该第二端经由一第二布线路径电性连接至该第二接合垫，以及该第三端经由一第三布线路径电性连接至该第三接合垫。
2.如权利要求1所述的用于多工处理多径多模数据传输的装置，其中该第一接合垫经由一第一接合线电性连接该第一I/O垫，该第二接合垫经由一第二接合线电性连接该第二I/O垫，以及该第三接合垫经由一第三接合线电性连接该第三接合垫。
3.如权利要求2所述的用于多工处理多径多模数据传输的装置，其中该第一接合线与该第三接合线平行，且彼此相邻。
4.如权利要求2所述的用于多工处理多径多模数据传输的装置，其中该第二接合线以及该第三接合线平行，且彼此相邻。
5.如权利要求1所述的用于多工处理多径多模数据传输的装置，其中该第一布线路径包含一金属走线。
6.如权利要求5所述的用于多工处理多径多模数据传输的装置，其中该第一布线路径进一步包含一贯孔。
7.如权利要求1所述的用于多工处理多径多模数据传输的装置，其中该第三布线路径包含一贯孔。
8.如权利要求1所述的用于多工处理多径多模数据传输的装置，其中该第一端经由布局在一PCB(印刷电路板)上的一第一金属走线，电性连接该多径多模连接器的该第一引脚，而该第三端经由布局于该PCB上的一第二金属走线，电性连接该外部处理器。
9.如权利要求8所述的用于多工处理多径多模数据传输的装置，其中该第一金属走线与该第二金属走线是布局于该PCB的不同层上。
10.如权利要求1所述的用于多工处理多径多模数据传输的装置，其中该第二协定是一USB协定，而该第一协定是一显示端协定。
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