CN106783751A - 可伸展半导体封装和包括其的半导体器件 - Google Patents
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Abstract
可伸展半导体封装和包括其的半导体器件。一种半导体封装包括:可伸长的成型构件;芯片,该芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中。所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。
Description
技术领域
本公开的各种实施方式涉及封装,更具体地,涉及可伸展半导体封装和包括该可伸展半导体封装的半导体器件。
背景技术
随着更小的电子系统(诸如,移动系统)的发展,越来越需要能够处理大量数据的半导体封装。随着电子系统变得更轻和更小,在电子系统中采用的半导体封装已经不断地缩小。另外,随着对便携式和可穿戴式电子系统的兴趣的增加,越来越需要能够弯曲或翘曲的柔性电子系统。因此,已经开发了柔性半导体封装来实现便携式和可穿戴式电子系统。
一般而言,柔性半导体封装是指具有如下特性的半导体封装:当向半导体封装施加外力时,半导体封装的主体翘曲或弯曲。然而,近年来,随着物联网(IoT)和可穿戴式设备的发展,除了柔性半导体封装之外,还期望可伸展半导体封装。在半导体封装中采用的半导体芯片被制造成具有减小的厚度。因而,这些较薄的半导体芯片可以容易地翘曲或弯曲。然而,大多数半导体芯片可能仍然缺少可伸展特性,其中可伸展是指半导体芯片的长度或宽度的可伸展性。因而,利用当今技术可能难以实现包括半导体芯片的可伸展半导体封装。
发明内容
各种实施方式涉及可伸展半导体封装和包括该可伸展半导体封装的半导体器件。
根据一个实施方式,一种半导体封装包括:可伸长的成型构件;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中。所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。
根据本发明的另一个实施方式,一种半导体封装包括:成型构件,所述成型构件由可伸长材料构成;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中。所述成型构件包括具有翘曲形状的第一部分、从所述第一部分的一端延伸成扁平的第二部分以及从所述第一部分的另一端延伸成扁平的第三部分。所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。
根据另一个实施方式,一种半导体器件包括基板、半导体封装和接头电极。所述基板由柔性和可伸长材料构成。所述基板包括布置在所述基板中的导电图案,并且所述导电图案在所述基板的表面处暴露。所述半导体封装包括:可伸长的成型构件;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中。所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。所述接头电极将所述导电图案连接至所述连接件。
根据另一个实施方式,一种半导体器件包括基板、半导体封装和接头电极。所述基板由柔性和可伸长材料构成。所述基板包括布置在所述基板中的导电图案,并且所述导电图案在所述基板的表面处暴露。所述半导体封装包括:可伸长的成型构件;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中。所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。所述接头电极将所述导电图案连接至所述连接件。所述成型构件包括具有翘曲形状的第一部分、从所述第一部分的一端延伸成扁平的第二部分以及从所述第一部分的另一端延伸成扁平的第三部分。
附图说明
考虑到附图和随附的详细描述,本公开的各种实施方式将变得更明显,在附图中:
图1是示出了根据一个实施方式的可伸展半导体封装的截面图;
图2是示出了图1所示的半导体封装的伸展形状的截面图;
图3是示出了包括图1所示的半导体封装的半导体器件的截面图;
图4是示出了图3所示的半导体器件的伸展形状的截面图;
图5是示出了图3所示的半导体器件的翘曲形状的截面图;
图6是示出了包括图1所示的半导体封装的另一个半导体器件的截面图;
图7是示出了图6所示的半导体器件的伸展形状的截面图;
图8是示出了图6所示的半导体器件的翘曲形状的截面图;
图9是示出了根据另一个实施方式的可伸展半导体封装的截面图;
图10是示出了图9所示的半导体封装的伸展形状的截面图;
图11是示出了包括图9所示的半导体封装的半导体器件的截面图;
图12是示出了图11所示的半导体器件的伸展形状的截面图;
图13是示出了图11所示的半导体器件的翘曲形状的截面图;
图14是示出了包括图9所示的半导体封装的另一个半导体器件的截面图;
图15是示出了图14所示的半导体器件的伸展形状的截面图;
图16是示出了图14所示的半导体器件的翘曲形状的截面图;
图17是示出了根据又一个实施方式的可伸展半导体封装的截面图;
图18是示出了图17所示的半导体封装的伸展形状的截面图;
图19是示出了包括图17所示的半导体封装的半导体器件的截面图;
图20是示出了图19所示的半导体器件的伸展形状的截面图;
图21是示出了图19所示的半导体器件的翘曲形状的截面图;
图22是示出了包括图17所示的半导体封装的另一个半导体器件的截面图;
图23是示出了图22所示的半导体器件的伸展形状的截面图;
图24是示出了图22所示的半导体器件的翘曲形状的截面图;以及
图25示出了采用根据以上参照图1至图24讨论的各种实施方式的可伸展半导体封装的系统的表示的示例的框图。
具体实施方式
将理解的是,虽然本文可能使用术语第一、第二、第三等来描述各种元件,但是这些元件不应该受到这些术语的限制。这些术语仅用来将一个元件与另一个元件区分开。因而,在不脱离本公开教导的情况下,在一些实施方式中的第一元件在其它实施方式中可以被称为第二元件。
还将理解的是,当一个元件被称为在另一个元件“上”、“上方”、“之上”、“下”、“下方”、“之下”、“旁边”或“旁”时,该元件可以直接接触该另一个元件,或者可以在它们之间出现至少一个中间元件。因而,本文使用的诸如“上”、“上方”、“之上”、“下”、“下方”、“之下”、“旁边”或“旁”的术语仅用于描述两个元件的位置关系的目的,而不是为了限制本公开的范围。
将进一步理解,当一个元件被称为“连接”或“联接”至另一个元件时,该元件能够直接连接或联接至该另一个元件,或者可以存在中间元件。相比而言,当一个元件被称为“直接连接”或“直接联接”至另一个元件时,在这些联接的元件之间不存在中间元件。
图1是示出根据一个实施方式的可伸展半导体封装100的截面图。参照图1,半导体封装100可以被构造成包括嵌入在成型构件110中的芯片120。成型构件110可以由可伸长材料构成,因而成型构件可以是可伸长的。用作成型构件110的可伸长材料可以包括聚合物类材料。聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。除了可伸长之外,用作成型构件110的材料还可以是柔性的。芯片120可以是包括在半导体基板中和/或半导体基板上实现的有源元件(例如,晶体管)和/或无源元件(例如,电阻器、电容器或电感器)的半导体芯片。芯片120可以以翘曲形状嵌入在成型构件110中。芯片120可以制造地薄,以具有自然翘曲的形状。在一个实施方式中,芯片120可以具有大约50微米或更小的厚度。芯片120可以具有彼此相反的第一表面121和第二表面122。第一接触焊盘123和第二接触焊盘124可以布置在芯片120的第一表面121上或第一表面121中。第一接触焊盘123和第二接触焊盘124可以分别布置在芯片120的第一表面121的左右两端上。在一个实施方式中,第一接触焊盘123可以布置在芯片120的左端上,而第二接触焊盘124可以布置在芯片120的右端上。芯片120可以是倒装芯片。也就是说,芯片120可以布置在成型构件110中,使得芯片120的第一表面121面向下。芯片120可以在成型构件110中布置成具有哭脸形状(crying shape)。也就是说,芯片120的两端可以在向下方向上弯曲,使得芯片120的第二表面122具有凸出形状。
第一连接件131和第二连接件132可以布置在成型构件110中。在一个实施方式中,第一连接件131和第二连接件132的第一表面(即,图中的底表面)可以在成型构件110的底表面处暴露。第一连接件131和第二连接件132的第二表面可以经由第一互连件141和第二互连件142联接至芯片120。第一连接件131和第二连接件132的侧壁和顶表面可以被成型构件110包围。第一连接件131可以与第一接触焊盘123相邻地布置在成型构件110的第一端(即,左下端)处。第二连接件132可以与第二接触焊盘124相邻地布置在成型构件110的第二端(即,右下端)处。在一个实施方式中,第一连接件131和第二连接件132可以是凸块(bump)。
第一接触焊盘123中的每一个可以经由第一互连件141中的一个电连接至第一连接件131中的一个。第二接触焊盘124中的每一个可以经由第二互连件142中的一个电连接至第二连接件132中的一个。第一互连件141和第二互连件142可以将芯片120电连接至第一连接件131和第二连接件132。第一互连件141和第二互连件142中的每一个可以是板状电极。具体地,第一互连件141中的每一个可以包括接触第一连接件131中的一个的顶表面的第一水平部分141a和从第一水平部分141a的一端延伸以接触第一接触焊盘123中的一个的表面的第一倾斜部分141b。第一倾斜部分141b的第一倾角θ1可以基本等于芯片120的左端的最大斜率的反正切值,第一接触焊盘123布置在该芯片120的左端上。类似地,第二互连件142中的每一个可以包括接触第二连接件132中的一个的顶表面的第二水平部分142a和从第二水平部分141a的一端延伸以接触第二接触焊盘124中的一个的表面的第二倾斜部分142b。第二倾斜部分142b的第二倾角θ2可以基本等于芯片120的右端的最大斜率的反正切值,第二接触焊盘124布置在该芯片120的右端上。在一个实施方式中,第一互连件141和第二互连件142可以由金属材料构成。虽然没有在图1中示出,但是可以在第一互连件141和第一连接件131之间以及在第一互连件141和第一接触焊盘123之间布置第一导电粘接材料,并且可以在第二互连件142和第二连接件132之间以及在第二互连件142和第二接触焊盘124之间布置第二导电粘接材料。
图2是示出了图1所示的半导体封装100的伸展形状的截面图。在图1中使用的相同附图标记在图2中表示相同元件。参照图2,如果在相反的水平方向210上向半导体封装100的两端施加拉力,则成型构件110可以在水平方向上延伸。因此,成型构件110的竖直厚度与成型构件110的初始竖直厚度相比可以减小,而成型构件110的水平长度与成型构件110的初始水平长度相比可以增加。因而,具有翘曲形状的芯片120可以被拉直。因而,第一连接件131和第一互连件141可以在向左方向上移动,而第二连接件132和第二互连件142可以在向右方向上移动。在这种情况下,向左方向和向右方向的拉力以及向下方向的压力可以被施加至芯片120,使得将具有翘曲形状的芯片120拉直成扁平形式。如果芯片120被拉直,则第一倾斜部分141b和第二倾斜部分142b也可以被拉直成扁平的。如果半导体封装100在水平方向上充分伸展,则第一倾斜部分141b和第二倾斜部分142b可以与第一水平部分141a和第二水平部分142a共面,并且可以与第一水平部分141a和第二水平部分142a位于相同水平。
图3是示出了包括图1所示的半导体封装100的半导体器件300的截面图。在图1中使用的相同附图标记在图3中表示相同元件。因此,为了避免重复说明,下面将省略或简要提及参照图1阐述的相同元件的描述。参照图3,半导体器件300可以包括参照图1描述的半导体封装100和基板310,半导体封装100安装在该基板310上。在当前实施方式中,基板310可以是印刷电路板(PCB)。例如,基板310可以是构成电子系统的母板。基板310可以由柔性且可伸长的材料构成。用作基板310的柔性且可伸长的材料可以包括聚合物类材料。在一个实施方式中,聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。互连线320可以布置在基板310中。互连线320中的每一条可以由诸如金属材料的导电材料构成,并且可以具有可伸长或可伸展的曲线形状。在一个实施方式中,互连线320中的每一条可以具有正弦波形式、曲线形状或基本波状形式,并且可以沿着水平方向(例如,基板310的长度方向)布置。
第一导电图案331和第二导电图案332可以布置在基板310中。第一导电图案331和第二导电图案332的侧壁和底表面可以被基板310包围,而第一导电图案331和第二导电图案332的顶表面可以在基板310的顶表面处暴露。第一导电图案331的暴露的顶表面可以分别经由第一接头电极341联接至第一连接件131。类似地,第二导电图案332的暴露的顶表面可以分别经由第二接头电极342联接至第二连接件132。第一接头电极341和第二接头电极342中的每一个可以由导电材料(例如,金属凸块或焊料球)构成。
图4是示出了图3所示的半导体器件300的伸展形状的截面图。在图3中使用的相同附图标记在图4中表示相同元件。参照图4,如果在相反的水平方向410上向基板310的两端施加拉力,则基板310可以在相反的水平方向410上伸长。在这种情况下,也可以在相反的水平方向420上向半导体封装100的两端施加拉力,该半导体封装100可以使用焊接技术附接至基板310。因而,如参照图2描述的,成型构件110可以在水平方向上伸长,使得将翘曲形状的芯片120拉直成具有扁平形式。因此,半导体器件300可以在水平方向上伸展。
图5是示出了图3所示的半导体器件300的翘曲形状的截面图。在图3中使用的相同附图标记在图5中表示相同元件。参照图5,如果在向上方向430上向基板310的两端施加外力,则基板310的两端可以向上翘曲,使得基板310具有笑脸形状。在这种情况下,可以使用焊接技术附接至基板310的半导体封装100也可以翘曲成具有与基板310相同的形状。因此,成型构件110中的芯片120可以被拉直成具有扁平形式。
图6是示出了包括图1所示的半导体封装100的另一半导体器件500的截面图。在图1中使用的相同附图标记在图6中表示相同元件。因而,为了避免重复说明,下面将省略或简要提及参照图1阐述的相同元件的描述。参照图6,半导体器件500可以被构造成包括布置在半导体封装100和基板310之间的底部填充层(underfill layer)510。底部填充层510可以由可伸长或可伸展材料构成。另选地,底部填充层510可以由可伸长和柔性材料构成。在一个实施方式中,底部填充层510可以由与成型构件110或基板310基本相同的材料构成。底部填充层510的底表面和顶表面可以分别附接至基板310的顶表面和成型构件110的底表面。底部填充层510可以被布置成包围并附接至第一接头电极341和第二接头电极342的侧壁。当半导体器件500伸长或翘曲时,底部填充层510也可以伸长或翘曲。在这种情况下,底部填充层510可以提高半导体封装100和基板310之间的一致性。另外,底部填充层510可以增强第一连接件131、第一导电图案331和第一接头电极341之间的结合强度以及第二连接件132、第二导电图案332和第二接头电极342之间的结合强度。
图7是示出了图6所示的半导体器件500的伸展形状的截面图。在图6中使用的相同附图标记在图7中表示相同元件。参照图7,如果在相反的水平方向440上向基板310的两端施加拉力,则基板310可以在水平方向上伸长。在这种情况下,也可以向半导体封装100的两端施加拉力,并且底部填充层510的两端可以在相反的水平方向450上伸长。因而,如参照图2描述的,成型构件110可以在水平方向上伸长,使得翘曲形状的芯片120被拉直而具有扁平形式。当基板310在水平方向上伸长时,底部填充层510也可以在水平方向上伸长以增加施加至半导体封装100的拉力。因而,半导体器件500在水平方向上可以容易地伸展。
图8是示出了图6所示的半导体器件500的翘曲形状的截面图。在图6中使用的相同附图标记在图8中表示相同元件。参照图8,如果在向上方向460上向基板310的两端施加外力,则基板310的两端可以向上翘曲,使得基板310和底部填充层510具有笑脸形状。在这种情况下,半导体封装100也可以翘曲成具有与基板310和底部填充层510相同的形状。因此,在笔直或扁平的成型构件110中具有翘曲形状的芯片120可以被拉直成具有扁平形式。
图9是示出了根据另一个实施方式的可伸展半导体封装600的截面图。参照图9,半导体封装600可以被构造成包括嵌入在成型构件610中的芯片620。成型构件610可以由可伸长材料构成。用作成型构件610的可伸长材料可以包括聚合物类材料。聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。除了可伸长材料之外,用作成型构件610的材料可以包括柔性材料。芯片620可以是包括在半导体基板中和/或半导体基板上实现的有源元件(例如,晶体管)和/或无源元件(例如,电阻器、电容器或电感器)的半导体芯片。芯片620可以以翘曲形状嵌入在成型构件610中。芯片620可以制造地薄,以具有自然翘曲形状。在一个实施方式中,芯片620可以具有大约50微米或更小的厚度。芯片620可以具有彼此相反的第一表面621和第二表面622。第一接触焊盘623和第二接触焊盘624可以布置在芯片620的第一表面621上或第一表面621中。第一接触焊盘623和第二接触焊盘624可以分别布置在芯片620的第一表面621的两端上。在一个实施方式中,第一接触焊盘623可以布置在芯片620的左端上,而第二接触焊盘624可以布置在芯片620的右端上。芯片620可以是倒装芯片。也就是说,芯片620可以布置在成型构件610中,使得芯片620的第一表面621面向下。芯片620可以在成型构件610中布置成具有哭脸形状。也就是说,芯片620的两端都可以在向下方向上弯曲,使得芯片620的第二表面622具有凸出形状。
第一连接件631和第二连接件632可以布置在成型构件610中。在一个实施方式中,第一连接件631和第二连接件632的第一表面(即,图中的底表面)可以在成型构件610的底表面处暴露。第一连接件631和第二连接件632的第二表面可以经由第一接触焊盘623和第二接触焊盘624联接至芯片620。第一连接件631和第二连接件632的侧壁和顶表面可以被成型构件610包围。在一个实施方式中,第一连接件631和第二连接件632可以是凸块。第一连接件631的顶表面可以分别附接至第一接触焊盘623。第二连接件632的顶表面可以分别附接至第二接触焊盘624。第一连接件631和第二连接件632可以被布置成以一定角度倾斜。也就是说,第一连接件631可以相对于竖直线A以第一倾角θ3倾斜,而第二连接件632可以相对于竖直线B以第二倾角θ4倾斜。第一倾角θ3和第二倾角θ4可以通过芯片620的曲率来确定。虽然没有在图9中示出,但是可以在第一连接件631和第一接触焊盘623之间以及第二连接件632和第二接触焊盘624之间布置导电粘接材料。
图10是示出了图9所示的半导体封装600的伸展形状的截面图。在图9中使用的相同附图标记在图10中表示相同元件。参照图10,如果在相反的水平方向710上向半导体封装600的两端施加拉力,则成型构件610可以在水平方向上伸长。因此,成型构件610的竖直厚度与成型构件610的初始竖直厚度相比可以减小,而成型构件610的水平长度与成型构件610的初始水平长度相比可以增加。因而,具有翘曲形状的芯片620可以被拉直。因而,第一连接件631可以在向左方向上移动成基本竖直,而第二连接件632可以在向右方向上移动成基本竖直。在这种情况下,向左方向和向右方向的拉力以及向下方向的压力可以被施加至芯片620,使得将翘曲形状的芯片620拉直成具有扁平的形式。如果芯片620被拉直成具有扁平形式,则第一连接件631和第二连接件632可以竖直直立。
图11是示出了包括图9所示的半导体封装600的半导体器件800的截面图。在图9中使用的相同附图标记在图11中表示相同元件。因而,为了避免重复说明,下面将省略或简要提及参照图9阐述的相同元件的描述。参照图11,半导体器件800可以包括如参照图9描述的半导体封装600和基板810,半导体封装600安装在该基板810上。在当前实施方式中,基板810可以是印刷电路板(PCB)。例如,基板810可以是构成电子系统的母板。基板810可以由柔性且可伸长的材料构成。用作基板810的柔性且可伸长的材料可以包括聚合物类材料。在一个实施方式中,聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。互连线820可以布置在基板810中。互连线820中的每一条可以由诸如金属材料的导电材料构成,并且可以具有可伸长或可伸展的曲线形状。在一个实施方式中,互连线820中的每一条可以具有正弦波形式,并且可以沿着水平方向(例如,基板810的长度方向)布置。
第一导电图案831和第二导电图案832可以布置在基板810中。第一导电图案831和第二导电图案832的侧壁和底表面可以被基板810包围,而第一导电图案831和第二导电图案832的顶表面可以在基板810的顶表面处暴露。第一导电图案831的暴露的顶表面可以分别经由第一接头电极841联接至第一连接件631。类似地,第二导电图案832的暴露的顶表面可以分别经由第二接头电极842联接至第二连接件632。第一接头电极841和第二接头电极842中的每一个可以由导电材料构成,并且例如可以包括金属凸块或焊料球。
图12是示出了图11所示的半导体器件800的伸展形状的截面图。在图11中使用的相同附图标记在图12中表示相同元件。参照图12,如果在相反的水平方向910上向基板810的两端施加拉力,则基板810可以在水平方向上伸长。在这种情况下,也可以在相反的水平方向920上向半导体封装600的两端施加拉力,该半导体封装600可以使用焊接技术附接至基板810。因而,如参照图10描述的,成型构件610可以在水平方向上伸长,使得将之前翘曲形状的芯片620拉直成具有扁平形式。因此,半导体器件800可以在水平方向上伸展。
图13是示出了图11所示的半导体器件800的翘曲形状的截面图。在图11中使用的相同附图标记在图13中表示相同元件。参照图13,如果在向上方向930上向基板810的两端施加外力,则基板810的两端可以向上翘曲,使得基板810具有笑脸形状。在这种情况下,可以使用焊接技术附接至基板810的半导体封装600也可以翘曲成具有与基板810相同的形状。因此,成型构件610中的芯片620可以被拉直成具有扁平形式。
图14是示出了包括图9所示的半导体封装600的半导体器件1000的截面图。在图9中使用的相同附图标记在图14中表示相同元件。因而,为了避免重复说明,下面将省略或简要提及参照图9阐述的相同元件的描述。参照图14,半导体器件1000可以被构造成包括布置在半导体封装600和基板810之间的底部填充层1010。底部填充层1010可以由可伸长或可伸展材料构成。另选地,底部填充层1010可以由可伸长和柔性材料构成。在一个实施方式中,底部填充层1010可以由与成型构件610或基板810基本相同的材料构成。底部填充层1010的底表面和顶表面可以分别附接至基板810的顶表面和成型构件610的底表面。底部填充层1010可以被布置成包围并附接至第一接头电极841和第二接头电极842的侧壁。当半导体器件1000伸长或翘曲时,底部填充层1010也可以伸长或翘曲。在这种情况下,底部填充层1010可以提高半导体封装600和基板810之间的一致性。另外,底部填充层1010可以增强第一连接件631、第一导电图案831和第一接头电极841之间的结合强度以及第二连接件632、第二导电图案832和第二接头电极842之间的结合强度。
图15是示出了图14所示的半导体器件1000的伸展形状的截面图。在图14中使用的相同附图标记在图15中表示相同元件。参照图15,如果在相反的水平方向940上向基板810的两端施加拉力,则基板810可以在相反的水平方向上伸长。在这种情况下,也可以在相反的水平方向950上向半导体封装600的两端和底部填充层1010的两端施加拉力。因而,如参照图10描述的,成型构件610可以在水平方向上伸长,使得翘曲形状的芯片620被拉直成具有扁平形式。当基板810在水平方向上伸长时,底部填充层1010也可以在水平方向上伸长以增加施加至半导体封装600的拉力。因而,半导体器件1000可以在水平方向上容易地伸展。
图16是示出了图14所示的半导体器件1000的翘曲形状的截面图。在图14中使用的相同附图标记在图16中表示相同元件。参照图16,如果在向上方向960上向基板810的两端施加外力,则基板810的两端可以向上翘曲,使得基板810和底部填充层1010可以具有笑脸形状。在这种情况下,半导体封装600也可以翘曲成具有与基板810和底部填充层1010相同的形状。因此,在成型构件610中的翘曲形状的芯片620可以被拉直成具有扁平形式。
图17是示出了根据又一个实施方式的可伸展半导体封装1100的截面图。参照图17,半导体封装1100可以被构造成包括嵌入到成型构件1110中的芯片1120。成型构件1110可以由可伸长材料构成。用作成型构件1110的可伸长材料可以包括聚合物类材料。聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。除了可伸长材料之外,用作成型构件1110的材料可以包括柔性材料。成型构件1110可以包括具有翘曲形状的第一部分1111、从第一部分1111的一端延伸而具有扁平形式的第二部分1112以及从第一部分1111的另一端延伸而具有扁平形式的第三部分1113。芯片1120的第一部分1111的两端可以沿向下方向弯曲以位于比芯片1120的第一部分1111的中央部分低的水平处。例如,成型构件1110的第一部分1111可以具有如图所示的哭脸形状。
芯片1120可以是包括在半导体基板中和/或半导体基板上实现的有源元件(例如,晶体管)和/或无源元件(例如,电阻器、电容器或电感器)的半导体芯片。芯片1120可以以翘曲形状嵌入在成型构件1110中。芯片1120可以制造地薄,以具有自然翘曲形状。在一个实施方式中,芯片1120可以具有大约50微米或更小的厚度。芯片1120可以具有彼此相反的第一表面1121和第二表面1122。第一接触焊盘1123和第二接触焊盘1124可以布置在芯片1120的第一表面1121上或第一表面1121中。第一接触焊盘1123和第二接触焊盘1124可以分别布置在芯片1120的第一表面1121的两端上。在一个实施方式中,第一接触焊盘1123可以布置在芯片1120的左端上,而第二接触焊盘1124可以布置在芯片1120的右端上。芯片1120可以是倒装芯片。也就是说,芯片1120可以布置在成型构件1110中,使得芯片1120的第一表面1121面向下。芯片1120可以在成型构件1110中布置成具有哭脸形状。也就是说,芯片1120的两端都可以在向下方向上弯曲,使得芯片1120的第二表面1122具有凸出形状。
第一连接件1131和第二连接件1132可以布置在成型构件1110中。具体地说,第一连接件1131可以布置在成型构件1110的第二部分1112中,而第二连接件1132可以布置在成型构件1110的第三部分1113中。在一个实施方式中,第一连接件1131的第一表面(即,图中的底表面)可以在成型构件1110的第二部分1112的底表面处暴露,而第二连接件1132的第一表面(即,图中的底表面)可以在成型构件1110的第三部分1113的底表面处暴露。第一连接件1131和第二连接件1132的第二表面可以经由第一互连件1141和第二互连件1142联接至芯片1120。第一连接件1131和第二连接件1132的侧壁和顶表面可以被成型构件1110包围。在一个实施方式中,第一连接件1131和第二连接件1132可以是凸块。
第一接触焊盘1123中的每一个可以经由第一互连件1141中的一个电连接至第一连接件1131中的一个。第一互连件1141可以布置在成型构件1110的第二部分1112中,并且可以延伸到成型构件1110的第一部分1111中。第二接触焊盘1124中的每一个可以经由第二互连件1142中的一个电连接至第二连接件1132中的一个。第二互连件1142可以布置在成型构件1110的第三部分1113中,并且可以延伸到成型构件1110的第一部分1111中。第一互连件1141和第二互连件1142可以将芯片1120电连接至第一连接件1131和第二连接件1132。第一互连件1141和第二互连件1142中的每一个可以是板状电极。具体地说,第一互连件1141中的每一个可以包括接触第一连接件1131中的一个的顶表面的第一水平部分1141a和从第一水平部分1141a的一端延伸而接触第一接触焊盘1123中的一个的表面的第一倾斜部分1141b。第一倾斜部分1141b的第一倾角θ5可以基本等于芯片1120的左端的最大斜率的反正切值,第一接触焊盘1123布置在芯片1120的左端上。类似地,第二互连件1142中的每一个可以包括接触第二连接件1132中的一个的顶表面的第二水平部分1142a和从第二水平部分1142a的一端延伸而接触第二接触焊盘1124中的一个的表面的第二倾斜部分1142b。第二倾斜部分1142b的第二倾角θ6可以基本等于芯片1120的右端的最大斜率的反正切值,第二接触焊盘1124布置在芯片1120的右端上。在一个实施方式中,第一互连件1141和第二互连件1142可以由金属材料构成。虽然没有在图17中示出,但是可以在第一互连件1141和第一连接件1131之间以及在第一互连件1141和第一接触焊盘1123之间布置第一导电粘接材料,并且可以在第二互连件1142和第二连接件1132之间以及在第二互连件1142和第二接触焊盘1124之间布置第二导电粘接材料。
图18是示出了图17所示的半导体封装1100的伸展形状的截面图。在图17中使用的相同附图标记在图18中表示相同元件。参照图18,如果在相反的水平方向1210上向半导体封装1100的两端施加拉力,则成型构件1110的第一部分1111可以在水平方向上伸长成具有扁平形式。因而,可以将翘曲形状的芯片1120拉直。当成型构件1110在水平方向上被伸展成具有扁平形式时,第一连接件1131和第一互连件1141可以在向左方向上移动,并且第二连接件1132和第二互连件1142可以在向右方向上移动。在这种情况下,向左方向和向右方向的拉力以及向下方向的压力可以被施加至芯片1120,使得将翘曲形状的芯片1120拉直成具有扁平形式。如果芯片1120被拉直,则第一倾斜部分1141b和第二倾斜部分1142b也可以被拉直成扁平的。如果半导体封装1100在水平方向上充分伸展,则第一倾斜部分1141b和第二倾斜部分1142b可以与第一水平部分1141a和第二水平部分1142a共面,并且可以与第一水平部分1141a和第二水平部分1142a位于基本相同的水平。另外,如果半导体封装1100在水平方向上充分伸展,则成型构件1110的第一部分1111的底表面可以被拉直成扁平的,并且可以位于与成型构件1110的第二部分1112和第三部分1113的底表面基本共面的基本相同的水平。在这种情况下,成型构件1110的第一部分1111的顶表面也可以被拉直成扁平的,并且可以位于与成型构件1110的第二部分1112和第三部分1113的顶表面基本共面的基本相同的水平。
图19是示出了包括图17所示的半导体封装1100的半导体器件1300的截面图。在图17中使用的相同附图标记在图19中表示相同元件。因而,为了避免重复说明,下面将省略或简要提及参照图17阐述的相同元件的描述。参照图19,半导体器件1300可以包括如参照图17描述的半导体封装1100和基板1310,半导体封装1100安装在该基板1310上。在当前实施方式中,基板1310可以是印刷电路板(PCB)。例如,基板1310可以是构成电子系统的母板。基板1310可以由柔性且可伸长的材料构成。用作基板1310的柔性且可伸长的材料可以包括聚合物类材料。在一个实施方式中,聚合物类材料可以包括聚二甲硅氧烷(PDMS)材料、聚对苯二甲酸乙二醇酯(PET)材料、聚酰亚胺(PI)材料或硅树脂材料。互连线1320可以布置在基板1310中。互连线1320中的每一条可以由诸如金属材料的导电材料构成,并且可以具有可伸长或可伸展的曲线形状。在一个实施方式中,互连线1320中的每一条可以具有正弦波形式,并且可以沿着水平方向(例如,基板1310的长度方向)布置。
第一导电图案1331和第二导电图案1332可以布置在基板1310中。第一导电图案1331和第二导电图案1332的侧壁和底表面可以被基板1310包围,而第一导电图案1331和第二导电图案1332的顶表面可以在基板1310的顶表面处暴露。第一导电图案1331的暴露的顶表面可以分别经由第一接头电极1341联接至第一连接件1131。类似地,第二导电图案1332的暴露的顶表面可以分别经由第二接头电极1342联接至第二连接件1132。第一接头电极1341和第二接头电极1342中的每一个可以由导电材料(例如,金属凸块或焊料球)构成。
图20是示出了图19所示的半导体器件1300的伸展形状的截面图。在图19中使用的相同附图标记在图20中表示相同元件。参照图20,如果在相反的水平方向1410上向基板1310的两端施加拉力,则基板1310可以在水平方向上伸长。在这种情况下,也可以在水平相反反方向1420上向半导体封装1100(该半导体封装1100可以使用焊接技术附接至基板1310)的两端施加拉力。因而,如参照图18描述的,成型构件1110可以在水平方向上伸长,使得将翘曲形状的芯片1120拉直成具有扁平形式。因此,半导体器件1300可以在水平方向上伸展。
图21是示出了图19所示的半导体器件1300的翘曲形状的截面图。在图19中使用的相同附图标记在图21中表示相同元件。参照图21,如果在向上方向1430上向基板1310的两端施加外力,则基板1310的两端可以向上翘曲,使得基板1310具有笑脸形状。在这种情况下,可以使用焊接技术附接至基板1310的半导体封装1100也可以翘曲而具有与基板1310相同的形状。因此,成型构件1110中的芯片1120可以被拉直成具有扁平形式。
图22是示出了包括图17所示的半导体封装1100的半导体器件1500的截面图。在图17中使用的相同附图标记在图22中表示相同元件。因而,为了避免重复说明,下面将省略或简要提及参照图17阐述的相同元件的描述。参照图22,半导体器件1500可以被构造成包括布置在半导体封装1100和基板1310之间的底部填充层1510。底部填充层1510可以由可伸长或可伸展材料构成。另选地,底部填充层1510可以由可伸长和柔性材料构成。在一个实施方式中,底部填充层1510可以由与成型构件1110或基板1310基本相同的材料构成。底部填充层1510的底表面可以附接至基板1310的顶表面。底部填充层1510的顶表面的两端可以分别附接至成型构件1110的第二部分1112和第三部分1113的底表面。底部填充层1510的顶表面的中央部分可以从成型构件1110的第一部分1111的底表面分开。底部填充层1510可以被布置成包围并附接至第一接头电极1341和第二接头电极1342的侧壁。当半导体器件1500伸长或翘曲时,底部填充层1510也可以伸长或翘曲。在这种情况下,底部填充层1510可以提高半导体封装1100和基板1310之间的一致性。另外,底部填充层1510可以增强第一连接件1131、第一导电图案1331和第一接头电极1341之间的结合强度以及第二连接件1132、第二导电图案1332和第二接头电极1342之间的结合强度。
图23是示出了图22所示的半导体器件1500的伸展形状的截面图。在图22中使用的相同附图标记在图23中表示相同元件。参照图23,如果在相反的水平方向1440上向基板1310的两端施加拉力,则基板1310可以在水平方向上伸长。在这种情况下,也可以在相反的水平方向1450上向半导体封装1100的两端和底部填充层1510的两端施加拉力。因而,底部填充层1510可以在水平方向上伸长。另外,如参照图18描述的,成型构件1110的第一部分1111也可以在水平方向上伸长,使得将翘曲形状的芯片1120拉直成具有扁平形式。
图24是示出了图22所示的半导体器件1500的翘曲形状的截面图。在图22中使用的相同附图标记在图24中表示相同元件。参照图24,如果在向上方向1460上向基板1310的两端施加外力,则基板1310的两端可以向上翘曲,使得基板1310和底部填充层1510具有笑脸形状。在这种情况下,半导体封装1100也可以翘曲成具有与基板1310和底部填充层1510相同的形状。因此,在成型构件1110中的翘曲形状的芯片1120可以被拉直成具有扁平形式。
以上已经出于例示性目的公开了本公开的实施方式。本领域技术人员将认识到,在不脱离如在所附权利要求中公开的本公开的范围和精神的情况下,各种修改、增加和替换都是可能的。
所述的可伸展半导体封装(参见图1至图24)在存储器装置、处理器和计算机系统的设计中是特别有用的。例如,参照图25,示出了采用根据各种实施方式的可伸展半导体封装的系统的框图,该系统总体上由附图标记2000表示。系统2000可以包括一个或更多个处理器(即,Processor)或者例如但不限于中央处理单元(CPU)2100。处理器(即,CPU)2100可以单独使用或与其它处理器(即,CPU)组合地使用。尽管主要以单数形式参照该处理器(即,CPU)2100,但是本领域技术人员将理解,可以实现具有任意数量的物理处理器或逻辑处理器(即,CPU)的系统2000。
芯片组2150可以有效地联接至处理器(即,CPU)2100。芯片组2150是用于处理器(即,CPU)2100和系统2000的其它部件之间的信号的通信路径。系统2000的其它部件可以包括存储控制器2200、输入/输出(“I/O”)总线2250和盘驱动控制器2300。根据系统2000的配置,可以通过芯片组2150传送许多不同信号中的任一种,并且本领域技术人员将认识到,这些信号在整个系统2000内的路由能够容易地调整,而不会改变系统2000的根本性质。
如上所述,存储控制器2200可以有效地联接至芯片组2150。存储控制器2200可以包括至少一个上述参照图1至图24讨论的可伸展半导体封装。因而,存储控制器2200能够经由芯片组2150接收从处理器(即,CPU)2100提供的请求。在另选实施方式中,存储控制器2200可以集成在芯片组2150内。存储控制器2200可以有效地联接至一个或更多个存储器装置2350。在一个实施方式中,存储器装置2350可以包括至少一个上述参照图1至图24讨论的可伸展半导体封装,所述存储器装置2350可以包括用于定义多个存储器单元的多条字线和多条位线。存储器装置2350可以是多种工业标准存储器类型中的任一种,所述工业标准存储器类型包括但不限于单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)。另外,存储器装置2350通过存储指令和数据可以有助于外部数据存储装置的安全移除。
芯片组2150也可以联接至I/O总线2250。I/O总线2250可以用作从芯片组2150到I/O设备2410、2420和2430的信号的通信路径。I/O设备2410、2420和2430例如可以包括但不限于鼠标2410、视频显示器2420或键盘2430。I/O总线2250可以采取多种通信协议中的任一种以与I/O设备2410、2420和2430通信。在一个实施方式中,I/O总线2250可以被集成到芯片组2150中。
盘驱动控制器2300可以有效地联接至芯片组2150。盘驱动控制器2300可以用作芯片组2150和一个内部盘驱动器2450或一个以上内部盘驱动器2450之间的通信路径。内部盘驱动器2450通过存储指令和数据两者可以方便外部数据存储装置的断开。盘驱动控制器2300和内部盘驱动器2450可以使用几乎任何类型的通信协议彼此通信或与芯片组2150通信,这些通信协议例如包括但不限于以上关于I/O总线2250提到的所有那些协议。
重要的是要注意,以上关于图25描述的系统2000仅是采用以上关于图1至图24讨论的可伸展半导体封装的系统2000的一个示例。在另选实施方式中,例如但不限于蜂窝电话或数字照相机,这些部件可能与图25中所示的实施方式不同。
图25示出了采用根据以上参照图1至图24讨论的各种实施方式的可伸展半导体封装的系统的表示的示例的框图。
相关申请的交叉引用
本申请要求于2015年11月24日提交的韩国专利申请No.10-2015-0164881的优先权,通过引用将该申请全部结合在本文中。
Claims (22)
1.一种半导体封装,该半导体封装包括:
可伸长的成型构件;
芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及
连接件,所述连接件被布置在所述成型构件中,
其中,所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。
2.根据权利要求1所述的半导体封装,该半导体封装进一步包括布置在所述芯片的第一表面中的接触焊盘,
其中,所述芯片被布置成使得所述芯片的所述第一表面面向下,并且
其中,所述芯片的两端在向下方向上弯曲以位于比所述芯片的中央部分低的水平处。
3.根据权利要求1所述的半导体封装,其中,所述连接件中的每一个包括凸块。
4.根据权利要求1所述的半导体封装,该半导体封装进一步包括将所述芯片电连接至所述连接件的互连件。
5.根据权利要求4所述的半导体封装,其中,所述互连件中的每一个是板状电极。
6.根据权利要求5所述的半导体封装,其中,所述互连件中的每一个互连件包括:
水平部分,所述水平部分接触所述连接件中的一个的所述第二表面;以及
倾斜部分,所述倾斜部分从所述水平部分的一端延伸以接触所述芯片的接触焊盘中的一个。
7.一种半导体封装,该半导体封装包括:
成型构件,所述成型构件由可伸长材料构成,其中,所述成型构件包括具有翘曲形状的第一部分、从所述第一部分的一端延伸成扁平的第二部分以及从所述第一部分的另一端延伸成扁平的第三部分;
芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及
连接件,所述连接件被布置在所述成型构件中,
其中,所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片。
8.根据权利要求7所述的半导体封装,其中,所述成型构件的所述第一部分翘曲以使得所述成型构件的所述第一部分的中央部分位于比所述成型构件的所述第一部分的两端高的水平处。
9.根据权利要求8所述的半导体封装,其中,所述芯片被布置在所述成型构件的所述第一部分中。
10.根据权利要求9所述的半导体封装,该半导体封装进一步包括布置在所述芯片的第一表面中的接触焊盘,
其中,所述芯片被布置成使得所述芯片的所述第一表面面向下,并且
其中,所述芯片的两端在向下方向上弯曲以位于比所述芯片的中央部分低的水平处。
11.根据权利要求7所述的半导体封装,其中,所述连接件中的每一个包括凸块。
12.根据权利要求7所述的半导体封装,该半导体封装进一步包括将所述芯片电连接至所述连接件的互连件。
13.根据权利要求12所述的半导体封装,其中,所述互连件中的每一个是板状电极。
14.根据权利要求13所述的半导体封装,其中,所述互连件中的每一个包括:
水平部分,所述水平部分接触所述连接件中的一个的所述第二表面;以及
倾斜部分,所述倾斜部分从所述水平部分的一端延伸以接触所述芯片的接触焊盘中的一个。
15.一种半导体器件,该半导体器件包括:
基板,所述基板由柔性和可伸长材料构成,其中,所述基板包括布置在所述基板中的导电图案,并且所述导电图案在所述基板的表面处暴露;
半导体封装,所述半导体封装包括:可伸长的成型构件;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中,其中,所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片;以及
接头电极,所述接头电极将所述导电图案连接至所述连接件。
16.根据权利要求15所述的半导体器件,
其中,所述基板进一步包括布置在所述基板中的互连线;并且
其中,所述互连线中的每一条具有正弦波形式并且沿着水平方向布置。
17.根据权利要求15所述的半导体器件,该半导体器件进一步包括布置在所述基板和所述半导体封装之间的底部填充层,并且
其中,所述底部填充层由可伸长材料构成。
18.根据权利要求17所述的半导体器件,
其中,所述底部填充层的底表面和顶表面被分别附接至所述基板的顶表面和所述成型构件的底表面;并且
其中,所述底部填充层被附接至所述接头电极的侧壁。
19.一种半导体器件,该半导体器件包括:
基板,所述基板由柔性和可伸长材料构成,其中,所述基板包括布置在所述基板中的导电图案,并且所述导电图案在所述基板的表面处暴露;
半导体封装,所述半导体封装包括:可伸长的成型构件;芯片,所述芯片被嵌入在所述成型构件中以具有翘曲形状;以及连接件,所述连接件被布置在所述成型构件中,其中,所述连接件的第一表面在所述成型构件的表面处暴露,并且所述连接件的第二表面联接至所述芯片;以及
接头电极,所述接头电极将所述导电图案连接至所述连接件,
其中,所述成型构件包括具有翘曲形状的第一部分、从所述第一部分的一端延伸成扁平的第二部分以及从所述第一部分的另一端延伸成扁平的第三部分。
20.根据权利要求19所述的半导体器件,
其中,所述基板进一步包括布置在所述基板中的互连线;并且
其中,所述互连线中的每一条具有正弦波形式并且沿着水平方向布置。
21.根据权利要求19所述的半导体器件,该半导体器件进一步包括布置在所述基板和所述半导体封装之间的底部填充层,并且
其中,所述底部填充层由可伸长材料构成。
22.根据权利要求21所述的半导体器件,
其中,所述底部填充层的底表面和顶表面被分别附接至所述基板的顶表面和所述成型构件的底表面;并且
其中,所述底部填充层被附接至所述接头电极的侧壁。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2015-0164881 | 2015-11-24 | ||
KR1020150164881A KR102455398B1 (ko) | 2015-11-24 | 2015-11-24 | 신축성을 갖는 반도체 패키지 및 이를 이용한 반도체 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN106783751A true CN106783751A (zh) | 2017-05-31 |
CN106783751B CN106783751B (zh) | 2019-09-06 |
Family
ID=58719767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201610421156.6A Active CN106783751B (zh) | 2015-11-24 | 2016-06-14 | 可伸展半导体封装和包括其的半导体器件 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9806016B2 (zh) |
KR (1) | KR102455398B1 (zh) |
CN (1) | CN106783751B (zh) |
TW (1) | TWI699866B (zh) |
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US9972568B2 (en) | 2018-05-15 |
US20170148708A1 (en) | 2017-05-25 |
CN106783751B (zh) | 2019-09-06 |
US20180019188A1 (en) | 2018-01-18 |
KR102455398B1 (ko) | 2022-10-17 |
KR20170060438A (ko) | 2017-06-01 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |