CN104701289A - 半导体封装及其制造方法 - Google Patents

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Abstract

本发明提供包括具有穿透硅通孔(TSV)的芯片的半导体封装以及制造该半导体封装的方法，以通过减轻或防止在最上面的芯片处发生的破裂而提供可靠且较薄的半导体封装。可以提供半导体封装，该半导体封装包括：基板；第一芯片，堆叠在基板上，第一芯片包括多个穿透硅通孔(TSV)；最上面的芯片，堆叠在第一芯片上，最上面的芯片比第一芯片厚；第一间隙填充部分，覆盖最上面的芯片的侧表面的至少一部分同时填充第一芯片与最上面的芯片之间的空间；以及密封剂，用于密封第一芯片、最上面的芯片和第一间隙填充部分。

Description

半导体封装及其制造方法
技术领域
本发明构思涉及半导体封装，更具体地，涉及具有包括穿透硅通孔(TSV)的芯片的半导体封装以及制造该半导体封装的方法。
背景技术
通常，对晶片进行各种半导体工艺以形成多个半导体芯片。然后，对晶片进行封装工艺使得半导体芯片安装在印刷电路板(PCB)上，于是，形成多个半导体封装。所得的半导体封装可以包括半导体芯片、其上安装半导体芯片的PCB、用于电连接半导体芯片和PCB的接合线或凸块(bump)以及用于密封半导体芯片的密封剂。
近来，随着半导体芯片的集成度提高，半导体芯片的芯片尺寸减小，从而减小包括该半导体芯片的半导体封装的尺寸。例如，已经发展半导体芯片尺寸的芯片级封装(chip scale package,CSP)和晶片级封装(WLP)以减小半导体封装的尺寸。此外，还发展了其中封装堆叠在封装上的层叠封装(POP)以及其中整个系统被包括在单个芯片或单个封装中的芯片上系统(SOC)或系统级封装(SIP)。
发明内容
本发明构思中的一些提供包括具有穿透硅通孔(TSV)的芯片的高可靠且更薄的半导体封装，其减轻或防止在最上面的芯片发生破裂。
本发明构思中一些还提供制造该半导体封装的方法。
根据本发明构思的示例实施方式，一种半导体封装包括：基板；第一芯片，堆叠在基板上，第一芯片包括多个穿透硅通孔(TSV)；最上面的芯片，堆叠在第一芯片上，最上面的芯片的厚度大于第一芯片的厚度；第一间隙填充部分，覆盖最上面的芯片的侧表面的至少一部分同时填充第一芯片与最上面的芯片之间的空间；以及密封剂，用于密封第一芯片、最上面的芯片和第一间隙填充部分。
第一间隙填充部分可以覆盖第一芯片的侧表面的至少一部分(例如，第一芯片的侧表面的一部分或第一芯片的整个侧表面)。
第一间隙填充部分可以不覆盖最上面的芯片的上表面或者可以不存在于最上面的芯片的上表面上。
第一间隙填充部分可以包括具有熔化效应的不导电粘合剂或不导电带。
半导体封装还可以包括：多个焊盘，在第一芯片的上表面上，多个焊盘电连接到TSV；和多个连接构件，设置在最上面的芯片的下表面上，所述多个连接构件联接到所述多个焊盘。第一间隙填充部分可以填充所述多个连接构件之间的空间。
最上面的芯片可以不包括TSV。
最上面的芯片的上表面可以被密封剂暴露。
第一芯片的水平截面大于最上面的芯片的水平截面，第一间隙填充部分可以覆盖第一芯片的边缘部分的上表面，该边缘部分可以从最上面的芯片的侧表面突出。
第一芯片可以通过基板连接构件堆叠在基板上，第一芯片和基板之间的空间可以用底填充物和密封剂中的至少一种填充。
半导体封装还可以包括设置在第一芯片和最上面的芯片之间的至少一个第二芯片，该至少一个第二芯片包括多个TSV。
第一芯片和第二芯片之间的空间可以用第二间隙填充部分填充，第二间隙填充部分可以覆盖第一芯片的侧表面和所述至少一个第二芯片的侧表面中的至少一部分(例如，所述至少一个第二芯片的侧表面的一部分或整个侧表面)。
半导体封装还可以包括在最上面的芯片的上表面上的热界面材料(TIM)和散热片，最上面的芯片的上表面被密封剂暴露。
根据本发明构思的示例实施方式，一种半导体封装可以包括：第一芯片，包括多个穿透硅通孔(TSV)；多个第一连接构件，在第一芯片的下表面上并电连接到TSV；最上面的芯片，堆叠在第一芯片上；第二连接构件，在最上面的芯片的下表面上并联接到TSV，最上面的芯片的厚度大于第一芯片的厚度；第一间隙填充部分，覆盖最上面的芯片的侧表面的至少一部分同时填充第一芯片和最上面的芯片之间的空间；以及密封剂，用于密封第一芯片、最上面的芯片和第一间隙填充部分。
第一芯片的水平截面可以大于最上面的芯片的水平截面，第一间隙填充部分可以覆盖第一芯片的边缘部分的上表面，该边缘部分可以从最上面的芯片的侧表面突出。
最上面的芯片的上表面可以被密封剂暴露，密封剂覆盖最上面的芯片的侧表面中的至少一个的至少一部分(例如，第一芯片的侧表面的一部分或第一芯片的整个侧表面)，密封剂的下表面可以形成与第一芯片的下表面基本上相同的平面。
半导体封装还可以包括设置在第一芯片和最上面的芯片之间的至少一个第二芯片，该至少一个第二芯片包括多个TSV，其中第一芯片和第二芯片之间的空间用第二间隙填充部分填充，第二间隙填充部分覆盖第一芯片的侧表面和该至少一个第二芯片的侧表面中的至少一个的至少一部分。
半导体封装还可以包括基底基板，在基底基板的下表面上包括外连接构件，基底基板具有通过所述多个第一连接构件安装在其上的第一芯片和最上面的芯片。
基底基板的尺寸可以大于第一芯片的尺寸，密封剂的下表面可以接合到基底基板的边缘部分上。
基底基板可以是印刷电路板(PCB)、内插式基板和半导体芯片中的任一个。
根据本发明构思的示例实施方式，一种制造半导体封装的方法可以包括：制备包括多个第一芯片的第一晶片，所述多个第一芯片的每个包括多个穿透硅通孔(TSV)和多个第一连接构件，所述多个第一连接构件在所述多个第一芯片的每个的下表面上并连接到TSV；制备包括多个第二芯片的第二晶片，所述多个第二芯片的每个不包括TSV但是包括多个第二连接构件，所述多个第二连接构件设置在所述多个第二芯片的每个的下表面上；将第一晶片的所述多个第一芯片分离成单独的第一芯片以及将第二晶片的所述多个第二芯片分离成单独的第二芯片；将至少一个单独的第一芯片堆叠在基板上；通过将至少一个单独的第二芯片堆叠在堆叠于基板上的所述至少一个单独的第一芯片上而形成堆叠结构；以及用密封剂密封堆叠结构。在形成堆叠结构时，间隙填充材料可以在所述至少一个单独的第一芯片之间溢出以覆盖第二芯片的侧表面的至少一部分。
该方法还可以包括，在制备第二晶片之后，将具有熔化效应的间隙填充材料层涂覆在第二晶片上以覆盖所述多个第二连接构件。
该方法还可以包括：形成堆叠结构包括在基板上形成多个堆叠结构；密封堆叠结构包括密封所述多个堆叠结构；以及在密封之后将密封的多个堆叠结构划分为每个包括至少一个堆叠结构的单独封装。
堆叠结构的密封可以包括以下其中之一：密封堆叠结构以暴露最上面的芯片的上表面以及在密封堆叠结构之后研磨最上面的芯片和密封剂以暴露最上面的芯片的上表面之一。
该方法还可以包括；在将所述至少一个单独的第一芯片堆叠在基板上之后，在堆叠的第一芯片上进一步堆叠一个或多个单独的第一芯片，其中形成堆叠结构包括通过在所堆叠的第一芯片中的最上面的一个上堆叠第二芯片而形成堆叠结构。
根据本发明构思的示例实施方式，一种制造半导体封装的方法包括：制备包括多个第一芯片的晶片，每个第一芯片包括多个穿透硅通孔(TSV)；通过在对应的第一芯片的上表面上堆叠多个最上面的芯片而形成多个堆叠结构，每个最上面的芯片比第一芯片中的对应一个厚；通过使用内部密封剂密封晶片上的所述多个堆叠结构；将密封的多个堆叠结构划分成单独的中间封装，每个中间封装包括一个堆叠结构；将中间封装中的至少一个堆叠在基板上；用外部密封剂密封该至少一个中间封装。在形成所述多个堆叠结构时，间隙填充材料层可以在每个最上面的芯片与第一芯片中的相应一个之间溢出并可以覆盖最上面的芯片的侧表面的至少一部分。
根据本发明构思的示例实施方式，一种半导体封装包括：第一芯片，一个堆叠在另一个上，每个第一芯片包括多个穿透硅通孔(TSV)；至少一个第二芯片，在第一芯片上；间隙填充部分，覆盖所述至少一个第二芯片的侧表面的至少一部分而不覆盖所述至少一个第二芯片的上表面；以及密封剂，用于密封第一芯片、所述至少一个第二芯片和间隙填充部分。
所述至少一个第二芯片可以比第一芯片中紧接在其下面的一个厚。
所述至少一个第二芯片可以具有通过切除工艺形成的上表面，该上表面可以配置为与密封剂的上表面共面并被密封剂暴露。
半导体封装还可以包括散热片，散热片联接到在其上表面上的所述至少一个第二芯片。
第一芯片中的一些的水平截面可以大于所述至少一个第二芯片的水平截面。
附图说明
图1是根据本发明构思的示例实施方式的半导体封装的截面图；
图2至图15是根据本发明构思的其它示例实施方式的半导体封装的截面图，每个半导体封装具有不同于图1的半导体封装的结构；
图16是更详细地示出包括TSV的芯片的截面图，其用于图1至图15的半导体封装；
图17A是示出包括多个芯片的第一晶片的透视图，每个芯片包括TSV；
图17B是示出包括多个最上面的芯片的第二晶片的透视图，每个最上面的芯片不包括TSV；
图18A是沿图17A的线I-I'截取的截面图；
图18B是沿图17B的线II-II'截取的截面图；
图19至图22是示出根据本发明构思的示例实施方式的制造图1的半导体封装的方法的截面图；
图23是截面图，示出根据本发明构思的示例实施方式的图19的工艺的变型示例，用于实现图7的半导体封装；
图24是截面图，示出根据本发明构思的示例实施方式的在图21的工艺之后额外进行以实现图6的半导体封装的工艺；
图25是截面图，示出根据本发明构思的示例实施方式的图20的工艺的变型示例，用于实现图10或图11的半导体封装；
图26是示出根据本发明构思的示例实施方式的最上面的芯片(其中不包括TSV)堆叠在晶片的每个芯片(晶片包括每个均包括TSV的芯片)上的原理的示意图；
图27至图31是根据本发明构思的示例实施方式的制造图14的半导体封装的方法的截面图；
图32是示出在根据本发明构思的示例实施方式的制造半导体封装的工艺中的暴露的模塑底部填充(exposed molded underfill，e-MUF)工艺的概念图；
图33是根据本发明构思的另一示例实施方式的半导体封装的截面图；
图34是包括根据本发明构思的一个或多个示例实施方式的半导体封装的存储卡的框图；
图35是包括根据本发明构思的一个或多个示例实施方式的半导体封装的电子系统的框图；以及
图36是根据本发明构思的一个或多个示例实施方式的半导体封装应用到其上的电子装置的透视图。
具体实施方式
在下文，将参照附图更充分地描述本发明构思中的一些，附图中示出本发明构思的各种示例实施方式。
然而，本公开可以以多种不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式是为了使本公开透彻和完整，并将本发明构思的范围充分传达给本领域的普通技术人员。
在整个说明书中，还将理解，当称一个元件“连接到”另一元件时，它可以直接连接到其他元件，或者还可以存在居间元件。类似地，还将理解，当称一元件在另一元件“上”时，它可以直接在另一元件上，或者还可以存在居间元件。此外，在附图中，为了清晰，元件的结构或尺寸被夸大，并且其重复的描述被省略。相同的附图标记在附图中指代相同的元件。
将理解，虽然这里可以使用术语第一、第二、第三等描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应受到这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分，而没有背离示例实施方式的教导。
为便于描述，这里可以使用诸如“在…之下”、“在…下面”、“下”、“在…之上”、“上”等空间关系术语来描述如图中所示的一个元件或特征与另一个(些)元件或特征之间的关系。将理解，空间关系术语是用来概括除附图所示的取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，则被描述为“在”其他元件或特征“之下”或“下面”的元件将会取向为在其他元件或特征“上方”。因此，示例性术语“在…下面”能够涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或在其他取向)，这里所用的空间相对描述符被相应解释。
这里所用的术语仅是为了描述特定实施方式的目的，并非要限制示例实施方式。如这里所用的，除非上下文另有明确表述，否则单数形式“一”和“该”也意欲包括复数形式。还将理解，术语“包括”和/或包含”，当在本说明书中使用时，表明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组的存在或增加。
这里参照截面图描述了示例实施方式，这些截面图为理想化的示例实施方式(和中间结构)的示意图。因而，由例如制造技术和/或公差引起的图示形状的变化是可能发生的。因此，示例实施方式不应被解释为限于这里示出的区域的特定形状，而是将包括由例如制造引起的形状偏差。例如，被示为矩形的注入区将通常具有倒圆或弯曲的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区可以导致在埋入区和通过其发生注入的表面之间的区域中的某些注入。因此，附图中示出的区域本质上是示意性的，它们的形状并不旨在示出器件的区域的实际形状，并且不旨在限制示例实施方式的范围。还应注意，在某些可选的实施方式中，提到的功能/动作可以不按附图中提到的次序发生。例如，取决于所涉及的功能/动作，依次示出的两个图可以实际上基本上同时发生或者可以有时按相反的次序发生。
尽管一些截面图的对应平面图和/或透视图可能没有被示出，但是这里示出的器件结构的截面图提供对多个器件结构的支持，该多个器件结构将如平面图中所示地沿两个不同的方向延伸，和/或如透视图中所示地在三个不同的方向上延伸。该两个不同的方向可以彼此垂直或者可以彼此不垂直。该三个不同的方向可以包括可正交于该两个不同的方向的第三方向。多个器件结构可以被集成在相同的电子器件中。例如，当器件结构(例如，存储单元结构或晶体管结构)在截面图中示出时，电子器件可以包括多个器件结构(例如，存储器单元结构或晶体管结构)，如将由电子器件的平面图所示的。多个电子器件结构可以布置成阵列和/或二维图案。
除非另行定义，这里使用的所有术语(包括技术术语和科学术语)将像本发明构思所属领域内的通常的那样被理解。还将理解的是，通常使用的术语也应该像其在相关领域内的通常的那样被解释，而不应被解释为理想化的或过度形式化的意义，除了这里加以明确限定。这里使用的术语仅是为了本发明构思的说明的目的，而不应当被解释为限制由权利要求书限定的本发明构思的含义或范围。
在下文，将参照附图更详细地说明一些示例实施方式。
图1是根据本发明构思的实施方式的半导体封装1000的截面图。
参照图1，半导体封装1000可以包括第一芯片100、第二芯片200、基板300、间隙填充部分400以及密封剂500。
第一芯片100可以包括主体110、互连层120、穿透硅通孔(TSV)130、基板连接构件140以及上保护层150。第一芯片100可以形成在有源晶片上或形成在内插式基板(interposer substrate)上。有源晶片被称为晶片(例如，硅晶片)，其上可以形成半导体芯片。
当第一芯片100形成在有源晶片上时，主体110可以包括例如半导体基板(未示出)、集成电路层(未示出)以及层间绝缘层(未示出)。互连层120可以包括例如金属间绝缘层(未示出)以及在金属间绝缘层中的多层互连层(未示出)。尽管第一芯片100形成在有源晶片上，但是第一芯片100可以仅包括半导体基板，并且可以不包括诸如集成电路层、层间绝缘层、金属间绝缘层等的元件。
半导体基板可以包括例如IV族材料晶片或III-V族化合物晶片。此外，根据形成方法，半导体晶片可以是单晶晶片，例如单晶硅晶片。然而，半导体晶片不限于单晶晶片。也就是说，各种晶片例如外延晶片、抛光晶片、退火晶片或绝缘体上硅(SOI)晶片可以用作半导体基板。外延晶片指的是通过在单晶硅晶片上生长晶体材料而获得的晶片。
当第一芯片100形成在内插式基板上时，可以省略互连层120。此外，主体110可以是由例如硅、玻璃、陶瓷或塑料形成的支撑基板。
尽管未示出，但是钝化层(未示出)可以形成在互连层120的下表面上。这样的钝化层可以保护第一芯片100免受外部物理和/或化学损伤。钝化层可以例如是氧化物层、氮化物层或包括例如氧化物层和氮化物层的双层。钝化层可以由氧化物或氮化物(例如，硅氧化物(SiO2)、硅氮化物(SiNx)或其组合)通过使用高密度等离子体化学气相沉积(HDP-CVD)工艺形成。
主体110的结构和互连层120的结构将参照图16被更详细地描述。
基板连接构件140可以包括第一下焊盘142和第一连接构件144。第一下焊盘142可以由导电材料形成在互连层120的下表面上，并可以穿过钝化层且通过例如互连层120的多层互连而电连接到TSV 130。根据一些示例实施方式，TSV 130可以形成为穿过互连层120。在这种情况下，第一下焊盘142可以直接连接到TSV 130。
凸块底层金属(under bump metal,UBM)可以形成在第一下焊盘142上。第一下焊盘142可以由例如铝(Al)或铜(Cu)形成并可以通过使用脉冲电镀法或直流电镀法形成。然而，第一下焊盘142的材料不限于上述材料，并且形成第一下焊盘142的方法不限于上述方法。
第一连接构件144可以形成在第一下焊盘142上。第一连接构件144可以由导电材料例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)或焊料(solder)形成。然而，第一连接构件144的材料不限于此。第一连接构件144可以包括多层或单层。例如，第一连接构件144可以包括包含例如铜柱和焊料的多层。第一连接构件144可以包括由例如Sn-Ag焊料或Cu形成的单层。
TSV 130可以穿透主体110使得它可以连接到第一下焊盘142。尽管当前的示例实施方式示出TSV 130具有中间通孔结构，但是本发明构思不限于此。例如，TSV 130可以具有先通孔结构或后通孔结构。
通常，TSV可以被分为三种结构，即先通孔(via-first)结构、中间通孔(via-middle)结构和后通孔(via-last)结构。先通孔结构指的是其中TSV在形成集成电路层之前形成的结构，中间通孔结构指的是其中TSV在形成集成电路层之后并且在形成互连层之前形成的结构，后通孔结构指的是其中TSV在形成互连层之后形成的结构。在当前的实施方式中，TSV 130具有中间通孔结构。于是，TSV 130在形成互连层120之前形成。由于中间通孔结构，TSV 130可以形成为穿过主体110以到达后面将形成的互连层120。
TSV 130可以包括至少一个金属层。例如，TSV 130可以包括阻挡金属层(未示出)和互连金属层(未示出)。阻挡金属层可以包括从W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB选择的至少一种材料，并可以是单层或多层。互连金属层可以包括例如Cu或W。例如，互连金属层可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但是不限于此。例如，互连金属层可以包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr中的一种或多种，并可以包括堆叠结构，该堆叠结构包括上述材料中的一种或者上述材料中的两种或更多种。然而，TSV 130的材料不限于以上列举的材料。阻挡金属层和互连金属层可以通过使用物理气相沉积(PVD)和化学气相沉积(CVD)形成。然而，本发明构思不限于此。
间隔物绝缘层(未示出)可以插设在TSV 130和主体110之间。间隔物绝缘层可以防止TSV 130直接接触主体110中的电路器件。间隔物绝缘层可以由例如氧化物、氮化物、聚合物或其组合形成。在一些示例实施方式中，CVD工艺可以用于形成间隔物绝缘层。间隔物绝缘层可以例如是通过次大气压CVD工艺形成的基于臭氧正硅酸乙酯(O3TEOS)的高深宽比工艺(HARP)氧化物层。这样的间隔物绝缘层可以不形成在TSV 130的上表面上。
上保护层150保护第一芯片100。上保护层150可以是例如氧化物层、氮化物层或包括氧化物层和氮化物层的双层。上保护层150可以通过使用HDP-CVD工艺由氧化物例如硅氧化物(SiO2)形成。
上焊盘132可以设置在上保护层150上。上焊盘132可以电连接到穿过上保护层150的TSV 130。上焊盘132可以在形成TSV 130的工艺中形成。上焊盘132可以不形成为直接接触TSV 130，而是可以形成为通过再分布线(RDL)(未示出)连接到TSV 130。
将参照图16更详细地描述TSV 130的结构。
当第一芯片100形成在有源晶片上时，第一芯片100可以包括例如存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、快闪存储器、电可擦可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)或电阻随机存取存储器(RRAM)。非存储器件可以是例如逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。
第二芯片200可以包括主体210、互连层220和芯片连接构件240。主体210和互连层220类似于以上关于第一芯片100描述的主体110和互连层120。因此，省略其描述。第二芯片200的主体210可以基于有源晶片而不是内插式基板形成。
第二芯片200的主体210可以比第一芯片100的主体110厚。因此，第二芯片200的厚度可以大于第一芯片100的厚度。具体地，第一芯片100可以具有第一厚度D1，第一厚度D1可以例如等于或小于约100μm或等于或小于约60μm。第二芯片200可以具有第二厚度D2，第二厚度D2可以例如从约80μm至约300μm。作为另一示例，第二芯片200的第二厚度D2可以为第一芯片100的第一厚度D1的约120％至约300％的厚度。因为第二芯片200形成为比第一芯片100厚，所以可以最小化或防止间隙填充部分400形成在第二芯片200的上表面上。以下提供间隙填充部分400的详细说明。
第二芯片200的主体210的厚度可以通过利用对包括第二芯片200的晶片的切除工艺诸如研磨工艺来调整。
如图1所示，与第一芯片100不同，TSV可以不形成在第二芯片200的主体210中。然而，如果需要，TSV可以形成在第二芯片200中。
芯片连接构件240可以包括第二下焊盘242和第二连接构件244。第二下焊盘242可以由导电材料形成在互连层220的下表面上，并可以穿过钝化层(未示出)且通过例如互连层220的多层互连而电连接到主体210中的集成电路层(未示出)。第二下焊盘242的材料和形成第二下焊盘242的方法可以与以上关于第一芯片100的第一下焊盘142描述的那些相同。
第二连接构件244可以形成在第二下焊盘242上。第二连接构件244的材料和形成第二连接构件244的方法也可以与以上关于第一芯片100的第一连接构件144描述的那些相同。第二连接构件244可以形成为具有比第一连接构件144小的尺寸。第二连接构件244之间的间隔可以形成为小于第一连接构件144之间的间隔。根据一些示例实施方式，第二连接构件244的尺寸以及第二连接构件244之间的间隔可以与第一连接构件144的尺寸和第一连接构件144之间的间隔基本上相同。
由于第二连接构件244联接到第一芯片100上的焊盘132，所以第二芯片200中的集成器件可以通过第一芯片100的TSV 130电连接到基板300的外连接构件340。因为第二连接构件244以这样的方式联接到第一芯片100的上焊盘132，所以第二连接构件244的设置位置可以根据第一芯片100的TSV 130的设置位置来确定。然而，当上焊盘132不是直接设置在TSV 130上而是通过再分布线设置在任何其他部分中时，第二连接构件244可以与TSV 130不同地设置。
第二芯片200可以是存储器件或非存储器件。如上所述，存储器件可以包括例如DRAM、SRAM、快闪存储器、EEPROM、PRAM、MRAM或RRAM。非存储器件可以是逻辑器件，例如微处理器、数字信号处理器或微型控制器。
第一芯片100和第二芯片200两者都可以是例如存储器件或非存储器件。例如，第一和第二芯片100和200中的其中之一可以是存储器件，第一和第二芯片100和200中的另一个可以是非存储器件。例如，第一芯片100可以是逻辑器件，第二芯片200可以是存储器件。此外，如图1所示，第一芯片100的尺寸(例如，占地面积(footprint))可以大于第二芯片200的尺寸，因为第一芯片100安装在具有相对大的尺寸的基板300上。例如，通过增大第一芯片100的尺寸使得基板连接构件140可以增大并可以以相对大的间隔布置，可以容易地进行在基板300上安装第一芯片100的工艺。然而，如果需要，第一芯片100的尺寸可以形成为与第二芯片200的尺寸基本上相同。
基板300是其上安装第一芯片100和第二芯片200的支撑基板，并且可以包括主体层310、下保护层320、上保护层330和外连接构件340。基板300可以是例如陶瓷基板、PCB、玻璃基板或内插式基板。根据一些示例实施方式，基板300可以由有源晶片形成。在当前的示例实施方式中，基板300可以是PCB。例如，用于暴露的模塑底部填充(e-MUF)的PCB。
多层或单层互连图案(未示出)可以形成在主体层310中，外连接构件340和上焊盘350可以通过多层或单层互连图案电连接到彼此。下保护层320和上保护层330可以保护主体层310，并可以由例如阻焊剂形成。
外连接构件340是在将半导体封装1000安装在外部系统基板或主板上时使用的元件。外连接构件340可以包括外部下焊盘342和连接构件344。如图1所示，外连接构件340可以大于基板连接构件140或芯片连接构件240。由于形成在系统基板或主板上的互连线的标准化，或由于系统基板或主板的物理性质，可能难以如所期望地减小系统基板或主板的尺寸。因此，设置在半导体封装(其将被安装在系统基板或主板上)的下表面上的外连接构件之间的间隔和外连接构件的尺寸可以相对大。
外部下焊盘342可以穿过下保护层320并因此可以电连接到主体层310中的互连图案。外部下焊盘342可以由例如铝(Al)、铜(Cu)形成，并可以通过使用脉冲电镀法或直流电镀法形成。然而，外部下焊盘342的材料不限于上述材料，并且形成外部下焊盘342的方法不限于上述方法。
连接构件344可以由导电材料形成，例如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)或焊料。然而，连接构件344的材料不限于此。连接构件344可以包括多层或单层。例如，当连接构件344包括多层时，连接构件344可以包括例如铜柱和焊料。当连接构件344包括单层时，连接构件344可以由例如Sn-Ag焊料或Cu形成。在当前的示例实施方式中，连接构件344可以是焊球。
间隙填充部分400可以填充第一芯片100和第二芯片200之间的空间。间隙填充部分400可以由例如具有熔化效应(fluxing effect)的非导电粘合剂或非导电带形成。熔化效应指的是与一般的树脂基熔剂基本上相同的效果。具体地，涂覆膜，其覆盖被焊接主体的金属表面从而阻挡空气，由于涂覆膜的活性成分可以减少在焊接期间在金属表面上金属氧化物的形成。当形成熔化的焊料以接触被焊接主体的金属表面时，涂覆膜可以被熔化的焊料挤出。因而，被挤出的涂覆膜的一部分可以用作电路器件之间的绝缘材料。这样的现象被称为涂覆膜的熔化效应。例如，涂覆膜可以对应于间隙填充部分400(例如，在焊接之前的非导电粘合剂或非导电带)，焊料可以对应于第二连接构件244，金属表面可以对应于上焊盘132或第二下焊盘242。
具有熔化效应的间隙填充材料可以由例如热固性树脂形成。例如，环氧树脂、酚醛树脂、聚酰亚胺树脂、聚氨酯树酯、三聚氰胺树脂和/或尿素树脂可以被选择作为热固性树脂的主要成分。热固性树脂可以包括从由上述树脂组成的组选择的一种或从该组选择的两种或更多种的混合物。此外，在室温为液体的树脂可以被选择作为热固性树脂。如果采用固体树脂，则固体树脂可以与在室温为液体的树脂结合，从而用作热固性树脂。有机酸，例如在侧链中具有烷基的二元酸可以被采用以改善熔化效应。二元酸中碳原子的数目可以等于或大于六。然而，二元酸中碳原子的数目不限于此。具有一个至五个碳原子的低级烷基可以用作用于形成侧链的烷基。单一的烷基或多个烷基可以被采用以形成侧链。如果多个烷基被包括在有机分子中，则所述多个烷基可以彼此相同或可以彼此不同。
间隙填充材料层(其包括例如非导电粘合剂或非导电带)可以形成为在进行焊接之前覆盖第二芯片200的下表面上的芯片连接构件240和/或覆盖第一芯片100的上表面上的上焊盘132。例如，在使用非导电粘合剂的情况下，处于液态的非导电粘合剂可以通过滴涂被涂覆在晶片上。在使用非导电带的情况下，非导电带可以像一般的带一样附着在晶片上。当间隙填充材料层是非导电带时，容易将该非导电带附着到晶片上，但是在将晶片划分成多个芯片时可能难以控制边缘部分的粘合材料。当间隙填充材料层400是非导电粘合剂时，难以进行涂覆工艺，因为非导电粘合剂需要被涂覆在晶片上的每个芯片上，但是在将晶片划分成多个芯片时控制边缘部分处的粘合材料可能不难。
焊接工艺是用于将第二芯片200堆叠在第一芯片100上的工艺。根据用于将第二芯片200堆叠在第一芯片100上的焊接工艺，间隙填充材料层(例如，非导电粘合剂或非导电带)的熔化效应可以在中等温度例如约150℃的温度被初始地激活。接下来，在相对高的温度(例如，大约200℃的回流温度)熔化焊料之后，可以进行施加机械力到焊料上的工艺以挤压焊料使其粘到金属表面(例如，第二下焊盘242和/或上焊盘132)。
在施加机械力到焊料上以挤压焊料的工艺中，在间隙填充材料层被挤出的同时，间隙填充材料层可以覆盖包括第一和第二芯片100和200的侧面的边缘部分。因此，挤压工艺被称为溢出工艺。溢出工艺可以在期望(或者可选地，预定的)温度立即进行或可以在各种温度逐步地进行。例如，当溢出工艺在各种温度逐步进行时，溢出工艺可以例如根据间隙填充材料层的玻璃转化温度(Tg)特性而逐步进行。溢出工艺可以被进行直到相对低的温度，例如约120℃的温度。
在根据当前的实施方式的半导体封装1000中，通过溢出工艺，间隙填充部分400可以具有其中第二芯片200的侧面的一半以上被覆盖并且第一芯片100的侧面的仅小部分被覆盖的结构。然而，半导体封装1000的间隙填充部分400的结构不限于此。间隙填充部分400的各种结构将在下面参照图2至图15被描述。
近来，为了实现包括具有TSV的堆叠芯片的低功率、高速度和大容量半导体封装结构，用于间隙填充材料层的溢出工艺逐渐变得重要以确保半导体封装的变薄和半导体封装的可靠性。例如，包括TSV的至少一个芯片可以堆叠在下基板诸如PCB上，堆叠的芯片中的最上面的芯片可以不包括TSV。包括TSV的该至少一个芯片可以在被减薄TSV的深度之后被堆叠，TSV将该至少一个芯片电连接到上面的和下面的芯片，不包括TSV的最上面的芯片可以在被减薄之后堆叠以降低半导体封装的整体高度。
堆叠的芯片之间的空间可以用间隙填充材料层填充。在这种情况下，半导体封装的可靠性可以通过使用用于间隙填充材料层的溢出工艺充分地覆盖芯片中的至少一个的边缘部分而改善。这样的溢出工艺不会在包括TSV的至少一个芯片中引起问题，但是会在不包括TSV的最上面的芯片中引起问题。例如，当间隙填充材料层由于溢出工艺而在最上面的芯片的上表面上流动并因此保留在最上面的芯片的上表面上时，模具和间隙填充材料层会在随后的用于密封的成型工艺中彼此接触，从而导致最上面的芯片的破裂。
例如，在半导体封装中，包括TSV的芯片可以具有等于或小于60μm的厚度。不包括TSV的最上面的芯片可以具有等于或小于60μm的厚度以降低半导体封装的整体高度。然而，如上所述，当最上面的芯片过薄时，间隙填充材料层会流动使得间隙填充材料层沿着最上面的芯片的上表面流动并保留在最上面的芯片的上表面上。因此，在随后的成型工艺中会发生破裂问题。
堆叠的芯片的边缘部分可以用间隙填充材料层覆盖以保证堆叠的芯片的可靠性。例如，每个堆叠的芯片的边缘可以用间隙填充材料层包裹使得堆叠的芯片可以联接在一起。在这种情况下，尽管外部冲击或内部破裂在芯片的堆叠方向上发展，但是该发展被间隙填充材料层减轻或阻挡从而保护堆叠的芯片。因此，为了保护堆叠的芯片，除了最上面的芯片之外的每个均包括TSV的芯片的边缘可以用间隙填充材料层充分地覆盖。然而，为了减轻或防止破裂出现，对于不包括TSV的最上面的芯片，会期望抑制间隙填充材料层的溢出。也就是说，为了减轻或防止在随后的成型工艺中的破裂，间隙填充材料层被控制以防止间隙填充材料形成在最上面的芯片的上表面上。同时，为了保护最上面的芯片的边缘以及为了促进最上面的芯片和最上面的芯片之下的芯片的联接，进行间隙填充材料层的溢出，使得最上面的芯片的边缘和下侧可以用间隙填充材料层覆盖。
最上面的芯片的尺寸(例如，占地面积)的变化和间隙填充材料层的物理性质的变化可以被考虑作为一种控制最上面的芯片周围的间隙填充材料的溢出的方法。因为最上面的芯片的尺寸与设计变化和其生产成本直接相关，所以会不容易改变最上面的芯片的尺寸。此外，间隙填充材料层的物理性质的变化可以是控制间隙填充材料的溢出的基本方法，但是会需要长的发展时间和/或在堆叠工艺期间的复杂的控制。另一方面，最上面的芯片的厚度的变化(即，最上面的芯片的厚度的增大)与间隙填充材料层的溢出方向一致。因此，间隙填充材料层在最上面的芯片的上表面上的溢出可以通过增大最上面的芯片的厚度而被容易地控制。
在根据当前的示例实施方式的半导体封装1000中，当第一芯片100的第一厚度D1等于或小于约60μm并且作为第一芯片100和第二芯片200之间的间隙填充空间的高度的第三厚度D3为约10μm至约40μm时，最上面的芯片，即第二芯片200的第二厚度D2可以为约80μm至约300μm。一些示例实施方式的间隙填充部分400的期望结构可以在上述条件下形成。然而，在半导体封装1000中，第一和第二芯片100和200的厚度D1和D2以及间隙填充空间的高度D3不限于此。例如，第一和第二芯片100和200的厚度D1和D2和/或间隙填充空间的高度D3可以被确定为使得半导体封装1000的整个高度可以降低并且最上面的芯片的破裂可以被抑制同时通过保护堆叠的芯片的边缘而保证半导体封装1000的可靠性。此外，基于第一和第二芯片100和200的厚度D1和D2和/或间隙填充空间的高度D3，可以实现包括通过使用溢出工艺来构造的间隙填充部分的半导体封装。
密封剂500可以密封第一芯片100、第二芯片200和间隙填充部分400以保护第一芯片100和第二芯片200不受外部的物理和化学损伤。密封剂500可以由例如环氧树脂基的材料、热固性材料、热塑性材料和/或可紫外线(UV)固化的材料形成。热固性材料可以包括例如苯酚型、酸酐型或胺型硬化剂以及丙烯酸类聚合物的添加剂。
此外，密封剂500可以由树脂形成，并可以包含填充物(filler)。例如，密封剂500可以由包含硅石填充物(在环氧树脂基材料中达到约80％)的环氧树脂基材料形成。然而，硅石填充物的成分不限于此。例如，密封剂500的模量可以通过调节硅石填充物的成分来调整。模量可以是弹性模量。具有相对小的模量的材料可以是相对柔性的或相对柔软的，具有相对大的模量的材料可以是相对坚固的或相对硬的。
密封剂500可以通过使用例如模塑底部填充(MUF)工艺形成。因此，覆盖第一和第二芯片100和200的边缘以及间隙填充部分400的边缘的材料可以与填充第一芯片100和基板300之间的空间的材料相同。如图1所示，密封剂500可以通过使用e-MUF工艺形成使得第二芯片200的上表面被暴露。
图2至图15是根据本发明构思的其它示例实施方式的半导体封装100a至1000n的截面图，半导体封装100a至1000n的每个具有不同于图1的半导体封装的结构。为了描述的方便，以上参照图1描述的内容将被简要地描述或省略。
参照图2，不同于图1的半导体封装1000，在半导体封装1000a中，间隙填充部分400a可以不覆盖第一芯片100的侧表面。也就是说，间隙填充部分400a可以覆盖第二芯片200的侧表面的一部分和从第二芯片200的侧表面突出的第一芯片100的上表面，同时填充第一芯片100和第二芯片200之间的空间。
如参照图1描述的，间隙填充部分400可以形成为覆盖第一芯片100的侧表面以便保护第一芯片100。然而，如图2所示，考虑到间隙填充材料层的玻璃转变温度(Tg)和粘性，间隙填充材料层的溢出工艺可以被调整为使得第一芯片100的侧表面没有被覆盖。即使当间隙填充材料的溢出被过度地进行而覆盖第一芯片的侧表面时，间隙填充材料层的溢出也可以不形成在第二芯片200的上表面上，并且可以不覆盖第一芯片100的侧面。例如，此情形可以对应于第一芯片100和第二芯片200是不同种类的芯片并且第一芯片100的尺寸比第二芯片200的尺寸相对地大得多的情形。
参照图3，不同于图1的半导体封装1000，在半导体封装1000b中，间隙填充部分400b可以覆盖第一芯片100的整个侧面。此外，间隙填充部分400b可以覆盖第二芯片200的侧表面的较大部分。间隙填充部分400b可以不形成在最上面的芯片(例如，第二芯片200)的上表面上以减轻或防止第二芯片200的破裂。
以这样的方式，可以改善对于第一和第二芯片100和200的保护，由于间隙填充部分400b覆盖第一和第二芯片100和200的侧表面的一部分或较大部分。因此，可以改善半导体封装1000b的可靠性。
参照图4，不同于图1的半导体封装1000，在半导体封装1000c中，第一芯片100a的尺寸可以与第二芯片200的尺寸基本上相同。此外，间隙填充部分400c可以覆盖第一芯片100a的整个侧表面和第一芯片100a的下表面的一部分。
这样的结构可以是在考虑溢出工艺期间间隙填充材料层的流动方向时的自然事情。在图1至图3的半导体封装1000、1000a和1000b中，第一芯片100的尺寸大于第二芯片200的尺寸。因此，从第一芯片100和第二芯片200之间的空间流出的间隙填充材料层可以通过使用第一芯片100的上表面的突出部分作为支撑基底而在第二芯片200的侧表面上流动。然而，当第一芯片100a的尺寸和第二芯片200的尺寸如在半导体封装1000c中所示地那样基本上彼此相同时，从第一芯片100和第二芯片200之间的空间流出的间隙填充材料层可能由于重力而在第一芯片100的侧表面的方向上更多地流动。
在半导体封装1000c的结构中，流向第二芯片200的侧表面的间隙填充材料层的量相对小，因此，第二芯片200的厚度可以保持为小于其它半导体封装的第二芯片200的厚度。因此，可以降低半导体封装1000c的整体高度。
由于第一芯片100a的尺寸减小，所以可以减小设置在第一芯片100a的下表面下面的基板连接构件140a的尺寸和基板连接构件140a之间的间隔。然而，半导体封装1000c中的第一芯片100a的尺寸可以不减小，代替地，第二芯片200的尺寸可以增大以匹配第一芯片100的尺寸。在这种情况下，基板连接构件140a的尺寸可以与图1至图3的半导体封装1000、1000a和1000b中的基板连接构件140的尺寸基本上相同。
参照图5，在半导体封装1000d中，基板连接构件140b可以形成为具有与芯片连接构件240基本上相同的尺寸。然而，基板连接构件140b之间的间距可以与图1的半导体封装1000的基板连接构件140之间的间距基本上相同。
第一芯片100b和基板300之间的空间可以用基板间隙填充部分420填充。基板间隙填充部分420可以覆盖第一芯片100b的侧表面的一部分和基板300的上表面的一部分。通过形成基板间隙填充部分420的间隙填充材料层的溢出，基板间隙填充部分420可以配置为覆盖第一芯片100b的部分侧表面和基板300的部分上表面。
在图1至图4的半导体封装1000、1000a、1000b和1000c中，基板连接构件140和140a形成为相对大。因此，第一芯片100或100a和基板300之间的空间可以通过使用MUF工艺用密封剂500填充。然而，在半导体封装1000d中，第一芯片100b可以堆叠在基板300上并且第一芯片100b和基板300之间的空间用基板间隙填充部分420填充。具体地，在包括第一芯片100b的晶片上涂覆间隙填充材料层之后，基板间隙填充材料层的溢出可以在通过焊接将第一芯片100b堆叠在基板300上时进行。因此，第一芯片100b和基板300之间的空间可以用基板间隙填充部分420填充，并且第一芯片100b的侧表面的一部分和基板300的上表面的一部分可以被基板间隙填充部分420覆盖。
参照图6，在半导体封装1000e中，第二芯片200a的厚度可以小于图1至图5的半导体封装的第二芯片200的厚度。在半导体封装1000e中，第二芯片200a可以具有第四厚度D2'。例如，第二芯片200a的第四厚度D2'可以等于或小于约100μm或等于或小于约60μm，其类似于第一芯片100的第一厚度D1。
半导体封装1000e可以通过经由切除工艺诸如研磨工艺除去图1的半导体封装1000的上部分而实现。也就是说，通过经由研磨工艺除去第二芯片200a的上部分和密封剂500a的上部分，第二芯片200a的厚度可以相对小并且半导体封装1000e的整体高度可以降低。第二芯片200a的主体210a的上部分可以对应于第二芯片200a的背部。因此，背部的一部分可以经由研磨工艺除去而不会产生大的问题。
间隙填充部分400d的一部分可以在研磨工艺期间除去。因此，间隙填充部分400d的上部分的一部分可以从密封剂500a暴露。间隙填充部分400d可以在研磨工艺期间没有被基本上完全除去，在这种情况下，间隙填充部分400d的上表面可以保持被密封剂500a覆盖。
参照图7，在半导体封装1000f中，第一芯片100和基板3000之间的空间可以用底填充物550填充。底填充物550可以由底填充树脂(例如，环氧树脂)形成，并可以包括例如硅石填充物和/或熔剂(flux)。底填充物550可以由与形成在底填充物550外面的密封剂500b的材料不同的材料形成。然而，底填充物550可以由与密封剂500b相同的材料形成。
第一芯片100和基板300之间的空间可以用粘合构件而不是底填充物550填充。粘合构件可以为例如非导电膜(NCF)、各向异性导电膜(ACF)、UV膜、速干胶、热固性粘合剂、激光固化粘合剂、超声波固化粘合剂或非导电膏(NCP)。
由于底填充物550形成在第一芯片100和基板300之间，所以密封剂500b可以将第一芯片100、第二芯片200、间隙填充部分400和底填充物550密封在一起。由于底填充物550独立形成，所以密封剂500b可以经由常规的成型工艺而不是MUF工艺形成。在进行常规的成型工艺时，可以进行研磨工艺以降低半导体封装1000f的整体高度。
参照图8，半导体封装1000g可以包括堆叠在基板300上的三个芯片。也就是说，在半导体封装1000g中，第一-第一芯片100-1、第二-第一芯片100-2和第二芯片200可以顺序地堆叠在基板300上。第一-第一芯片100-1和第二-第一芯片100-2每个可以包括TSV，第二芯片200(其为最上面的芯片)可以不包括TSV。由于半导体封装1000g包括三个芯片，所以可以改善半导体封装1000g的集成度。此外，当三个芯片是存储器件时，可以增大半导体封装1000g的存储容量。
第一-第一芯片100-1可以与图1中示出的第一芯片100基本上相同。第二-第一芯片100-2类似于图1中示出的第一芯片100。然而，第二-第一芯片100-2的尺寸可以小于图1中示出的第一芯片100的尺寸。此外，设置在第二-第一芯片100-2下面的的芯片连接构件140-2的尺寸和之间的间隔可以不同于基板连接构件140-1的尺寸和之间的间隔。第二-第一芯片100-2的芯片连接构件140-2的尺寸和之间的间隔可以与第二芯片200的芯片连接构件240的尺寸和之间的间隔基本上相同。第二-第一芯片100-2可以具有与第一-第一芯片100-1相同的第一厚度D1。
第二-第一芯片100-2的芯片连接构件140-2的尺寸和之间的间隔可以由设置在第一-第一芯片100-1的上表面上的上焊盘132-1确定。例如，当上焊盘132-1的尺寸和之间的间隔通过再分布线相对大而与TSV 130-1的配置无关时，可以增大芯片连接构件140-2的尺寸和之间的间隔。尽管芯片连接构件140-2的尺寸和之间的间隔增大，但是每个芯片连接构件140-2可以通过互连层120-2电连接到第二-第一芯片100-2的对应的TSV 130-2。
第一间隙填充部分400-1可以设置在第一-第一芯片100-1和第二-第一芯片100-2之间。第一间隙填充部分400-1可以填充第一-第一芯片100-1和第二-第一芯片100-2之间的空间，并且还可以覆盖第一-第一芯片100-1的侧表面的一部分和第二-第一芯片100-2的侧表面的相当大部分。根据一些示例实施方式，第一间隙填充部分400-1可以覆盖第一-第一芯片100-1和第二-第一芯片100-2中的至少一个的整个侧表面。
第二间隙填充部分400-2可以设置在第二-第一芯片100-2和第二芯片200之间，并且第二间隙填充部分400-2可以与图1中所示的间隙填充部分400基本上相同。然而，由于第一间隙填充部分400-1覆盖第二-第一芯片100-2的侧面的一部分，所以第二间隙填充部分400-2可以覆盖第二-第一芯片100-2和第一间隙填充部分400-1两者。当第一间隙填充部分400-1覆盖第二-第一芯片100-2的整个侧表面时，第二间隙填充部分400-2可以仅覆盖第一间隙填充部分400-1。第二间隙填充部分400-2可以不覆盖第二芯片200的上表面而覆盖第二芯片200的侧表面，像图1的间隙填充部分400一样。为了获得这样的结构，第二芯片200可以具有大于第一-第一芯片100-1或第二-第一芯片100-2的厚度的第二厚度D2。
密封剂500可以密封第一-第一芯片100-1、第二-第一芯片100-2、第二芯片200、第一间隙填充部分400-1和第二间隙填充部分400-2。此外，密封剂500可以形成为使得第二芯片200的上表面如图1的半导体封装1000中所示地被暴露。也就是说，半导体封装1000g的密封剂500也可以通过使用e-MUF工艺形成。
参照图9，半导体封装1000h可以类似于图8的半导体封装1000g，除了第二-第一芯片100-2之外。也就是说，在半导体封装1000h中，第二-第一芯片100-2a的尺寸和厚度可以与第一-第一芯片100-1的尺寸和厚度相同。第一-第一芯片100-1可以直接堆叠在基板300上，而第二-第一芯片100-2a可以堆叠在第一-第一芯片100-1上。因此，第二-第一芯片100-2a的芯片连接构件140-2的尺寸和之间的间隔可以不同于第一-第一芯片100-1的基板连接构件140-1的尺寸和之间的间隔。如上所述，根据设置在第一-第一芯片100-1的上表面上的上焊盘132-1的尺寸和设置的变化，可以改变第一-第二芯片100-2a的芯片连接构件140-2的尺寸和之间的间隔。
像图8的半导体封装1000g一样，第一间隙填充部分400-1可以设置在第一-第一芯片100-1和第二-第一芯片100-2a之间，并且第二间隙填充部分400-2可以设置在第二-第一芯片100-2a和第二芯片200之间。根据第二-第一芯片100-2a的尺寸的变化，第一和第二间隙填充部分400-1和400-2的结构可以略微地变化。例如，第二间隙填充部分400-2可以如图9所示地仅覆盖第一间隙填充部分400-1的一部分或者可以不覆盖第一间隙填充部分400-1。
参照图10，半导体封装1000i可以包括在基板300上的至少四个芯片。例如，半导体封装1000i可以包括第一-第一芯片100-1、第二-第一芯片100-2、……、第N-第一芯片100-N以及第二芯片200，其中N可以是等于或者大于3的自然数。
第一至第N-第一芯片100-1至100-N每个可以包括TSV。第二芯片200(其是最上面的芯片)可以不包括TSV。如图10所示，第二至第N-第一芯片100-2至100-N的厚度可以与第一-第一芯片100-1的厚度相同，并且第二至第N-第一芯片100-2至100-N的尺寸可以小于第一-第一芯片100-1的尺寸。例如，第二至第N-第一芯片100-2至100-N的尺寸可以与第二芯片200的尺寸相同。
间隙填充部分可以设置在每个芯片之间。例如，第一间隙填充部分400-1可以设置在第一-第一芯片100-1和第二-第一芯片100-2之间，并且第二间隙填充部分400-2可以设置在第二-第一芯片100-2与紧接位于其上的芯片之间。第(N-1)间隙填充部分400-(N-1)可以设置在第N-第一芯片100-N和紧接位于其下面的芯片(未示出)之间，第N间隙填充部分400-N可以设置在第N-第一芯片100-N和第二芯片200之间。
第一间隙填充部分400-1可以填充第一-第一芯片100-1和第二-第一芯片100-2之间的空间，并且还可以覆盖第一-第一芯片100-1的侧表面的一部分和第二-第一芯片100-2的侧表面的一部分。第二间隙填充部分400-2可以填充第二-第一芯片100-2和紧接位于其上的芯片之间的空间，并可以覆盖第二-第一芯片100-2的侧表面的一部分、紧接位于其上的芯片的侧表面的一部分以及第一间隙填充部分400-1的一部分。此外，位于第一-第一芯片100-1上的直接相邻对的芯片之间的每个间隙填充部分可以填充该相应对的芯片之间的空间，并且还可以覆盖该相应对的芯片中的每个的侧表面的一部分以及之前形成在该间隙填充部分下面的另一间隙填充部分的一部分。类似于图8的第二间隙填充材料层400-2，第N间隙填充部分400-N可以填充第N-第一芯片100-N和第二芯片200之间的空间，并可以覆盖第N-第一芯片100-N的侧表面的一部分、第(N-1)间隙填充部分400-(N-1)的一部分以及第二芯片200的侧表面的一部分。
因而，在第一-第一芯片100-1和第二芯片200之间的所有芯片的边缘部分(即，侧表面)可以被第一至第N间隙填充部分400-1至400-N覆盖和包裹。根据一些示例实施方式，第一-第一芯片100-1的侧表面和第二芯片200的侧表面也可以被相应的间隙填充部分覆盖。例如，第一-第一芯片100-1的整个侧表面可以通过由过多溢出形成第一间隙填充部分而用第一间隙填充部分400-1覆盖。第二芯片200的整个侧表面可以通过除去半导体封装1000i的上部分而用第N间隙填充部分400-N覆盖，如图6的半导体封装1000e中所示。
尽管为方便起见，仅第三间隙填充部分400-3被示出在第三-第一芯片100-3的上表面上，但是第三-第一芯片100-3的上焊盘和置于第三-第一芯片100-3上的芯片的芯片连接构件可以在第三间隙填充部分400-3中连接到彼此。此外，相同的构思也可以应用于第N-第一芯片100-N的下表面。
每个芯片的芯片连接构件的尺寸和设置不限于图10中示出的结构，并可以根据与参照图8描述的方法类似的方法来调整。密封剂500可以密封堆叠在基板300上的所有芯片和在芯片之间的间隙填充部分。此外，密封剂500可以通过e-MUF工艺形成使得第二芯片200的上表面能够如图1的半导体封装1000中所示地那样被暴露。
参照图11，半导体封装1000j可以与图10的半导体封装1000i基本上相同，除了第二-第一芯片100-2a至第N-第一芯片100-Na的尺寸与第一-第一芯片100-1的尺寸相同之外。然而，在半导体封装1000j中，类似于图9的半导体封装1000h，第N间隙填充部分400-N可以仅覆盖第(N-1)间隙填充部分400-(N-1)的一部分或者可以不覆盖第(N-1)间隙填充部分400-(N-1)。
半导体封装1000j的每个芯片的芯片连接构件的尺寸和/或设置不限于图11中示出的结构，并可以根据与参照图9描述的方法类似的方法调整。
参照图12，半导体封装1000k可以包括第一芯片100、第二芯片200、间隙填充部分400以及密封剂500。也就是说，半导体封装1000k可以不包括图1的半导体封装1000的基板300。因此，第一芯片100可以用作半导体封装1000k的支撑基板，像图1的半导体封装1000的基板300一样。其中芯片以这样的方式形成在另一芯片上的封装结构可以被称为芯片上芯片(COC)封装结构。
这样的COC封装本身可以形成半导体封装。然而，COC封装也可以形成中间步骤的半导体封装，其将被安装在基底基板诸如PCB上。COC封装可以通过图26至图29中示出的工艺制造。
此外在半导体封装1000k中，第二芯片200可以形成得比第一芯片100厚。因此，间隙填充部分400可以仅覆盖第二芯片200的侧表面的一部分并且可以不存在于第二芯片200的上表面上。
密封剂500可以覆盖第一芯片100的侧表面、第二芯片200的侧表面以及间隙填充部分400的侧表面。也就是说，第二芯片200的上表面可以从密封剂500暴露，并且第一芯片100的下表面也可以从密封剂暴露。如果密封剂500没有形成在第一芯片100的下表面上，则设置在第一芯片100的下表面上的基板连接构件140也可以被暴露。密封剂500的下表面可以形成与第一芯片100的下表面相同的平面。
参照图13，半导体封装1000l可以与图12的半导体封装1000k基本上相同，除了第二芯片200a的厚度之外。在半导体封装1000l中，第二芯片200a的厚度可以小于图12的半导体封装1000k的第二芯片200的厚度。半导体封装1000l的第二芯片200a可以具有第四厚度D2'，像图6的半导体封装1000e的第二芯片200a一样。
半导体封装1000l可以通过经由研磨工艺除去图12的半导体封装1000k的上部分而实现。也就是说，通过经由研磨工艺除去第二芯片200a的上部分和密封剂500a的上部分，第二芯片200a的厚度可以变薄，从而降低半导体封装1000l的整体高度。
间隙填充部分400d的一部分可以在研磨工艺期间被除去，因此，间隙填充部分400d的上部分的一部分可以从密封剂500a暴露。在进行研磨工艺之后保留的间隙填充部分400d可以被密封剂500a覆盖。
参照图14，半导体封装1000m类似于图1的半导体封装1000，但是半导体封装1000m的密封剂的结构可以不同于图1的半导体封装1000的密封剂的结构。也就是说，半导体封装1000m可以包括密封第一芯片100、第二芯片200和间隙填充部分400的内部密封剂500in以及形成在基板300上并密封内部密封剂500in的外部密封剂500out。
内部密封剂500in和外部密封剂500out可以由相同的材料或不同的材料形成。此外，内部密封剂500in的模量和外部密封剂500out的模量可以彼此相同或彼此不同。当内部密封剂500in的模量和外部密封剂500out的模量彼此不同时，内部密封剂500in的模量可以低于外部密封剂500out的模量。例如，内部密封剂500in可以具有相对低的模量，由于内部密封剂500in形成在晶片上并且工艺肯定是在形成了内部密封剂500in的状态下进行。外部密封剂500out可以具有相对高的模量，由于外部密封剂500out形成在半导体封装工艺的几乎最后一步并且外部密封剂500out的主要功能是保护内部的半导体芯片。
内部密封剂500in可以通过一般的成型工艺形成，由于基板连接构件140没有被内部密封剂500in密封。如果需要，第二芯片200的上表面可以通过研磨工艺暴露。外部密封剂500out可以通过使用MUF工艺形成。然而，形成外部密封剂500out的工艺不限于MUF工艺。
图1的半导体封装1000可以通过在基板300上堆叠第一芯片、在第一芯片100上堆叠第二芯片200然后密封第一和第二芯片100和200而形成。然而，半导体封装1000m可以通过以下步骤形成：形成内部的半导体封装诸如图12的COC封装，在诸如PCB的基板300上堆叠内部的半导体封装，然后密封内部的半导体封装。
参照图15，与图6的半导体封装1000e相比，半导体封装1000n还可以包括热界面材料(TIM)750和散热片700。
TIM 750具有相对高的导热率，并可以由可将散热片700附着到第二芯片200a和密封剂500a上的材料形成。散热片700可以具有容易释放由第一芯片100和/或第二芯片200a产生的热的结构。散热片700可以由具有相对高的导热率的金属材料形成以容易地释放热。
尽管半导体封装1000n具有其中TIM 750和散热片700设置在图6的半导体封装1000e上的结构，但是半导体封装1000n的结构不限于此。例如，TIM 750和散热片700可以设置在图1至图5和图7至图14中示出的半导体封装中的任一个上。
图16是更详细地显示包括TSV的芯片的截面图，其用于图1至图15的半导体封装。
参照图16，半导体芯片例如第一芯片100可以包括主体110、互连层120、TSV 130、外连接构件140和上保护层150。第一芯片100的倒置结构可以对应于图1的半导体封装1000的第一芯片100。
主体110可以包括半导体基板102、层间绝缘层104和集成电路层105。半导体基板102可以是半导体晶片，可以包括IV族材料，或可以包括III-V族材料。各种晶片(例如，单晶晶片、外延晶片、抛光晶片、退火晶片或SOI晶片)可以用作半导体基板102。
半导体基板102可以包括第一表面F0和第二表面F2以及集成电路层105。为了理解的方便，图16示出集成电路层105形成在第一表面F0上。在此情况下，包括在集成电路层105中的杂质掺杂区(未示出)可以形成在半导体基板102的邻近于第一表面F0的上部区域中。半导体基板102的邻近第二表面F2的下部区域可以是轻掺杂区或非掺杂区。
层间绝缘层104可以形成在半导体基板102的第一表面F0上同时覆盖集成电路层105。层间绝缘层104可以使集成电路层105中的电路器件彼此分离。此外，层间绝缘层104可以使集成电路层105中的电路器件与互连层120分离。层间绝缘层104可以包括从氧化物层、氮化物层、低介电常数层和高介电常数层中选择的一种或者包括它们中的两种或更多种的堆叠结构。
集成电路层105可以邻近于半导体基板102的第一表面F0形成在半导体基板102和层间绝缘层104之间，并可以包括多个电路器件。集成电路层105可以包括例如多个晶体管、多个二极管和/或多个电容器，取决于第一芯片100的类型。第一芯片100可以是存储器件或非存储器件，取决于集成电路层105的结构。在第一芯片100是非存储器件的情形下，第一芯片100可以是逻辑器件，例如中央处理器(CPU)或微处理器。在第一芯片100是存储器件的情形下，第一芯片100可以包括各种存储器件例如DRAM、SRAM、快闪存储器、EEPROM、PRAM、RRAM、铁电随机存取存储器(FeRAM)和MRAM中的任何一个。导电接触107可以将集成电路层105的电路器件电连接到互连层120的互连图案。
层间绝缘层104构成主体110的一部分。因此，层间绝缘层104的上表面可以对应于主体110的前面F1。此外，半导体基板102的第二表面F2可以对应于主体110的后面F2。
互连层120可以包括金属间绝缘层122、互连线124和垂直接触126。金属间绝缘层122可以提供在层间绝缘层104上从而覆盖作为多层互连线的互连线124。金属间绝缘层122可以使互连线124彼此分离。尽管图16中示出的金属间绝缘层122是单层，但是金属间绝缘层122可以包括多个绝缘层。例如，金属间绝缘层122可以包括多个绝缘层，取决于互连线124的层数。
互连线124可以形成在金属间绝缘层122中在层间绝缘层104上，并可以电连接到TSV 130。互连线124可以形成为具有一层以上，对应于不同层的不同互连线可以经由垂直接触126电连接到彼此。互连线124可以用于将集成电路层105的电路器件连接到彼此以形成期望(或者可选地，预定的)电路或可以用于电连接电路器件到外部器件。
在当前的示例实施方式中，互连线124可以包括三个互连线，例如作为最下层的第一互连线124-1、作为中间层的第二互连线124-2以及作为最高层的第三互连线124-3。第一垂直接触126-1可以设置在第一互连线124-1和第二互连线124-2之间，第二垂直接触126-2可以设置在第二互连线124-2和第三互连线124-3之间。因此，对应于不同层的不同互连线可以通过第一和第二垂直接触126-1和126-2连接到彼此。连接到外连接构件140的焊盘(未示出)可以设置在第三互连线124-3上。互连线124可以由例如Cu和/或Al形成。例如，第一和第二互连线124-1和124-2可以由Cu形成，第三互连线124-3可以由Al形成。
尽管以上描述了由三个层形成的互连线124的结构和材料，但是本发明构思不限于此。例如，互连线124可以由四个或更多层或两个或更少层形成。互连线124不限于Cu或Al，而是可以由不同的金属例如W、Ni、Au或Ag形成。此外，图16中示出的互连线124的连接结构仅是一示例。互连线124的连接结构不限于图16中示出的结构，而是可以取决于半导体芯片100的类型而不同地变化。
互连线124中的第一至第三互连线124-1、124-2和124-3以及第一和第二垂直接触126-1和126-2可以由相同的材料形成或者也可以由不同的材料形成。例如，在镶嵌(damascene)结构中，互连线124和与其对应的垂直接触126可以由相同的材料形成。此外，互连线124和垂直接触126可以包括至少一种阻挡金属以及互连金属。
TSV 130可以穿过层间绝缘层104和半导体基板102，TSV 130的一端可以在半导体基板102的第二表面F2上暴露。TSV 130可以具有从半导体基板102的第二表面F2突出的结构，TSV 130的突出部分的侧表面可以被半导体基板102的第二表面F2上的上保护层150围绕。上保护层150可以是例如氧化物层、氮化物层或包括氧化物层和氮化物层的双层。此外，上保护层150可以通过使用例如HDP-CVD工艺由氧化物(例如，硅氧化物(SiO2))形成。
如图16所示，上焊盘132可以设置在TSV 130的暴露侧上。根据一些示例实施方式，再分布线(未示出)可以形成在TSV 130的暴露侧上，并且上焊盘132可以形成在再分布线上。
TSV 130可以包括互连金属层136和阻挡金属层134。互连金属层136可以包括例如Cu或W。例如，互连金属层136可以由Cu、CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe、CuW、W或W合金形成，但是不限于此。例如，互连金属层136可以包括Al、Au、Be、Bi、Co、Cu、Hf、In、Mn、Mo、Ni、Pb、Pd、Pt、Rh、Re、Ru、Ta、Te、Ti、W、Zn和Zr中的一种或多种，和/或可以包括堆叠结构，该堆叠结构包括上述材料中的一种或上述材料中的两种或更多种。阻挡金属层134可以包括从W、WN、WC、Ti、TiN、Ta、TaN、Ru、Co、Mn、WN、Ni和NiB中选择的至少一种材料，和/或可以是单层或多层。然而，TSV 130的材料不限于上述材料。阻挡金属层134和互连金属层136可以通过例如PVD工艺或CVD工艺形成。然而，本发明构思不限于此。
间隔物绝缘层135可以插设在TSV 130和半导体基板102之间。间隔物绝缘层135可以阻挡主体110中的电路器件与TSV 130之间的直接接触。间隔物绝缘层135可以由例如氧化物、氮化物、聚合物或其组合形成。在一些示例实施方式中，CVD工艺可以用于形成间隔物绝缘层135。间隔物绝缘层135可以是例如通过次大气压CVD工艺形成的基于O3/TEOS的HARP氧化物层。间隔物绝缘层135可以不形成在TSV 130的上表面上。
钝化层144可以形成在互连层120上。钝化层144可以覆盖第一芯片100的表面以保护第一芯片100。钝化层144可以是例如氧化物层、氮化物层或包括氧化物层和氮化物层的双层。此外，钝化层144可以通过使用HDP-CVD工艺由氧化物例如硅氧化物(SiO2)形成。
外部连接端子140可以是凸块或焊球。外连接构件140可以连接到互连层120，例如第三互连线124-3，因此可以电连接到TSV 130。外连接构件140可以对应于图1的半导体封装1000的基板连接构件140。此外，外连接构件140可以对应于设置在图8的半导体封装的第一-第二芯片100-2中的芯片连接构件140-2。
外部连接端子140可以形成在第三互连线124-3上，并可以由例如包括锡(Sn)的焊料形成。根据一些示例实施方式，外部连接端子140可以由Pd、Ni、Ag、Pb或其合金形成。外部连接端子140的上部分可以具有半球形状。外部连接端子140可以具有通过回流工艺的半球形状，但是略微不同于半球形状的形状可以根据回流工艺形成。虽然未示出，但是焊盘可以设置在外连接构件140和第三互连线124-3之间。根据一些示例实施方式，第三互连线124-3自身可以用作焊盘。凸块底层金属(UBM)(未示出)可以设置在外连接构件140的下部分中。
图17A是显示包括多个第一芯片100的第一晶片100-W的透视图，每个第一芯片100包括TSV，图17B是显示包括多个最上面的芯片200的第二晶片200-W的透视图，每个最上面的芯片200不包括TSV。第一芯片100和最上面的芯片200可以分别对应于图1至图16的半导体封装中使用的第一和第二芯片。
也就是说，图17A的第一晶片100-W可以是包括多个第一芯片100的晶片，该多个第一芯片100对应于包括TSV的上述第一芯片100。因此，第一晶片100-W可以具有等于上述第一芯片100的厚度的第一厚度D1。另一方面，图17B的第二晶片200-W可以是包括对应于不包括TSV的上述第二芯片200的多个第二芯片200的晶片。因此，第二晶片200-W可以具有等于上述第二芯片200的厚度的第二厚度D2。
第一晶片100-W可以通过切割工艺被分成多个第一芯片100。第二晶片200-W可以通过切割工艺被分成多个第二芯片200。每个单独的第一芯片100和每个单独的第二芯片200可以堆叠在基板300上以形成图1至图13的半导体封装。当上述第一芯片100像图1的半导体封装1000中一样大于上述第二芯片200时，第一晶片100-W的第一芯片100可以形成为具有比第二晶片200-W的第二芯片200的尺寸(例如，占地面积)大的尺寸。例如，第一晶片100-W的第一芯片100和第二晶片200-W的第二芯片200可以形成为具有相同的尺寸，第二芯片200可以通过使用切割工艺而被制得小于第一芯片100。
图18A是沿图17A的线I-I'截取的截面图，图18B是沿图17B的线II-II'截取的截面图。
参照图18A，第一晶片100-W包括多个第一芯片100，每个第一芯片100包括多个TSV 130。此外，如图1的半导体封装中所述的，基板连接构件140设置在每个第一芯片100的下表面上，上焊盘132设置在每个第一芯片100的上表面上，基板连接构件140和上焊盘132可以通过TSV 130和内部互连线(未示出)电连接到彼此。
参照图18B，第二晶片200-W包括多个第二芯片200，TSV可以不形成在多个第二芯片200中。设置在每个第二芯片200的下表面上的芯片连接构件240可以通过互连层220的内部互连线(未示出)电连接到主体210中的集成电路(未示出)。间隙填充材料层440可以被涂覆在第二晶片200-W的下表面上。间隙填充材料层440可以由例如具有上述的熔化效应的非导电粘合剂或非导电带形成。
第一晶片100-W可以具有第一厚度D1，第二晶片200-W可以具有第二厚度D2。第二晶片200-W的第二厚度D2可以大于第一晶片100-W的第一厚度D1。例如，第一厚度D1可以等于或小于约100μm或等于或小于约60μm。第二厚度D2可以是约80μm至约300μm。例如，第二厚度D2可以是第一厚度D1的约120％至约300％的厚度。
图19至图22是显示出根据本发明构思的示例实施方式的制造图1的半导体封装的方法的截面图。
参照图19，第一芯片100以第一间隔d堆叠在条状基板300-S上，基板300-S具有矩形形状并在一方向上延长。每个第一芯片100的基板连接构件140可以通过焊接工艺联接到设置在条状基板300-S上的对应的上焊盘350。
粘合剂间隙填充材料层(例如，非导电粘合剂或非导电带)可以在焊接工艺中被省略。然而，如果需要，可以形成间隙填充材料层。间隙填充材料层可以在第一晶片100-W被分成多个第一芯片100之前被涂覆在图17A的第一晶片100-W上。根据一些示例实施方式，间隙填充材料层可以被涂覆在条状基板300-S上。代替间隙填充材料，NCF、ACF、UV膜、速干胶(instantadhesive)、热固性粘合剂、激光固化粘合剂、超声波固化粘合剂、NCP等可以用作一般的粘合构件。
第一芯片100之间的第一间隔d可以考虑到最终将形成的半导体封装的尺寸而被适当地确定。此外，第一间隔d可以考虑到当堆叠第二芯片200时由于间隙填充材料层的溢出而突出的间隙填充材料层的形式并且还考虑到当在成型工艺之后划分第一芯片100以形成半导体封装时切割的宽度而确定。
当第一间隔d保持足够宽时，可以在完成半导体封装之后防止第一芯片100的侧表面和第二芯片200的侧表面暴露于外。因此，可以减轻或防止由于在第一和第二芯片100和200的侧表面的硅暴露于外时发生的污染、损伤和/或界面剥落引起的物理损坏。因而，可以改善半导体封装的可靠性。
参照图20，第二芯片200堆叠在第一芯片100上。类似于第一芯片100的堆叠，每个第二芯片200的芯片连接构件240可以通过焊接工艺联接到设置在每个第一芯片100上的对应的上焊盘132。在堆叠第二芯片200的工艺中，第一芯片100和第二芯片200之间的间隙填充空间的高度可以形成为具有第三厚度D3。例如，第三厚度D3可以为从约10μm至约40μm。
在用于堆叠第二芯片200的焊接工艺中，可以关于设置在每个第二芯片200的下表面上的间隙填充材料层(参照图18B的440)进行溢出工艺。间隙填充材料层440可以由例如具有熔化效应的非导电粘合剂或非导电带形成，并可以在第二晶片200-W被分成多个第二芯片200之前被涂覆在第二晶片200-W上。具有如图20所示的形状的间隙填充部分400可以通过间隙填充材料层440的溢出形成。
间隙填充部分400可以填充第一芯片100和第二芯片200之间的空间，并可以覆盖第一和第二芯片100和200的侧表面的边缘部分。取决于间隙填充材料层440的溢出程度，间隙填充部分400可以如图2所示地不覆盖第一芯片100的侧面或可以如图3所示地覆盖第一芯片100的几乎所有侧面。然而，由于第二芯片200相对地比第一芯片100厚，所以间隙填充部分400可以在第二芯片200的上表面上不存在。由于间隙填充部分400在第二芯片200的上表面上不存在，所以可以减轻或防止第二芯片200的破裂在成型工艺例如随后的e-MUF工艺中出现。
例如，如果间隙填充部分400形成为不存在于第二芯片200的上表面上，则间隙填充部分400可以形成为覆盖第一芯片100的基本上整个侧表面和第二芯片200的基本上整个侧表面以保护第一和第二芯片100和200。为说明的方便，其中第二芯片200堆叠在第一芯片100上的整个结构被称为堆叠结构1100。
参照图21，进行用密封剂500密封堆叠结构1100的成型工艺。成型工艺可以是例如e-MUF工艺。e-MUF工艺可以是用于从密封剂暴露最上面的半导体芯片的上表面同时进行用于形成底填充物和密封剂两者的MUF工艺的工艺。也就是说，e-MUF工艺可以是如下的工艺：通过调节模具相对于最上面的芯片的上表面的内部高度，在密封剂被注入时不在最上面的芯片的上表面上形成密封剂。因此，如图22所示，第二芯片200的上表面可以由于e-MUF工艺而从密封剂500暴露。
在e-MUF工艺的情况下，由于e-MUF工艺的特性，条状基板300-S会在用于成型的模具内部被向上推使得堆叠结构1100的最上面的芯片(例如，第二芯片200)的上表面接触用于成型的模具的内部的下表面。因此，如果间隙填充部分400存在于第二芯片200的上表面上，则间隙填充部分400会撞击用于成型的模具，因此，由于撞击影响会引起第二芯片200的破裂。
然而，在根据当前的示例实施方式的制造半导体封装的方法中，第二芯片200可以保持为比第一芯片100厚使得间隙填充材料层400没有形成在第二芯片200的上表面上，如上所述。因此，可以减轻或防止由于在e-MUF工艺中在间隙填充部分400(例如，间隙填充部分400的保留在第二芯片200上的部分)与用于成型的模具之间的撞击影响而引起的第二芯片200的破裂裂纹的出现。
参照图22，在用于条状基板300-S的密封剂500通过成型工艺形成之后，每个包括堆叠结构1100的半导体封装1000通过分离(singulation)工艺获得(例如，在箭头S的方向上切割)。如所示的，外连接构件340可以设置在每个半导体封装1000的下表面上。根据一个示例实施方式，外连接构件340相对于整个条状基板300-S沉积，然后每个半导体封装1000可以被单独化(individualize)。根据另一示例实施方式，每个半导体封装1000被首先单独化，然后外连接构件340沉积在每个半导体封装1000上。
图23是截面图，显示出根据本发明构思的示例实施方式的图19的工艺的变型示例，用于实现图7的半导体封装。
参照图23，在如图19所示将第一芯片100堆叠在条状基板300-S上之后，底填充物550可以填充在第一芯片100和条状基板300-S之间的空间中。底填充工艺是通过使用毛细现象用底填充树脂(例如，环氧树脂)填充芯片和基板之间的空间以改善半导体封装的可靠性的工艺。
在进行这样的底填充工艺之后，如图7所示的半导体封装1000f可以通过顺序地进行图20的堆叠工艺(即，包括在第一芯片100上堆叠第二芯片200的工艺)、图21的成型工艺和图22的分离工艺形成。
尽管底填充工艺可以在如当前的示例实施方式所示地那样在将第一芯片100堆叠在条状基板300-S上之后进行，但是底填充工艺可以在图20的堆叠工艺之后进行，即在将第二芯片200堆叠在第一芯片100上之后进行。
图24是截面图，其显示出根据本发明构思的示例实施方式的在图21的工艺之后额外进行的工艺，用于实现图6的半导体封装。
参照图24，在进行图21的成型工艺之后可以进行用于除去密封剂500a的上部分和堆叠结构1100的上部分的切除工艺诸如研磨工艺。密封剂500a的厚度和堆叠结构1100的第二芯片200a的厚度可以通过研磨工艺而形成得相对小。此外，间隙填充部分400d可以从密封剂500a暴露。根据一些示例实施方式，间隙填充部分400d可以在研磨工艺之后不从密封剂500a暴露。
接下来，因为进行图22的分离工艺，可以实现如图6所示的具有相对低的高度的半导体封装1000e。
图25是截面图，显示出根据本发明构思的示例实施方式的图20的工艺的变型示例，用于实现图10或图11的半导体封装。
参照图25，尽管在图20中第二芯片200作为最上面的芯片堆叠在第一芯片100上，但是多个第一芯片100-1至100-N顺序地堆叠并且第二芯片200堆叠在被顺序地堆叠的第一芯片上。例如，第一-第一芯片100-1堆叠在条状基板300-S上，第二-第一芯片100-2堆叠在第一-第一芯片100-1上。以这样的方式，N个第一芯片(即第一-第一芯片100-1至第N-第一芯片100-N)可以顺序地堆叠。在第N-第一芯片100-N被堆叠之后，第二芯片200可以堆叠在第N-第一芯片100-N上。这里，N可以是等于或大于3的自然数。第一-第一芯片100-1至第N-第一芯片100-N每个可以是包括TSV的芯片，第二芯片200可以是不包括TSV的芯片。
间隙填充部分可以设置在第一芯片(第一-第一芯片100-1至第N-第一芯片100-N)之间以及在第N-第一芯片100-N和第二芯片200之间。例如，第一间隙填充部分400-1可以设置在第一-第一芯片100-1和第二-第一芯片100-2之间，第二间隙填充部分400-2可以设置在第二-第一芯片100-2和第三-第一芯片100-3之间，第(N-1)间隙填充部分400-(N-1)可以设置在第N-第一芯片100-N和位于其下的芯片之间，第N间隙填充部分400-N可以设置在第N-第一芯片100-N和第二芯片200之间。
第一间隙填充部分400-1至第N间隙填充部分400-N可以通过使用间隙填充材料层的溢出形成。因此，每个间隙填充部分可以填充在对应的芯片之间的空间中，并可以覆盖对应的芯片的每个的一部分侧表面或对应的芯片的每个的整个侧表面。如所示的，除了第一-第一芯片100-1和第二芯片200之外的芯片100-2至100-N的侧表面可以用第一间隙填充部分400-1至第N间隙填充部分400-N覆盖。间隙填充材料的溢出可以被调整使得第一-第一芯片100-1的侧表面和第二芯片200的侧表面可以分别用第一间隙填充部分400-1和第N间隙填充部分400-N基本上完全覆盖。
在进行堆叠第一芯片100-1至100-N和第二芯片200的工艺之后，图10的半导体封装1000i可以通过进行成型工艺和分离工艺形成。在当前的示例实施方式中，第一-第一芯片100-1可以大于其他的第一芯片100-2至100-N。然而，全部的第一芯片100-1至100-N可以具有相同的尺寸。当全部的第一芯片100-1至100-N具有相同的尺寸时，如图11所示的半导体封装1000j可以通过进行成型工艺和分离工艺而获得。
图26是示出根据本发明构思的示例实施方式的其中不包括TSV的最上面的芯片堆叠在晶片的每个芯片上的原理的示意图，其中晶片包括每个均包括TSV的芯片。
参照图26，第二芯片200堆叠在第一晶片100-W上。第一晶片100-W可以是包括多个第一芯片100的晶片，每个第一芯片100包括TSV，如参照图17A所述。每个第二芯片200是不包括TSV的芯片，并且间隙填充材料层可以涂覆在每个第二芯片200的下表面上。第二芯片200可以通过如图17B所示的第二晶片200-W的切割而获得，第二晶片200-W包括多个第二芯片200并且其下表面涂有间隙填充材料层。
第一晶片100-W的第一芯片100可以具有第一厚度D1，第二芯片200可以具有第二厚度D2。第二芯片200的第二厚度D2可以大于第一厚度D1。例如，第二厚度D2可以是第一厚度D1的约120％至约300％的厚度。在图20中，第二芯片200分别堆叠在单独化的第一芯片100上。然而，在当前的示例实施方式中，第二芯片200分别堆叠在位于第一晶片100-W中的第一芯片100上(即，在进行关于第一芯片100的单独化工艺之前)。
为了在位于第一晶片100-W中的第一芯片100上堆叠第二芯片200，第二芯片200的尺寸可以小于第一芯片100的尺寸。当第二芯片200的尺寸小于第一芯片100的尺寸时，第二芯片200可以在随后的工艺中通过密封剂(参照图28的500in)被充分地密封，此外，在随后的分离工艺中可以平稳地进行切割。
图27至图31是根据本发明构思的示例实施方式的制造图14的半导体封装的方法的截面图。图27是在第一晶片100-W上堆叠第二芯片200之后沿图26的线Ⅲ-Ⅲ'截取的截面图。图28至图31是显示出在图27的工艺之后进行的工艺的截面图。
参照图27，第一晶片100-W，其包括每个均包括形成在其中的多个TSV130的多个第一芯片100，通过粘合构件820粘接并固定到支撑基板800上。支撑基板800可以由例如硅、锗、硅锗、砷化镓(GaAs)、玻璃、塑料或陶瓷形成。粘合构件820可以为例如NCF、ACF、速干胶、热固性粘合剂、激光固化粘合剂、超声波固化粘合剂、非导电膏(NCP)。如图27所示，第一晶片100-W可以粘接到支撑基板800上使得基板连接构件140面对支撑基板800。
第二芯片200堆叠在第一芯片100上，第一芯片100位于第一晶片100-W中并被固定到支撑基板800上。第二芯片200的堆叠可以通过焊接工艺进行，间隙填充材料层的溢出可以在通过堆叠获得的堆叠结构上进行。间隙填充部分可以通过间隙填充材料层的溢出而设置在第一晶片100-W和每个第二芯片200之间。间隙填充部分能够填充第一晶片100-W和每个第二芯片200之间的空间，并可以覆盖每个第二芯片200的侧表面。
参照图28，在第二芯片200堆叠在位于第一晶片100-W中的第一芯片100上之后，进行用内部密封剂500in密封第二芯片200的第一成型工艺。第一成型工艺可以通过使用例如一般的成型工艺或e-MUF工艺进行。在一般的成型工艺的情况下，通过进行一般的成型工艺获得的所得结构的上表面可以被研磨以暴露如图28所示的第二芯片200的上表面。
由于在e-MUF工艺的情况下间隙填充部分400已经设置在第一晶片100-W和第二芯片200之间，所以e-MUF工艺可以略微不同于其中底填充物和密封剂一起形成的MUF工艺。例如，通过使用e-MUF工艺形成的内部密封剂500in可以暴露第二芯片200的上表面。
因而，在内部密封剂500in通过第一成型工艺形成之后，第二芯片200的上表面可以从内部密封剂500in暴露。
参照图29，在形成内部密封剂500in之后，包括第二芯片200和内部密封剂500in的第一晶片100-W通过分离工艺被分成多个内部封装1000k。每个内部封装1000k可以包括一个第一芯片100、一个第二芯片200和内部密封剂500in。如果内部密封剂500in与图12的密封剂500相同，则每个内部封装1000k可以与图12的半导体封装1000k基本上相同。
由于上面已经描述了图12的半导体封装1000k的具体结构，所以省略关于内部封装1000k的结构的详细说明。
参照图30，内部封装1000k堆叠在条状基板300-S上。内部封装1000k的堆叠可以通过焊接工艺进行，使得基板连接构件140可以联接到条状基板300-S上的上焊盘350。根据一些示例实施方式，底填充工艺可以在内部封装1000k和条状基板300-S之间进行。
参照图31，在堆叠内部封装1000k之后，进行用外部密封剂500out密封内部封装1000k的第二成型工艺。第二成型工艺可以通过e-MUF工艺进行。因此，每个第二芯片200和内部密封剂500in的上表面可以从外部密封剂500out暴露。
第二成型工艺可以通过例如一般的成型工艺以及e-MUF工艺进行。当外部密封剂500out通过一般的成型工艺形成时，可以进行研磨工艺使得第二芯片200和内部密封剂500in的上表面可以从外部密封剂500out暴露。
在形成外部密封剂500out之后，包括内部封装1000k和外部密封剂500out的条状基板300-S可以通过分离工艺被划分以形成图14的半导体封装1000m。例如，每个半导体封装1000m被首先单独化，然后相对于整个条状基板300-S设置外连接构件340。根据另一示例实施方式，对于每个半导体封装1000m设置外连接构件340，然后每个半导体封装1000m被单独化。
图32是示出在根据本发明构思的示例实施方式的制造半导体封装的工艺中的e-MUF工艺的概念图。
参照图32，在条状基板300-S上形成如图20所示的多个堆叠结构1100之后或在条状基板300-S上形成如图30所示的多个内部封装1000k之后，进行e-MUF工艺。e-MUF工艺可以通过在用于成型的模具2000的内部向上推条状基板300-S而进行，多个堆叠结构1100或多个内部封装1000k堆叠在条状基板300-S上。成型工艺包括密封地闭合模具2000并通过闸门注入用于密封剂的材料。
e-MUF工艺可以进行使得最上面的芯片例如第二芯片200的上表面被暴露，因此，条状基板300-S上的第二芯片200的上表面可以与用于成型的模具200的内部下表面紧密接触。然而，如果材料层诸如间隙填充部分400保持为在第二芯片200的上表面上的向上突出形状，则会在间隙填充部分400和用于成型的模具2000之间发生碰撞，因此，会如上所述地引起第二芯片200的破裂。带2200可以设置在用于成型的模具2000的内部下表面上使得当第二芯片200的上表面接触模具2000的内部下表面时可以减轻碰撞和/或第二芯片200的上表面可以更紧密地接触模具2000的内部下表面。
图33是根据本发明构思的另一示例实施方式的半导体封装10000的截面图。
参照图33，半导体封装10000可以包括板基板3000、上半导体封装1000、底填充物4000和外部密封剂5000。
上半导体封装1000的结构可以与图1的半导体封装1000的结构基本上相同。然而，上半导体封装1000的结构不限于图1的半导体封装1000的结构，可以用图2至图14的半导体封装中的任何一个替换。在上半导体封装1000中，基板300可以是PCB、内插式基板和不同于上述第一芯片的芯片中的任何一个。
由于上半导体封装1000与图1的半导体封装1000基本上相同，所以省略上半导体封装1000的部件的详细说明。上半导体封装1000可以通过外连接构件340安装在板基板3000上。
板基板3000可以包括主体层3100、上保护层3200、下保护层3300、上焊盘3400和连接构件3500。多个互连图案可以形成在主体层3100中。上保护层3200和下保护层3300具有保护主体层3100的功能，并可以是阻焊剂。板基板3000可以是标准化的，并且可能在降低其尺寸上存在限制。
外部密封剂5000可以密封上半导体封装1000的侧面和上表面，并且外部密封剂5000的下表面可以粘附到板基板3000的边缘部分。底填充物4000可以填充上半导体封装1000和板基板3000之间的连接部分。在当前的示例实施方式中，尽管底填充物4000形成在上半导体封装1000和板基板3000之间的连接部分中，但是如果外部密封剂5000通过MUF工艺形成，则底填充物4000可以被省略。
图34是包括根据本发明构思的一个或多个示例实施方式的半导体封装的存储卡7000的框图。
参照图34，在存储卡7000中，控制器7100和存储器7200可以被布置从而交换电信号。例如，当控制器7100发送命令时，存储器7200可以发送数据。控制器7100和/或存储器7200可以包括根据本发明构思的示例实施方式的任何一个的半导体封装。存储器7200可以包括例如存储阵列(未示出)或存储阵列区块(未示出)。
存储卡7000可以用于各种存储装置，例如各种类型的卡(例如，记忆棒卡、智能媒介(SM)卡、安全数字(SD)卡、迷你SD卡和多媒体卡(MMC))。
图35是包括根据本发明构思的一个或多个示例实施方式的半导体封装的电子系统8000的框图。
参照图35，电子系统8000可以包括控制器8100、输入/输出器件8200、存储器8300和接口8400。电子系统8000可以是例如移动系统或用于发送或接收信息的系统。移动系统可以是例如个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器或存储卡。
控制器8100可以用于执行程序并控制电子系统8000。控制器8100可以是例如微处理器、数字信号处理器、微型控制器或类似装置。输入/输出器件8200可以用于输入数据到电子系统8000中/从电子系统8000输出数据。
电子系统8000可以通过使用输入/输出器件8200连接到外部装置例如个人计算机(PC)或网络而与外部装置交换数据。输入/输出器件8200可以是例如键区、键盘或显示器。存储器8300可以存储用于控制器8100的操作的代码和/或数据和/或存储被控制器8100处理的数据。控制器8100和存储器8300可以包括根据本发明构思的示例实施方式的任何一个的半导体封装。接口8400可以是电子系统8000和外部装置之间的数据传输通道。控制器8100、输入/输出器件8200、存储器8300和接口8400可以经由总线8500相互通讯。
例如，电子系统8000可以用于移动电话、MP3播放器、导航仪、便携式多媒体播放器(PMP)、固态盘(SSD)和家用电器。
图36是根据本发明构思的一个或多个示例实施方式的半导体封装应用到其的电子装置的透视图。
图36是其中图35的电子系统8000被应用于移动电话9000的示例。此外，电子系统8000可以应用于便携式膝上型计算机、MP3播放器、导航仪、SSD、车辆和家用电器。
虽然已经参照本发明构思的一些示例实施方式具体示出和描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而不背离权利要求书的精神和范围。
本申请要求于2013年12月6日在韩国知识产权局提交的韩国专利申请No.10-2013-0151434的优先权，其公开内容通过引用整体结合于此。

Claims (25)

1.一种半导体封装，包括：
基板；
第一芯片，在所述基板上，所述第一芯片包括多个穿透硅通孔；
最上面的芯片，在所述第一芯片上，所述最上面的芯片的厚度大于所述第一芯片的厚度；
第一间隙填充部分，覆盖所述最上面的芯片的侧表面的至少一部分同时填充所述第一芯片与所述最上面的芯片之间的空间；以及
密封剂，用于密封所述第一芯片、所述最上面的芯片和所述第一间隙填充部分。
2.如权利要求1所述的半导体封装，其中所述第一间隙填充部分覆盖所述第一芯片的侧表面的至少一部分。
3.如权利要求1所述的半导体封装，其中所述第一间隙填充部分在所述最上面的芯片的上表面上不存在。
4.如权利要求1所述的半导体封装，还包括：
多个焊盘，在所述第一芯片的上表面上，所述多个焊盘电连接到所述穿透硅通孔；和
多个连接构件，在所述最上面的芯片的下表面上，所述多个连接构件联接到所述多个焊盘，
其中所述第一间隙填充部分填充所述多个连接构件之间的空间。
5.如权利要求1所述的半导体封装，其中所述最上面的芯片不包括穿透硅通孔。
6.如权利要求1所述的半导体封装，其中
所述第一芯片的水平截面大于所述最上面的芯片的水平截面，并且
所述第一间隙填充部分覆盖所述第一芯片的边缘部分的上表面，所述边缘部分从所述最上面的芯片的侧表面突出。
7.如权利要求1所述的半导体封装，其中
所述第一芯片通过基板连接构件堆叠在所述基板上，并且
所述第一芯片和所述基板之间的空间用底填充物和所述密封剂中的至少一种填充。
8.如权利要求1所述的半导体封装，还包括：
至少一个第二芯片，在所述第一芯片和所述最上面的芯片之间，所述至少一个第二芯片包括多个穿透硅通孔。
9.如权利要求8所述的半导体封装，其中所述第一芯片和所述第二芯片之间的空间用第二间隙填充部分填充，所述第二间隙填充部分覆盖所述第一芯片的侧表面和所述至少一个第二芯片的侧表面中的至少一个的至少一部分。
10.一种半导体封装，包括：
第一芯片，包括多个穿透硅通孔；
多个第一连接构件，在所述第一芯片的下表面上并电连接到所述穿透硅通孔；
最上面的芯片，在所述第一芯片上；
第二连接构件，在所述最上面的芯片的下表面上并联接到所述穿透硅通孔，所述最上面的芯片的厚度大于所述第一芯片的厚度；
第一间隙填充部分，覆盖所述最上面的芯片的侧表面的至少一部分同时填充所述第一芯片和所述最上面的芯片之间的空间；以及
密封剂，用于密封所述第一芯片、所述最上面的芯片和所述第一间隙填充部分。
11.如权利要求10所述的半导体封装，其中
所述第一芯片的水平截面大于所述最上面的芯片的水平截面，以及
所述第一间隙填充部分覆盖所述第一芯片的边缘部分的上表面，所述边缘部分从所述最上面的芯片的所述侧表面突出。
12.如权利要求10所述的半导体封装，其中
所述最上面的芯片的上表面被所述密封剂暴露，所述密封剂覆盖所述最上面的芯片的所述侧表面和所述第一芯片的侧面中的至少一个的至少一部分，
所述密封剂的下表面形成与所述第一芯片的下表面基本上相同的平面。
13.如权利要求10所述的半导体封装，还包括：
至少一个第二芯片，在所述第一芯片和所述最上面的芯片之间，所述至少一个第二芯片包括多个穿透硅通孔，
其中所述第一芯片和所述第二芯片之间的空间用第二间隙填充部分填充，所述第二间隙填充部分覆盖所述第一芯片的侧表面和所述至少一个第二芯片的侧表面中的至少一个的至少一部分。
14.如权利要求10所述的半导体封装，还包括：
基底基板，在其下表面上包括外连接构件，所述基底基板上具有通过所述多个第一连接构件安装的所述第一芯片和所述最上面的芯片。
15.如权利要求14所述的半导体封装，其中
所述基底基板的尺寸大于所述第一芯片的尺寸，并且
所述密封剂的下表面接合到所述基底基板的边缘部分上。
16.一种制造半导体封装的方法，该方法包括：
制备包括多个第一芯片的第一晶片，所述多个第一芯片的每个包括多个穿透硅通孔和多个第一连接构件，所述多个第一连接构件在所述多个第一芯片的每个的下表面上并连接到所述穿透硅通孔；
制备包括多个第二芯片的第二晶片，所述多个第二芯片的每个不包括穿透硅通孔但是包括多个第二连接构件，所述多个第二连接构件在所述多个第二芯片的每个的下表面上；
将所述第一晶片的所述多个第一芯片分开成单独的第一芯片；
将所述第二晶片的所述多个第二芯片分开成单独的第二芯片；
将至少一个单独的第一芯片堆叠在基板上；
通过将至少一个单独的第二芯片堆叠在堆叠于所述基板上的所述至少一个单独的第一芯片上而形成堆叠结构；以及
用密封剂密封所述堆叠结构，
其中在形成所述堆叠结构时，间隙填充材料层在所述至少一个单独的第一芯片和所述至少一个第二芯片之间溢出以覆盖所述第二芯片的侧表面的至少一部分。
17.如权利要求16所述的方法，还包括：
在制备第二晶片之后，将具有熔化效应的所述间隙填充材料层涂覆在所述第二晶片上以覆盖所述多个第二连接构件。
18.如权利要求16所述的方法，还包括：
所述形成堆叠结构包括在所述基板上形成多个堆叠结构；
所述密封所述堆叠结构包括密封所述多个堆叠结构；以及
在所述密封之后，将密封的所述多个堆叠结构划分为每个均包括至少一个堆叠结构的单独封装。
19.如权利要求16所述的方法，在将至少一个单独的第一芯片堆叠在所述基板上之后，还包括：
进一步堆叠一个或多个单独的第一芯片在所述堆叠的第一芯片上，其中所述形成堆叠结构包括通过在所堆叠的第一芯片中的最上面的一个上堆叠所述第二芯片而形成堆叠结构。
20.一种制造半导体封装的方法，该方法包括：
制备包括多个第一芯片的晶片，每个所述第一芯片包括多个穿透硅通孔；
通过在对应的第一芯片的上表面上堆叠多个最上面的芯片而形成多个堆叠结构，每个所述最上面的芯片比所述第一芯片中的对应一个厚；
通过使用内部密封剂密封在所述晶片上的所述多个堆叠结构；
将密封的多个堆叠结构划分成单独的中间封装，每个中间封装包括一个堆叠结构；
将所述中间封装中的至少一个堆叠在基板上；
用外部密封剂密封所述至少一个中间封装，
其中在形成所述多个堆叠结构时，间隙填充材料层在每个所述最上面的芯片和所述第一芯片中的相应一个之间溢出并覆盖所述最上面的芯片的侧表面的至少一部分。
21.一种半导体封装，包括：
第一芯片，一个堆叠在另一个上，每个所述第一芯片包括多个穿透硅通孔；
至少一个第二芯片，在所述第一芯片上；
间隙填充部分，覆盖所述至少一个第二芯片的侧表面的至少一部分而不覆盖所述至少一个第二芯片的上表面；以及
密封剂，用于密封所述第一芯片、所述至少一个第二芯片和所述间隙填充部分。
22.如权利要求21所述的半导体封装，其中所述至少一个第二芯片比所述第一芯片中紧接在其下面的一个厚。
23.如权利要求21所述的半导体封装，其中所述至少一个第二芯片具有通过切除工艺形成的上表面，所述上表面配置为与所述密封剂的上表面共面并被所述密封剂暴露。
24.如权利要求21所述的半导体封装，还包括：
散热片，联接到在其上表面上的至少一个第二芯片。
25.如权利要求24所述的半导体封装，其中
所述第一芯片中的一些的水平截面大于所述至少一个第二芯片的水平截面。
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