TWI606559B - 半導體封裝及其製造方法 - Google Patents

半導體封裝及其製造方法 Download PDF

Info

Publication number
TWI606559B
TWI606559B TW101134578A TW101134578A TWI606559B TW I606559 B TWI606559 B TW I606559B TW 101134578 A TW101134578 A TW 101134578A TW 101134578 A TW101134578 A TW 101134578A TW I606559 B TWI606559 B TW I606559B
Authority
TW
Taiwan
Prior art keywords
wafer
substrate
semiconductor
sealant
package
Prior art date
Application number
TW101134578A
Other languages
English (en)
Other versions
TW201320259A (zh
Inventor
金沅槿
宋炫靜
崔銀景
張慧英
Original Assignee
三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三星電子股份有限公司 filed Critical 三星電子股份有限公司
Publication of TW201320259A publication Critical patent/TW201320259A/zh
Application granted granted Critical
Publication of TWI606559B publication Critical patent/TWI606559B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

半導體封裝及其製造方法
本申請案主張於2011年10月4日在韓國智慧財產局(Korean Intellectual Property Office，KIPO)所申請之韓國專利申請案第10-2011-0100767號的優先權，該案的揭露內容以全文引用的方式併入本文中。
本發明概念是有關於一種半導體封裝，且特別是有關於一種減少應力的半導體封裝及/或其製造方法。
一般來說，在晶圓上進行數個半導體製程所形成的半導體晶片在經歷封裝製程後將進而形成半導體封裝。半導體封裝可包括半導體晶片、裝載半導體晶片的印刷電路板(printed circuit board,PCB)、將半導體晶片電性連接於PCB的接合線或凸塊、以及密封半導體晶片的密封劑。隨著半導體封裝的積集度越來越高，對於半導體封裝的可靠度及工作性的需求也越來越高。
本發明概念提供可減少應力的半導體封裝。在半導體封裝製程中，此半導體封裝易於操作並可有效地防止翹曲(warpage)的問題。本發明概念亦提供此半導體封裝的製造方法。
根據本發明概念的示範實施例，半導體封裝可包括：內部封裝、外部基板、以及外部密封劑。內部封裝包括至少一個半導體晶片。使用內部密封劑密封至少一個半導體晶片。內部封裝裝載於外部基板上。外部密封劑密封內部封裝，其中所述內部密封劑的楊氏係數(Young's modulus)不同於所述外部密封劑的楊氏係數。
內部密封劑的楊氏係數可小於外部密封劑的楊氏係數。
內部密封劑可包括矽酮型(silicone-based)材料、熱固性材料、熱塑性材料及UV固化(UV curable)材料中的至少一者。外部密封劑可包括環氧樹脂型材料、熱固性材料、熱塑性材料及UV固化材料中的至少一者。
當此至少一個半導體晶片的數量為為多數個時，此多數個半導體晶片中的一些半導體晶片可為記憶體晶片，而其他的半導體晶片可為邏輯晶片。
內部封裝可包括矽穿孔(through silicon via，TSV)及具有下表面的內部基板，在內部基板的下表面上配置有連接於TSV的連接構件。此至少一個半導體晶片可配置於內部基板上，且此至少一個半導體晶片可連接於連接TSV的連接構件。內部基板可經由連接構件而裝載於外部基板上。當此至少一個半導體晶片的數量為多數個時，此多數個半導體晶片可以多層結構構成晶片堆疊部分，且此晶片堆疊部分形成於內部基板上。
內部基板可由主動晶圓所形成，主動晶圓包括多數個半導體晶片，且多數個半導體晶圓構成內部封裝。或者內部基板可由中介(interposer)基板所形成，中介基板包括多數個單元中介物，且多數個單元中介物構成內部封裝。
內部封裝可為不具有內部基板的晶圓級封裝(wafer level package，WLP)。內部封裝可具有扇入(fan-in)結構或扇出(fan-out)結構。
根據本發明概念的示範實施例，半導體封裝可包括：內部基板、晶片堆疊部分、內部密封劑、外部基板、以及外部密封劑。內部基板中具有TSV。晶片堆疊部分位於內部基板上。內部密封劑密封晶片堆疊部分。內部基板裝載於外部基板上。外部密封劑密封外部基板、晶片堆疊部分及內部密封劑。外部密封劑的楊氏係數大於內部密封劑的楊氏係數。晶片堆疊部分可為至少一個半導體晶片的堆疊。
根據本發明概念的示範實施例，半導體封裝的製造方法可包括：使用內部密封劑密封至少一個半導體晶片以形成內部封裝；將內部封裝裝載於外部基板上；以及使用外部密封劑密封內部封裝，外部密封劑的楊氏係數大於內部密封劑的楊氏係數。
形成內部封裝可包括：形成內部基板，內部基板具有矽穿孔(TSV)；在內部基板上形成多數個晶片堆疊部分，各多數個晶片堆疊部分包括半導體晶片的堆疊；使用內部密封劑密封多數個晶片堆疊部分；以及將經密封的多數個晶片堆疊部分分成個別內部封裝，且各內部封裝包括至少一個晶片堆疊部分。
形成內部封裝可包括：製備基底晶圓，基底晶圓具有矽穿孔(TSV)及連接構件，連接構件位於基底晶圓的下表面，且連接構件連接於TSV；將基底晶圓黏著於第一承載基板上以使得基底晶圓的下表面面對第一承載基板；形成多數個晶片堆疊部分，各多數個晶片堆疊部分包括半導體晶片的堆疊，半導體晶片的堆疊位於基底晶圓的上表面；使用內部密封劑密封多數個晶片堆疊部分；以及由基底晶圓將第一承載基板分離而暴露出連接構件。形成內部封裝更可包括：將第二承載基板黏著於多數個晶片堆疊部分與內部密封劑中的至少一者的上表面；經由連接構件在晶片堆疊部分上進行晶方電性分揀(Electrical Die Sort，EDS)測試；將經密封的晶片堆疊部分分成個別內部封裝，各個別封裝具有至少一個多數個晶片堆疊部分；以及由第二承載基板將內部封裝分離。
形成內部封裝可包括：製備基底晶圓，基底晶圓具有多數個單元內部基板，各單元內部基板包括至少一個矽穿孔(TSV)及至少一個連接構件，至少一個連接構件位於各單元內部基板的下表面上；將基底晶圓分成多數個單元內部基板；將至少一個單元內部基板裝載於第一承載基板上以使得至少一個連接構件面對第一承載基板；在至少一個單元內部基板上形成至少一個晶片堆疊部分，至少一個晶片堆疊部分包括至少一個半導體晶片；使用內部密封劑密封至少一個單元內部基板及至少一個晶片堆疊部分；以及由單元內部基板將第一承載基板分離而暴露連接構件。形成內部封裝更可包括：將第二承載基板黏著於晶片堆疊部分及內部密封劑的的至少一者的上表面；經由至少一個連接構件在至少一個晶片堆疊部分上進行EDS測試；將經密封的單元內部基板及經密封的至少一個晶片堆疊部 分分成個別內部封裝，且各個別封裝包括至少一個晶片堆疊部分；以及由第二承載基板將內部封裝分離。
根據本發明概念的示範實施例，半導體封裝的製造方法可包括：形成內部基板，內部基板包括矽穿孔(TSV)；形成多數個晶片堆疊部分，在內部基板上堆疊至少一個半導體晶片以形成各多數個晶片堆疊部分；使用內部密封劑密封晶片堆疊部分；將經密封的晶片堆疊部分分成個別內部封裝，各內部封裝包括至少一個晶片堆疊部分；在外部基板上裝載多數個內部封裝；使用外部密封劑密封多數個內部封裝，外部密封劑的楊氏係數大於內部密封劑的楊氏係數；以及將經密封的內部封裝分成個別半導體封裝，各半導體封裝包括至少一個上述的多數個內部封裝。
上述方法更可包括在將經密封的封裝分成個別內部封裝之前，在多數個內部封裝上進行EDS測試。
以下結合所附圖式的詳細描述將使本發明概念的示範實施例更易於了解。
應注意的是，這些圖式傾向於繪示利用於特定示範實施例中的方法、結構及/或材料的一般特徵，且這些圖式傾向於支持以下所提供的書面說明。然而，這些繪圖並不規範且不可能精確地反映所提供之任意實施例的精確結構或表現特徵，且這些繪圖不應被解釋為定義或限制由示範實施例所涵蓋之值或性質的範圍。舉例而言，為了繪示的清晰度，分子、膜層、區塊及/或結構元件的相對厚度或定位皆可能被減少或誇大。多個繪 圖中使用相似或相同的元件符號以傾向於標明相同或相同的元件或特徵的存在。
現在將參考表示本發明概念的示範實施例的附圖以對本發明概念進行更完整的描述。然後，可以不同的形式來實施本發明概念，且本發明概念不應被視為限制於本文中所闡述之示範實施例之中。取而代之的是，這些實施例經提供以使得本揭露將更為通透及完整，且更能將本發明概念完整地轉達給本技術領域中具有通常知識者。
當下文中的元件被提及為「連接」於另一元件時，其可以為直接的連接於其他元件或可存在間接的元件。相對的說，當元件被提及為「直接連接」或「直接耦合」於另一元件時，不存在間接的元件。本文中所使用的詞彙「及/或」包括所關聯之表列物件中的任意者及一者以上之全部的組合物。應以相似的方式來解釋使用於描述元件或膜層之間的關係的其他字詞，例如「位於...之間」與「直接位於...之間」、「相鄰於...」與「直接相鄰於...」、「位於...上」與「直接位於...上」。相似來說，當元件被提及為「位於另一元件或膜層上」時，此元件可以直接的位於另一元件上，或可存在間接的元件。
在繪圖中，為了繪圖清晰及易於說明，將誇大各元件的結構或尺寸，且因而不繪示在描述中未提及的部分。整篇說明書中，相同的元件符號表示相間的元件。本文中所使用之術語的目的僅是為了描述示範實施例而並非傾向於限制本發明概念。諸如「至少一者」的表示式(當前述有表列元件時)是修飾整個表列的元件而非僅修飾所表示元件中的個別元件。
應當理解的是，雖然本文可使用「第一」、「第二」等詞彙以描述多個元件、組件、區塊、膜層及/或部分，但這些元件、組件、區塊、膜層及/或部分不應當被上述詞彙所限制。這些詞彙僅使用於辨別一個元件、組件、區塊、膜層及/或部分與另一個元件、組件、區塊、膜層及/或部分。因此，在不違背示範實施例的教誨下，以下所討論的第一元件、第一組件、第一區塊、第一膜層或第一部分可以被稱為第二元件、第二組件、第二區塊、第二膜層或第二部分。
本文中使用之空間相關的詞彙，其諸如「之下」、「下方」、「下層」、「上方」、「上層」及其相似詞彙，可為了易於描述而用來描述繪示於圖式中之一個元件或特徵與另一(多個)元件或另一(多個)特徵間的關係。應當理解的是，除了圖式中所描示的方向外，空間相關的詞彙傾向於涵蓋在使用或操作時之不同的元件方向性。舉例而言，若圖式中的元件反轉，原本為在其他元件「下方」或「之下」的元件或特徵將轉向為在其他元件或特徵的「上方」。因此，示範詞彙「下方」可以涵蓋上方或下方之兩個方向性。元件可轉為其他方向性(以90度或其他方向旋轉之)，且對本文所用的空間相關詞彙也應該相應地作出解釋。
本文所使用之術語僅是為了描述特別的示範性實施例，並非傾向於限制示範實施例。除非上下文中另外清楚地說明，否則本文所使用單數形的「一(a/an)」及「該(the)」傾向於亦包括多數形。更應當被理解的是，若本文中使用詞彙「包括(comprise/comprising/include/including)」，則指存在特定的特徵、整數、 步驟、操作、元件及/或組件，但不排除一個以上之其他特徵、整數、步驟、操作、元件、組件及/或其族群的存在或添加。
本文參照示範實施例之理想化實施例(及中間結構)的例示性圖例的剖面圖例來描述示範實施例。故此，由於例如製造技術及/或公差的緣故，與圖例的形狀有所不同是可以預期的。因此，不應將示範實施例解釋為受限於本文所繪示之區塊的特殊形狀，示範實施例將例如包括製造過程產生的形狀誤差。舉例而言，繪示為矩形的植入區塊可具有圓形或弧形的特徵及/或在其角落處之植入濃度的梯度，而不是由植入區域至非植入區域間的二元改變。同樣地，由植入所形成的埋入區可在位於埋入區與植入發生時穿過之表面間的區域產生部分的植入。因此，圖式中所繪示的區塊為示意其自然特性，而非傾向於精確繪示元件之區塊的真實形狀，且並非傾向於限制示範實施例的範疇。亦應當注意的是，在一些替代的方案中，所指出的功能/作用可在圖式中所指出之次序以外的情形下發生。舉例而言，事實上，視所涉及的功能/作用而定，可實質上同時執行先後所表示的兩個圖式，或者某些時候可依相反的順序來執行先後所表示的兩個圖式。
除非另外定義，否則本文中所使用之所有詞彙(包括技術以及科學術語)具有與示範實施例所屬之技術領域具有通常知識者一般理解的相同意義。更應理解的是，諸如通用字典中所定義之術語應解譯為具有與其在相關技術及/或本說明書之上下文中含義一致之意義，且不應以理想化或以過度正式的意義來解譯，除非本文中明確地如此定義。
圖1至圖14為本發明概念的一些示範實施例的半導體封裝10000至半導體封裝10000m的剖面圖。
請參照圖1，半導體封裝10000可包括內部封裝1000、外部基板2000、以及外部密封劑3000。內部封裝1000可裝載在外部基板2000上，且可使用外部密封劑3000密封內部封裝1000。內部封裝1000可包括內部基板200、半導體晶片100、以及內部密封劑300。
內部基板200可包括主體部分210、鈍化層220、下接墊230、連接構件240、矽穿孔(TSV)250、以及上接墊260。可使用主動晶圓或中介基板作為基底來形成內部基板200。主動晶圓是指可在其上形成半導體晶片的晶圓，例如矽晶圓。
當使用主動晶圓作為基底來形成內部基板200時，主體部分210可包括半導體基底(未繪示)、積體電路層(未繪示)、層間絕緣層(interlayer insulation layer，未繪示)、以及內金屬絕緣層(inter-metal insulation layer，未繪示)。在內金屬絕緣層中可形成多層線路層(未繪示)。半導體基板可包括第IV族材料晶圓(例如矽晶圓)、或III-V族複合物晶圓。根據形成方法，半導體基板可由單晶晶圓(例如單晶矽晶圓)所形成。然而，半導體基板並不受限於單晶晶圓，且因此可使用多種晶圓的任意者(例如磊晶晶圓、拋光晶圓、退火晶圓、以及絕緣層上覆矽(silicon on insulator，SOI)晶圓)作為半導體基板。磊晶晶圓是指藉由在單晶矽基板上形成結晶材料所獲得的晶圓。
或者，當使用主動晶圓作為基底來形成內部基板200時，主體部分210可僅包括半導體基板。因此，主體部分210可能不包括積體電路層、層間絕緣層、或內金屬絕緣層。
當使用中介基板作為基底來形成內部基板200時，主體部分210可單純作用為支撐基板，且主體部分210可由矽、玻璃、陶瓷、塑膠、或其相似物所形成。
鈍化層220可由主體部分210的下表面所形成。鈍化層220可保護主體部分210，以使得主體部分210不受到外部衝擊的影響。鈍化層220可由氧化層、氮化層、或氧化層及氮化層雙層所形成。舉例而言，氧化層或氮化層可為高密度電漿化物氣相沈積法(high-density plasma chemical vapor deposition，HDP-CVD)所形成的二氧化矽層(SiO2)或氮化矽層(SiN、)。
下接墊230可由導電材料所形成。下接墊230經由鈍化層220而形成在主體部分210的下表面上，且下接墊230可電性連接於TSV 250。雖然在圖1中下接墊230直接連接於TSV 250，但是下接墊230可經由包括於主體部分210中的線路層(未繪示)而連接於TSV 250。可在下接墊230上形成凸塊底層金屬(under bump metal，UBM)。下接墊230可由鋁(Al)、銅(Cu)、或其相似物所形成，且下接墊230可藉由脈衝電鍍(pulse plating)或直流電鍍所形成。然而，下接墊230並不受限於前述的材料或方法。
連接構件240可形成在下接墊230上。連接構件240可由導電材料(例如銅(Cu)、鋁(Al)、銀(Ag)、錫、金(Au))、或銲料(solder))所形成。然而，連接構件240的材料並不受限於上述各者。可將各連接構件240形成為多層結構或單層結構。舉例而言，當將各連接構件240形成為多層結構時，連接構件240可包括銅柱(Cu pillar)及銲料。舉例而言，當將 各連接構件240形成為單層結構時，連接構件240可由錫-銀銲料(tin-Ag solder)或Cu所形成。
TSV 250可經由主體部分210而連接於下接墊230。雖然在示範實施例中將TSV 250形成為後鑽孔(via-last)結構，但是可將TSV 250形成為先鑽孔(via-first)或間鑽孔(via-middle)結構。
可將TSV分類為具有後鑽孔結構的TSV、具有先鑽孔結構的TSV、以及具有間鑽孔結構的TSV。先鑽孔結構是指在形成積體電路層之前先將TSV形成於結構之中的結構。間鑽孔結構是指在形成積體電路層之後、形成多層線路層之前將TSV形成於結構之中的結構。後鑽孔結構是在形成多層線路層之後將TSV形成於結構之中的結構。根據示範實施例，將TSV 250形成為在形成多層線路層之後將TSV形成於結構之中的後鑽孔結構。由於後鑽孔結構的關係，因此TSV 250可直接連接於下接墊230。
TSV 250可包括至少一個金屬。舉例而言，TSV 250可包括阻障金屬層(未繪示)及線路金屬層(未繪示)。阻障金屬層可由選自於鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、以及氮化鉭(TaN)中之一者所形成，或者阻障金屬層可具有堆疊上述至少兩者的結構。線路金屬層可例如包括選自由鋁(Al)、金(Au)、鈹(Be)、鉍(Bi)、鈷(Co)、銅(Cu)、鉿(Hf)、銦(In)、錳(Mn)、鉬(Mo)、鎳(Ni)、鉛(Pb)、鈀(Pd)、鉑(Pt)、銠(Rh)、錸(Re)、鎦(Ru)、鉭(Ta)、碲(Te)、鈦(Ti)、鎢(W)、鋅(Zn)、以及鋯(Zr)。舉例而言，線路金屬層可由選自於鎢(W)、鋁(Al)、以及銅(Cu)中之一者所形成，或者線 路金屬層可具有堆疊上述至少兩者的結構。然而，TSV 250的材料並不受限於此。
間隙壁絕緣層(未繪示)可插入於TSV 250與主體部分210之間。間隙壁絕緣層可減少或有效地防止TSV 250與主體部分210中的電路元件之間的直接接觸。可不在TSV 250的底表面上形成間隙壁絕緣層。
當使用主動晶圓作為基底來形成內部基板200時，內部基板200可作用為記憶體元件或邏輯元件。記憶體元件的實例可包括DRAM、SRAM、快閃記憶體、EEPROM、PRAM、MRAM、以及RRAM。
半導體晶片100可包括(類似於內部基板200)主體部分110、鈍化層120、晶片接墊130、以及連接構件140。
主體部分110對應於上述內部基板200的主體部分210，因此在此對主體部分110不再詳細地描述。然而，可使用主動晶圓取代中介基板作為基底來形成半導體晶片100的主體部分110。鈍化層120、晶片接墊130、以及連接構件140分別對應於內部基板200的鈍化層220、下接墊230、以及連接構件240，因此在此對上述元件不再詳細地描述。
根據示範實施例，相較於內部基板200而言，半導體晶片100可不包括TSV或上接墊。然而，在一些案例中，半導體晶片100可包括TSV及上接墊。
半導體晶片100可為記憶體元件或邏輯元件。如以上所描述，記憶體元件的實例可包括DRAM、SRAM、快閃記憶體、EEPROM、PRAM、MRAM、以及RRAM。
內部基板200及半導體晶片100兩者皆可為記憶體元件或邏輯元件。或者，內部基板200及半導體晶片100中的一者可為記憶體元件，而另一者可為邏輯元件。舉例而言，內部基板200可為邏輯元件，而半導體晶片100可為記憶體元件。
內部密封劑300密封半導體晶片100。內部密封劑300的楊氏係數可小於1Gpa，內部密封劑300的楊氏係數可例如是數十Mpa至數百Mpa。內部密封劑300可例如是由矽酮型材料、熱固性材料、熱塑性材材、抗UV固化材料、或其相似物所形成。熱固性材料可包括酚型硬化劑、酸酐型硬化劑、或胺型硬化劑以及丙烯酸聚合物添加劑。
內部密封劑300可由具有相對較少量的填料的樹脂所形成。在此，術語「相對較少量」是指「相較於外部密封劑3000的填料而言，具有較少量」，且更精確地說，術語「相對較少量」是指在每單位體積中相對較少量的填料，其例如填料的密度。更詳細地說，當內部密封劑300及外部密封劑3000是由相同的樹脂所形成時，可根據樹脂中所包含的填料量來調整內部密封劑300及外部密封劑3000的楊氏係數。因此，藉由在使用於形成內部密封劑300的樹脂中包含相對較少量的填料可減少內部密封劑300的楊氏係數，且藉由使用於形成外部密封劑3000的樹脂中包含相對較多量的填料可增加外部密封劑3000的楊氏係數。提供參考的是，楊氏係數代表彈性常數(elastic coefficient)，且因此楊氏係數較小的材料可具有相對較高的可撓性或者較軟，而楊氏係數較大的材料可較結實或者較硬。填料可為矽土填料(silica filler)。
可經由封膠(molded，MUF)製程來形成內部密封劑300。因此，覆蓋於半導體晶片100外側的材料可相同於半導體晶片100與內部基板200之間的間隙所填充的材料。
可於晶圓級封膠製程中形成內部密封劑300，且如以上所描述，內部密封劑300的楊氏係數可相對較小。因此，可在晶圓級封膠製程的後續製程中更易於操作內部密封劑300並可最小化或減少翹曲。舉例而言，當不進行晶圓級封膠製程時(亦即，當不藉由內部密封劑密封半導體晶片時)，在堆疊半導體晶片的基底晶圓(例如主動晶圓、插入型晶圓、或承載晶圓)的可撓性將太高，以致於無法在後續製程中操作基底晶圓。當使用楊氏係數較高的密封劑(例如環氧樹脂)密封半導體晶片時，可能會發生嚴重的翹曲現象，且因此可能會無法適當地進行後續的製程。然而，如在一些示範實施例中，當使用楊氏係數較小的內部密封劑將半導體晶片密封於晶圓級時，將可解決操作問題及翹曲問題兩者。
外部基板2000為裝載有上述之內部封裝1000的支撐基板。外部基板2000可包括主體部分2100、下保護層2200、下接墊2300、外部連接構件2400、上保護層2500、以及上接墊2600。可使用陶瓷基板、PCB、有機基板、中介基板、或其相似物作為基底來形成外部基板2000。在一些案例中，外部基板2000亦可由主動晶圓所形成。
可在主體部分2100之中形成多層或單層線路圖案(未繪示)，且下接墊2300與上接墊2600可經由多層或單層線路圖案而彼此電性連接。下保護層2200及上保護層2500保護主體部分2100，且下保護層2200及上保護層2500可例如是由阻銲劑(solder resist)所形成。
下接墊2300可形成於主體部分2100的下表面上，且下接墊2300可經由下保護層2200而電性連接於主體部分2100之中的多層或單層線路圖案。下接墊2300的材料及/或形成方法相同於上述之內部基板200的下接墊230的材料及/或形成方法。上接墊2600可形成在主體部分2100的上表面上，且上接墊2600可經由上保護層2500而電性連接於主體部分2100之中的多層或單層線路圖案。上接墊2600的材料及/或形成方法相同於上述之內部基板200的上接墊260的材料及/或形成方法。
外部連接構件2400可形成於下接墊2300上，且外部連接構件2400可作用於將半導體封裝10000裝載於半導體封裝10000外側的系統基板或主板上。外部連接構件2400的結構及/或材料可相同於上述之內部基板200的連接構件240。然而，外部連接構件2400的尺寸可大於內部基板200的連接構件240或半導體晶片100的連接構件140的尺寸。
外部密封劑3000可密封內部封裝1000的側表面及上表面。外部密封劑3000的楊氏係數可大於1GPa，外部密封劑3000的楊氏係數可例如是數GPa至數十Gpa。外部密封劑可例如是由環氧樹脂型材料、熱固性材料、熱塑性材料、UV固化材料、或其相似物所形成。熱固性材料可包括酚型硬化劑、酸酐型硬化劑、或胺型硬化劑以及丙烯酸聚合物添加劑。
外部密封劑3000可由具有相對較多量的填料的樹脂所組成。舉例而言，外部密封劑3000可由包括約80%的矽土填料物的環氧樹脂型材料所形成。如以上所描述，當內部密封劑300及外部密封劑3000是由相同的樹脂所形成時，可根據樹脂中所包含的填料量(例如填料的密度)來調整內部密封劑300及外部密封劑3000的楊氏係數。因此，藉由在使用於形 成內部密封劑300的樹脂中包含相對較少量的填料可減少內部密封劑300的楊氏係數，且藉由使用於形成外部密封劑3000樹脂中包含相對較多量的填料可增加外部密封劑3000的楊氏係數。
亦可藉由MUF製程來形成外部密封劑3000。因此，覆蓋於內部封裝1000外側的材料可相同於內部封裝1000與外部封裝2000之間的間隙所填充的材料。
藉由內部封裝的內部密封劑及內部封裝外側的外部密封劑兩者不同的楊氏係數，根據本示範實施例的半導體封裝10000可解決前述於封裝製程期間所產生的操作問題及/或翹曲問題。換句話說，在封裝製程中，內部密封劑是由楊氏係數較小的材料所形成，而外部密封劑是由楊氏係數較大的材料所形成，從而可減少施予內部基板的應力並可維持外部封裝的穩固性。因此，可有效地解決上述問題。
現在將描述根據本發明概念的多個示範實施例的半導體封裝可具有不同於圖1的半導體封裝10000的多種結構。為了易於說明，將省略或簡短地說明以上參照圖1所描述的物件。
除了內部密封劑及外部密封劑之外，根據圖2的示範實施例的半導體封裝10000a的結構實質上相同於圖1的半導體封裝10000的結構。
請參照圖2，在半導體封裝10000a中，內部密封劑300a可不密封半導體晶片100的上表面。因此，內部密封劑300a可暴露出半導體晶片100的上表面。內部密封劑300a的上表面與半導體晶片100的上表面可共平面。
外部密封劑3000a可不密封內部封裝1000a的上表面。換句話說，可暴露出半導體晶片100的上表面及內部封裝1000a的內部密封劑300a的上表面。因此半導體晶片100的上表面、內部密封劑300a的上表面、以及外部密封劑3000a的上表面全部可共平面。
亦如上所描述，在根據本示範實施例的半導體封裝10000a中，內部密封劑300a的楊氏係數小於外部密封劑3000a的楊氏係數。
根據示範實施例，形成內部密封劑300a及外部密封劑3000a以使得半導體晶片100的上表面、內部密封劑300a的上表面、以及外部密封劑3000a的上表面共平面。然而，可形成內部密封劑300a及外部密封劑3000a以使得半導體晶片100的上表面、內部密封劑300a的上表面、以及外部密封劑3000a的上表面中僅兩者共平面。舉例而言，可形成內部密封劑300a以使得半導體晶片100的上表面與內部密封劑300a的上表面共平面，且可形成外部密封劑3000a以覆蓋半導體晶片100的上表面及內部密封劑300a的上表面。或者，可形成內部密封劑300a以覆蓋半導體晶片100的上表面，且可形成外部密封劑3000a以暴露出內部密封劑300a的上表面，例如使得外部密封劑3000a的上表面與內部密封劑300a的上表面共平面。
除了介於半導體晶片與內部基板之間的部分及介於內部封裝與外部封裝之間的部分之外，根據圖3的實施例的半導體封裝10000b的結構可實質上相同於圖1的半導體封裝10000的結構。
請參照圖3，在半導體封裝10000b中，內部封裝1000b可包括內部底膠320，內部底膠320位於半導體晶片100與內部基板200之間。內部底膠320可填充於半導體晶片100及內部基板200的連接部分中，例如半導體 晶片100的連接構件140連接於內部基板200的上接墊260的部分。內部底膠320可由底膠樹脂所形成，例如環氧樹脂、以矽土填充物、助銲劑(flux)、或其相似物可包括於底膠樹脂中。內部底膠320可由不同於內部密封劑300b材料的材料所形成，內部封劑300b形成於半導體晶片100的外側上。然而，內部底膠320可由相同於內部密封劑300b材料的材料所形成。
可使用黏著構件取代內部底膠320。黏著構件可例如是非電體膜(non-conductive film，NCF)、異方性導電膜(anisotropic conductive film，ACF)、UV膜、瞬間黏著劑(instant adhesive)、熱固性黏著劑、雷射硬化黏著劑、紫外線硬化黏著劑、或非導電膠(non-conductive paste，NCP)。
內部密封劑300b的結構稍微不同於上述參照圖1的內部密封劑300的結構。換句括說，內部密封劑300b可密封半導體晶片100的側表面及上表面以及內部底膠320的側表面。內部密封劑300b的材料可相同於上述參照圖1的內部密封劑300的材料。因此，在此對於內部密封劑300b不再詳細地描述。
根據本示範實施例的半導體封裝10000b更可包括外部底膠3200，外部底膠3200填充於內部封裝1000b及外部基板2000之間的間隙。外部底膠3200的材料可相同於上述內部封裝1000b中的內部底膠320的材料。
由於外部底膠3200、外部密封劑3000b可密封內部封裝1000b的側表面及上表面、以及外部底膠3200的側表面。外部密封劑3000b的材料可相同於上述參照圖1的外部密封劑3000的材料。因此，在此對於外部密封劑3000b不再詳細地描述。
除了外部基板之外，根據圖4的示範實施例的半導體封裝10000c的結構可實質上相同於圖1的半導體封裝10000的結構。
請參照圖4，在半導體封裝10000c中，外部基板2000a可包括主體部分2100、穿孔接觸窗(via contact)2250、下接墊2300、外部連接構件2400、上接墊2600、線路層2700、以及穿孔接墊2800。外部基板2000a可作為使內部封裝1000(尺寸變得更小)能夠裝載於外部系統基板或外部主板上的媒介。
主體部分2100單純作用為支撐基板，且主體部分2100可例如是由玻璃、陶瓷、有機材料、或塑膠所形成。形成穿孔接觸窗2250使其穿過主體部分2100，且各穿孔接觸窗2250的末端可分別連接於下接墊2300及穿孔接墊2800。雖然穿孔接觸窗2250的材料及結構相似於形成於內部基板200中的TSV 250的材料及結構，但是穿孔接觸窗2250單純稱為穿孔接觸窗是因為主體部分2100不需要由矽所形成。
線路層2700可形成於主體部分2100上。藉由線路層2700所包括單層或多層線路圖案(未繪示)，線路層2700將穿孔接墊2800電性連接於上接墊2600。在一些案例中，可能不包括線路層2700，且因此穿孔接觸窗2250可直接連接於上接墊2600。
外部連接構件2400(例如凸塊或銲球)可形成於下接墊2300上。半導體封裝10000c可經由外部連接構件2400而裝載於外部元件上。內部基板200的連接構件240可連接於上接墊2600，且因此內部封裝1000可裝載於外部基板2000a上。
除了內部封裝中所包括的半導體晶片的數量外，根據圖5A及圖5B的示範實施例的半導體封裝10000d及半導體封裝10000dd的結構可實質上相同於圖1的半導體封裝10000的結構。
請參照圖5A及圖5B，在半導體封裝10000d或半導體封裝10000dd中，內部封裝1000c或內部封裝1000cc可包括四個(4個)半導體晶片，亦即堆疊在內部基板200上的第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c。相較於圖1的半導體晶片100，各第一至第三半導體晶片100-1、100-2、以及100-3可包括TSV 150及上接墊160。第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c全部可經由各第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c的晶片接墊130及連接構件140及第一至第三半導體晶片100-1、100-2、以及100-3的TSV 150及上接墊160而電性連接於另一半導體晶片。雖然第四半導體晶片100-4並不包括TSV 150或上接墊160(如圖5A所示)，但第四半導體晶片100-4c可包括TSV 150及上接墊160(圖5B所示)。
四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)全部可為相同種類的半導體晶片，或者4個半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)中的至少一些可為不同種類的半導體晶片。舉例而言，4個半導體晶片(亦即第一半導體 晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)全部可為記憶體元件，或者僅4個半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)中的一些可為記憶體元件而其他可為邏輯元件。當4個半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)全部為記憶體元件時，在特定的案例中記憶體元件可為不同類型的記憶體元件。
半導體晶片可藉由插入黏著構件350而堆疊於每一個鄰近的半導體晶片之間。黏著構件350可例如是NCF、ACF、UV固化膜、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。
NCF是一般黏著膜，且NCF具有絕緣性。當使用NCF時，上半導體晶片可藉由壓縮而堆疊於下半導體晶片上。NCF的使用可減少或有效地防止翹曲或彎曲，例如由傳統上經由熱及壓縮來堆疊晶片所造成的晶片扭曲。因此NCF可適用於堆疊多數個膜層。
ACF為異方性導電膜。ACF的結構中的導電粒子分散於絕緣黏著膜之中，且ACF可具有異方性電性特徵。當接墊經由ACF連接時，電流僅流動於電極方向(例如垂直方向)，且電流不流動於介於電極之間的方向(例如水平方向)。當ACF是藉由熱及壓縮來融合時，導電粒子將佈置於對向電極之間從而提供導電性，而絕緣黏著膜將填充相鄰電極之間的間隙，且因此相鄰電極彼此絕緣。
黏著構件350的材料並不受限於上述的材料之中，且黏著構件350可由多種其他能夠將半導體晶片穩固地黏著於另一半導體晶片且在連接部分能夠將連接構件與接墊密封的黏著材料中的任意者所組成。在一些案例中，可使用底膠材料來取代黏著構件350。
根據本示範實施例，內部基板200上堆疊在四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4或第四半導體晶片100-4c)。然而，此僅為示範例。因此，可在內部基板上堆疊少於四個(4個)半導體晶片或多於四個(4個)半導體晶片。隨著所堆疊的半導體晶片數量的增加，晶圓級封膠也越趨重要。換句話說，隨著所堆疊的半導體晶片數量的增加若不進行封膠製程，則後續製程的進行將越趨困難。即使當進行壓膠製程時，若使用較大楊氏係數的密封劑(例如環氧樹脂)密封半導體晶片時，可能會發生翹曲現象。然而，根據本示範實施例，是使用具有相對較小楊氏係數的內部密封劑密封半導體晶片(例如矽酮型內部密封劑)，因此可解決以上問題。
除了內部基板的尺寸及內部密封劑的結構之外，根據圖6的示範實施例的半導體封裝10000e的結構可實質上相同於圖1的半導體封裝10000的結構。
請參照圖6，在半導體封裝10000e中，內部基板200a的尺寸(亦即平面面積)可相同於半導體晶片100的尺寸。內部密封劑300c可密封內部基板200a的側表面。因此，內部密封劑300c可不暴露內部基板200a的側表面。
半導體晶片100可經由黏著構件350而堆疊於內部基板200a上。因此，可不將內部密封劑300c填充於半導體晶片100與內部基板200a之間的間隙中。舉例而言，可使用底膠材料來取代黏著構件350。
根據包括於本示範實施例的半導體封裝10000e中的內部封裝1000d的結構，以主動晶圓為基底所形成的內部基板200a的側表面並沒有暴露出來，且因此在封裝製程其間，內部基板200a的側表面可防止外部的物理損害及化學損害。參照繪示於圖16A至16E的半導體封裝製造方法，將能理解內部封裝1000d的結構形式。
除了內部基板的尺寸及內部密封劑的結構之外，根據圖7的示範實施例的半導體封裝10000f的結構可實質上相同於圖5A的半導體封裝10000d的結構。
請參照圖7，類似於圖5A的內部封裝1000c，在半導體封裝10000f中，內部封裝1000e可包括在內部基板200a上堆疊的四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4)。然而，如同圖6的封裝1000d一樣，內部基板200a的尺寸(亦即平面面積)可相同於半導體晶片的尺寸。
除了所堆疊的半導體晶片的數量及堆疊結構外，根據圖8的實施例的半導體封裝10000g的結構可實質上相同於圖1的半導體封裝10000的結構。
請參照圖8，在半導體封裝10000g中，內部封裝1000f可包括半導體晶片100及半導體晶片400。半導體晶片100及半導體晶片400彼此在水平方向上分開。
在此結構中，半導體晶片100及半導體晶片400中的一者可為記憶體元件，而另一者可為邏輯元件。雖然圖8中僅在各側上繪示一個半導體晶片，但是在一側上可堆疊至少兩個半導體晶片。舉例而言，當在右側上的半導體晶片100為記憶體元件且在左側上的半導體晶片400為邏輯晶片時，可如圖5A或圖7所繪示的在右側上堆疊多數個記憶體半導體晶片100。在一些案例中，內部基板200可為中介基板以單純地作用為媒介。或者，內部基板200可作用為邏輯元件，且在兩側上的半導體晶片100及半導體晶片400可作用為記憶體元件。
雖然在根據本示範實施例的半導體封裝10000g中，在內部基板200上的2個半導體晶片100及半導體晶片400彼此分開，本發明概念並不以此為限。換句話說，可在內部基板200上水平佈置至少三個(3個)彼此分開的半導體晶片。
除了半導體封裝10000h更包括被動元件之外，根據圖9實施例的半導體封裝10000h的結構可實質上相同於圖8的半導體封裝10000g的結構。
請參照圖9，在半導體封裝10000h中，內部封裝1000g更可包括被動元件500，被動元件500堆疊於內部基板200上。被動元件500可為電阻、電容、電感、或其相似物。故此，根據本示範實施例的半導體封裝10000h可包括內部封裝1000g。內部封裝1000g將被動元件500配置在內部基板200上，且內部封裝1000g使用內部密封劑300將半導體晶片100及半導體晶片400與被動元件500密封在一起。
雖然在示範實施例中，兩個(2個)半導體晶片100及半導體晶片400水平地彼此分開，但本發明概念不並受限於此。舉例而言，可在內部基板200上佈置一個半導體晶片及一個被動元件，或者可在內部基板200上將如圖5A或圖7的方式垂直堆疊的多數個半導體晶片與被動元件彼此分開配置。
除了在內部基板上形成的晶片堆疊部分的數量外，根據圖10的示範實施例的半導體封裝10000i的結構可實質上相同於圖8的半導體封裝10000g的結構。
請參照圖10，在半導體封裝10000i中，內部封裝1000h可包括晶片堆疊部分100s及晶片堆疊部分400s。晶片堆疊部分100s與晶片堆疊部分400s在內部基板200上水平地彼此分開，且晶片堆疊部分100s及晶片堆疊部分400s中各自堆疊多數個半導體晶片。晶片堆疊部分100s及晶片堆疊部分400s各自可堆疊四個(4個)半導體晶片，且晶片堆疊部分400s各自的結構可相同於圖5A中堆疊四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4)的結構。
在此結構的半導體封裝10000i中，內部基板200可作用為邏輯元件，且晶片堆疊部分100s及晶片堆疊部分400s兩者的半導體晶片可全部為記憶體元件。
雖然在本示範實施例中，晶片堆疊部分100s及晶片堆疊部分400s各自包括四個(4個)半導體晶片，但本發明概念並不以此為限。舉例而言，晶片堆疊部分100s及晶片堆疊部分400s各自可包括少於四個(4個) 或多於四個(4個)半導體晶片。在一些案例中，晶片堆疊部分100s及晶片堆疊部分400s可具有不同數量的半導體晶片。
根據圖11的示範實施例的半導體封裝10000j包括不同於圖1至圖10的半導體的內部封裝的內部封裝。
請參照圖11，在半導體封裝10000j中，內部封裝1000i為不包括內部基板的晶圓級封裝，且內部封裝1000i可包括半導體晶片100a、重佈線(redistribution line)170、保護層180、連接構件140、以及內部密封劑300。因為半導體晶片100a的位置與連接構件140的位置之間的關係，所以上述半導體晶片100a不包括連接構件140。因此，半導體晶片100a可包括主體部分110、鈍化層120、以及晶片接墊130。
重佈線170可形成於鈍化層120上及晶片接墊130上，且重佈線170可電性連接於晶片接墊130。重佈線170可僅形成在半導體晶片100a的下表面上，或者重佈線170可由所需的(或預定的)半導體晶片100a的下表面的部分延伸至所需的(或預定的)內部密封劑300的下表面。配置在重佈線170下方的連接構件140的位置是可變動，其取決於重佈線170延伸的程度。舉例而言，連接構件140可配置於半導體晶片100a的下表面下方的間隙中，或者連接構件140可配置於上述間隙的外側。
為了參照方便，將連接構件140形成於半導體晶片100a的下表面下方的間隙之中的結構將視為扇入結構，而將連接構件140形成於半導體晶片100a的下表面下方的間隙外側的結構將視為扇出結構。目前來說，扇出結構為用於不具有PCB的封裝的JEDEC標準。因為連接構件140是位於 半導體晶片100a的下表面下方的間隙之中，所以本示範實施例繪示的是扇入結構。
重佈線170可由導電材料所形成，導電材料例如是銀(Ag)、鋁(Al)、銅(Cu)、金(Au)、鎳(Ni)、或鈀(Pd)。可使用微影法或印刷法來形成重佈線170。印刷法的實例可包括壓印法(例如捲軸式印刷(roll-to-roll printing)或網版印刷(screen printing))。重佈線170可形成為多層或單層。
保護層180可形成在半導體晶片100a、重佈線170及內部密封劑300上，且保護層180保護半導體晶片100a及重佈線170不受到外部的物理損害及化學損害。保護層180可包括開口，部分重佈線170經由上述開口而暴露出來。保護層180可例如是由阻銲劑所形成。經由壓印，保護層180的厚度可為約5微米(μm)至20微米。
連接構件140可配置於形成於保護層180中的開口中，進而連接構件140電性連接於重佈線170。連接構件140的材料或形成方法相同於圖1的內部基板200的連接構件240的材料或形成方法。
內部密封劑300可密封半導體晶片100a。內部密封劑300可相同於上述參考圖1的內部密封劑300。然而，在本示範實施例中，因為內部封裝1000i不包括內部基板，所以內部密封劑300可形成於半導晶片100a的側表面與上表面上，且內部密封劑300可形成於保護層180上。
除了內部封裝具有扇出結構之外，根據圖12的示範實施例的半導體封裝10000k的結構可實質上相同於圖11的半導體封裝10000j的結構。
請參照圖12，在半導體封裝10000k中，內部封裝1000j可具有扇出結構。換句話說，相較於圖11的重佈線170的延伸程度而言，圖12的重佈線170由半導體晶片100a延伸的程度更高。保護層180的開口可形成於半導體晶片100a的下表面下方的間隙的外側部分。
除了內部封裝之中堆疊結構及半導體晶片的接合結構之外，根據圖13的示範實施例的半導體封裝10000l的結構可實質上相同於圖5A的半導體封裝10000d的結構。
請參照圖13，在半導體封裝10000l中，內部封裝1000k可包括堆疊在內部基板200b上的四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)，且內部封裝1000k具有串級型(cascade type)的偏置結構(offset structure)。第一半導體晶片100-1a及第二半導體晶片100-2a的偏置方向可與第三半導體晶片100-3a及第四半導體晶片100-4a的偏置方向相反。由於此種偏置佈置，故可以將四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)的晶片接墊130暴露出來。藉由將所暴露出來的晶片接墊130分別經由連接線190而連接於內部基板200b的上接墊260，四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)可電性連接於內部基板200b。
如圖13所繪示，因為第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a經由打線接 合法而連接於內部基板200b，所以內部基板200b的上接墊260可位於沒有佈置半導體晶片的內部基板200b的邊緣部分。
在根據本示範實施例的半導體封裝10000l中，四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)的堆疊結構並不受限於串級型偏置結構。舉例而言，四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)可用鋸齒狀的方式堆疊。所堆疊半導體晶片的數量不限制於四個(4個)，可堆疊少於四個(4個)或多於四個(4個)的半導體晶片。
除了內部封裝中的半導體晶片堆疊結構之外，根據圖14的示範實施例的半導體封裝10000m的結構可實質上相同於圖13的半導體封裝10000l的結構。
請參照圖14，在半導體封裝10000m中，可在每兩個相鄰的半導體晶片之間配置黏著層或底膠195來堆疊四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)。因此，在不偏置堆疊的情形下，可堆疊四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)以使得四個(4個)半導體晶片(亦即第一半導體晶片100-1a、第二半導體晶片100-2a、第三半導體晶片100-3a、以及第四半導體晶片100-4a)的側表面共平面。
黏著層或底膠195可具有所需的(或預定的)厚度，且因此可保留介於相鄰半導體晶片之間的間隙。因此，半導體晶片的晶片接墊130可經由連接線190而連接於所對應的內部基板200b的上接墊260。
以上已描述根據本發明概念的數個示範實施例的半導體封裝。然而，本發明概念不受限於這些實施例。舉例而言，在不破壞其他實施例的主要特徵的情形下，參考以上實施例的上述物件可應用於其他實施例。只要是採用內部密封劑的楊氏係數不同於外部密封劑的楊氏係數的技術精神(例如，內部密封劑是由小的楊氏係數材料所形成，而外部密封劑是由大的楊氏係數的材料所形成)，本發明概念可包括任意類型的封裝。
根據本發明概念的示範實施例，圖15A至圖15J為繪示圖5A的半導體封裝10000d的製造方法的截面圖。相似的元件符號請參考圖5A的半導體封裝10000d中的半導體晶片的相似的元件。
請參照圖15A，可製備基底晶圓200W，基底晶圓200W中配置有多數個TSV 250。經由黏著構件4200將基底晶圓200W黏著於承載基板4000上的方法來製備基底晶圓200W。
承載基板4000可例如是由矽基板、鍺基板、矽-鍺基板、鎵-砷(GaAs)基板、玻璃基板、塑膠基板、或陶瓷基板所形成。黏著構件4200可例如是NCF、ACF、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。如圖15A所繪示、基底晶圓200W可黏著於承載基板4000以使得連接構件240面對承載基板4000。
基底晶圓200W可為在其中形成有多數個晶圓級TSV 250的晶圓。可使用主動晶圓或中介基板為基底來形成基底晶圓200W。當使用主 動晶圓為基底來形成基底晶圓200時，基底晶圓200W可包括多數個半導體晶片，且半導體晶片可各自包括TSV 250。
請參照圖15B，可藉由在基底晶圓200W上堆疊所需的(或預定的)數量的半導體晶片來形成多數個晶片堆疊部分100s。承上所述，雖然根據本示範實施例在各晶片部分100s中堆疊四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4)，但所堆疊的半導體晶片的數量並不受限於四個(4個)。可依次使用藉由熱壓縮將上半導體晶片的連接構件黏著於下半導體晶片的上接墊的方法來進行半導體晶片的堆疊。或者，可藉由將黏著構件350填充於半導體晶片之間的方式來堆疊半導體晶片。
承上所述，黏著構件350可例如是NCF、ACF、UV膜、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。可使用底膠樹脂取代黏著構件350。當第一半導體晶片100-1黏著於基底晶圓200W時，可使用底膠樹脂。
請參照圖15C，可使用內部密封劑300W密封晶片堆疊部分100s。內密封劑封300W是由相對較小的楊氏係數的材料所形成。舉例而言，內部密封劑300W的楊氏係數可為數十至數百MPa。內部密封劑300W可例如是由矽酮型材料、熱固性材料、熱塑性材料、UV固化材料、或其相似物所形成。熱固性材料可包括酚型硬化劑、酸酐型硬化劑、或胺型硬化劑以及丙烯酸聚合物添加劑。當內部密封劑300W是由樹脂所形成時，樹脂可包含相對較少量的填料。
請參照圖15D，可藉由研磨內部密封劑300W的上表面來減少內部密封劑300W的厚度。在一些案例中，可進行研磨以暴露出最上層的半導體晶片(例如晶片堆疊部分100s的第四半導體晶片100-4)的上表面而形成圖2的半導體封裝10000a的相似結構。在一些案例中，可不進行此研磨(進行研磨可製造薄的半導體封裝)。
請參照圖15E及圖15F，可由基底晶圓200W將承載基板4000分離出來。可將黏著構件4200與承載基板4000一起分離，或者可將黏著構件4200與承載基板4000分開分離。隨著承載基板4000移除之後，可將基底晶圓200W的連接構件240曝露出來。
在分離承載基板4000之後，將第二承載基板5000附著於內部密封劑300W的上表面。第二承載基板5000亦可經由黏著構件5200而黏著於內部密封劑300W。在圖15F中，為了易於理解，基底晶圓200W的連接構件240的面朝上。
將第二承載基板5000附著之後，對各晶片堆疊部分100s進行晶方電性分揀(EDS)測試。可使用探針卡8000或其相似物來進行EDS測試。探針卡8000可包括主體部分8400及端子探針(terminal pin)8200。端子探針8200可例如是彈簧探針(pogo pin)。彈簧探針可與所對應的基底晶圓200W的連接構件240接觸，且彈簧探針可施予基底晶圓200W一電子訊號，進而可進行EDS測試。
經由EDS測試來判定晶片堆疊部分100s是良好或是有缺陷的。故此，經由在晶片堆疊部分100s上進行的EDS測試可判定是良好或是有缺陷的，並將判定為有缺陷的晶片堆疊部分100s或是包括有缺陷的晶片 堆疊部分100s的半導體封裝捨棄。因此，根據示範實施例的半導體封裝10000d可為堆疊經由EDS測試判定為良好晶片的半導體封裝。因此，根據示範實施例的半導體封裝10000d可被視為已知良品晶方堆疊(Known Good Die Stack，KGDS)封裝。
在半導體封裝10000d完成之後，可對根據示範實施例的半導體封裝10000d進行EDS測試，從而取代圖15E及圖15F之後的製程。在些案例中，可省略圖15E及圖15F的製程。當省略圖15E及圖15F的製程時，在圖15G的製程中可使用附著在承載基板4000上的基底晶圓200W來進行基於單片化的分離製程。
請參照圖15G，在EDS測試之後，經由單片化可分離各自包括內部基板200、晶片堆疊部分100s、以及內部密封劑300b的內部封裝1000c。雖然並未繪示分離製程，但是分離製程是經由附加於第二承載基板5000的基底晶圓200W的切割(sawing)或雷射切割(laser sawing)而從內部密封劑300W的上表面開始截切至所需的(或者預定的)附加於第二承載基板5000上的黏著構件5200的部分，並由第二承載基板5000將內部封裝1000c分離。
若需要獲得圖10的內部封裝1000h，可在同一時間進行兩個晶片堆疊部分100s的截切及分離方法。於圖15G中，S1標明藉由切割所獲得的部分。
請參照圖15H，由上述分離製程所獲得的多數個內部封裝1000c堆疊在第二基底晶圓2000W上。換句話說，藉由結合內部基板200的 連接構件240與第二基底晶圓2000W的上接墊2600，進而將內部封裝1000c裝載在第二基底晶圓2000W。
第二基底晶圓2000W對應於圖1的外部基板2000，且因此可使用陶瓷基板、PCB、有機基板、中介基板或其相似物來形成第二基底晶圓2000W。在一些案例中，第二基底晶圓2000W可由主動晶圓所形成。
為了在後續的半導體封裝分離製程中保留足夠的間隙，內部封裝1000c可裝載於第二基底晶圓2000W上並同時在水平方向上維持內部封裝1000c之間足夠的間距。
請參照圖15I，可使用外部密封劑3000W密封內部封裝100c。外部密封劑3000W可由相對較大楊氏係數的材料所形成。舉例而言，外部密封劑3000W的楊氏係數可為數至數十GPa。外部密封劑3000W可例如是由環氧樹脂型材料、熱固性材料、熱塑性材料、UV固化材料、或其相似物所形成。熱固性材料可包括酚型、酸酐型、或胺型硬化劑及丙烯酸聚合物添加劑。當外部密封劑3000W是由樹脂所形成時，樹脂可包含相對較多量的填料。
當外部密封劑3000W是經由MUF製程所形成時，外部密封劑3000W可填充於內部封裝1000c與第二基底晶圓2000W之間的間隙。當不進行MUF製程時，如圖3所繪示，外部底膠可填充於部封裝1000c與第二基底晶圓2000W之間的間隙。
在形成外部密封劑3000W的製程之後，若有需要可進行研磨外部密封劑3000W的上表面的製程。
請參照圖15J，在外部密封劑3000W形成之後，可經由單片化可分離各自包括外部基板2000、內部封裝1000c、以及外部密封劑3000的半導體封裝10000d。於圖15J中，S2標明藉由切割所獲得的截切部分。
雖然並未繪示，在圖15H的製程之後，承載基板可附著於第二基底晶圓2000W的底部部分。根據示範實施例的分離製程，可藉由刀片切割或雷射切割而從外部密封劑3000W的上表面截切至所需的(或者預定的)在承載基板上的黏著構件的一部分可獲得圖5A的半導體封裝10000d，並由承載基板將半導體封裝10000d分離。
根據本發明概念的示範實施例，圖16A至圖16E為繪示圖7中所繪示之半導體封裝的製造方法的截面圖。相似的元件符號代表圖7的半導體封裝10000f中的半導體晶片的相似的元件。因為圖15E至圖15J的製程可應用於根據此示範實施例的方法，故在此不再贅述。
請參照圖16A，可製備基底晶圓200W，基底晶圓200W中配置有多數個TSV 250。經由黏著構件4200將基底晶圓200W黏著於承載基板4000上的方法來製備基底晶圓200W。
承載基板4000可例如是由矽基板、鍺基板、矽-鍺基板、鎵-砷(GaAS)基板、玻璃基板、塑膠基板、或陶瓷基板所形成。黏著構件4200可例如是NCF、ACF、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。如圖16A所繪示、基底晶圓200W可黏著於承載基板4000以使得連接構件240面對承載基板4000。
基底晶圓200W可為在其中形成有多數個晶圓級TSV 250的晶圓。可使用主動晶圓或中介基板為基底來形成基底晶圓200W。根據本示 範實施例，基底晶圓200W可為以主動晶圓為基底的晶圓。因此，基底晶圓200W可包括多數個半導體晶片，且半導體晶片可各自包括對應的TSV 250。
請參照圖16B，沿著切割道(scribe lane，S/L)切割基底晶圓200W可獲得半導體晶片。各半導體晶片可對應於圖7的內部基板200a，因此，為了易於說明，下文中將從基底晶圓所獲得的半導體晶片稱為「內部基板」。在圖16B中，S3標明藉由切割所獲得截切部分。
可僅在基底晶圓200W上進行切割，且可不在基底晶圓200W下方的承載基板4000上進行切割。換句話說，可僅在所需的(或者預定的)黏著構件4200的部分上進行切割。在由基底晶圓200W獲得內部基板200a之後，可移除承載基板4000。可將黏著構件4200與承載基板4000一起移除，或者可將黏著構件4200與承載基板4000分開移除。在一些案例中，可因為後續的製程而不移除黏著構件4200。
請參照圖16C，可製備第二承載基板5000。黏著構件5200可形成在第二承載基板5000上。第二承載基板5000可由矽基板、鍺基板、矽-鍺基板、鎵-砷(GaAS)基板、玻璃基板、塑膠基板、陶瓷基板、或其相似物所形成。根據示範實施例，第二承載基板5000可由矽基板或玻璃基板所形成。黏著構件5200可例如是NCF、ACF、UV膜、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。
在對於基底晶圓200W的內部基板分離製程之後，可不需要製備第二承載基板5000(如圖16B所繪示)。可在製備基底晶圓200W之前，先製備第二承載基板5000。或者，可在製備基底晶圓200W之後且在對於基底晶圓200W的分離製程之後，再製備第二承載基板5000。
在形成黏著構件5200之前，可在承載基板5000上形成對準標記(align mark)。對準標記是使用於標明在承載基板5000上的之後用於附著內部基板的位置。
藉由使用黏著構件5200，內部基板200可附著於第二承載基板5000上。內部基板200a可附著於第二承載基板5000上以使得連接構件240面對第二承載基板5000。藉由附著，內部基板200a可經佈置而在第二承載基板5000的水平方向上相距一段所需的(或預定的)距離。考慮最後所形成的半導體封裝的尺寸，可適當地決定上述所需的(或預定的)距離。
根據本示範實施例，內部基板200a可經佈置而在承載基板上相距一段任意的距離。因此，在內部封裝完成之後，可解決由於傳統基底晶圓的切割道寬而在底部填充製程及/或切割製程上所產生的限制、及/或可減少或有效地防止由於暴露出在晶片的側表面上的矽而發生的由於污染、破壞、剝離(delamination)、或其相似的情形所產生的物理及化學損害。
請參照圖16D，可藉由在各內部基板200a上堆疊所需的(或預定的)數量的半導體晶片而形成多數個晶片堆疊部分100s。雖然四個(4個)半導體晶片(亦即第一半導體晶片100-1、第二半導體晶片100-2、第三半導體晶片100-3、以及第四半導體晶片100-4)是堆疊在各內部基板200a中，但所堆疊的半導體的數量並不受限於四個(4個)。可依次使用藉由熱壓縮將上半導體晶片的連接構件黏著於下半導體晶片的上接墊的方法來進行半導體晶片的堆疊，以及，可藉由將黏著構件350填充於半導體晶片之間的方式來堆疊半導體晶片。
承上所述，黏著構件350可例如是NCF、ACF、UV膜、瞬間黏著劑、熱固性黏著劑、雷射硬化黏著劑、超音波硬化黏著劑、或NCP。可使用底膠樹脂取代黏著構件350。
如圖16D所繪示，內部基板200a的尺寸可相同於所堆疊的半導體晶片的尺寸(例如相同的平面面積)。在一些案例中，內部基板200a的尺寸可大於半導體晶片的尺寸。
請參照圖16E，可使用內部密封劑300W密封晶片堆疊部分100s。如以上所描述，內部密封劑300W可由相對較小的楊氏係數的材料所形成。
因為內部基板200a的尺寸相同於半導體晶片的尺寸，可使用內部密封劑300W密封各內部基板200a的橫向側邊及各內部基板200a所對應的半導體晶片的橫向側邊。因此，內部密封劑300W的橫向側邊與各內部基板200a的橫向側邊及各內部基板200a所對應的半導體晶片的橫向側邊可共平面。
在形成內部密封劑300W的製程之後，可進行內部密封劑300W的上表面的研磨製程。可省略此研磨製程。可進行研磨以暴露出最上層半導體晶片(例如晶片堆疊部分100s的第四半導體晶片100-4)的上表面，進而形成圖2的半導體封裝10000a的相似結構。
繼之，可進行與圖15E至圖15J的製程相同的製程。在圖15J的製程之後，可完成圖7的半導體封裝10000f的製造。
根據本發明概念的示範實施例，圖17A至圖17H為繪示圖12的半導體封裝10000k的製造方法的截面圖。因為圖16C及圖16E及圖15E至圖15J的製程可應用於根據此示範實施例的方法，故在此不再贅述。
請參照圖17A，可製備基底晶圓100W，基底晶圓100W包括多數個半導體晶片100a。晶片接墊130可形成於各半導體晶片100a中。晶片接墊130可由金屬(例如鋁(Al)、銅(Cu)、金(Au)、鎳(Ni)、或鈀(Pd))所形成以具有多層或單層。
請參照圖17B，可進行用於拋光及移除基底晶圓100W的背部表面(例如基底晶圓100W的半導體晶片的上表面)的晶背研磨(Back-Lap，B/L)。在B/L之後，經由單片化將基底晶圓100W分成半導體晶片100a。
請參照圖17C，半導體晶片100a可附著於承載基板6000上的黏著構件件6200上。半導體晶片100a與黏著構件6200接觸的表面是形成有晶片接墊130的表面。黏著構件6200可例如是膠帶(tape)。膠帶為可分離的膠帶，且在之後可輕易的將膠帶分離。舉例而言．膠帶可為貼合板(laminate)或經由UV雷射能夠輕易移除的UV膜。
在附著半導體晶片100a之前，可進行圖案化製程以促進在膠帶上的半導體晶片100a的對準(alignment)。經由圖案化製程的圖案是用於附著晶方(例如半導體晶片100a)的對準標記，且因此半導體晶片100a可準確地附著於所形成的圖案的位置。所造成的結果是，可精確地進行後續的製程。
根據所需求的半導體封裝的尺寸可適當地控制將多個半導體晶片附著於承載基板6000時介於半導體晶片之間的距離。目前，雖然已 縮小半導體晶片100a的尺寸，但是半導體封裝卻仍是標準所規範的尺寸。因此，半導體晶片之間的距離的減少是有限制的。舉例而言，在扇出結構中，重佈線可由所需的(或預定的)半導體晶片的下表面的部分延伸至不存在半導體晶片的內部密封劑300，連接構件與重佈線的延伸連接。
請參照圖17D，在半導體晶片100a附著之後，內部密封劑300可密封半導體晶片100a。因為將形成有晶片接墊130的各半導體晶片100a的下表面附著於承載基板6000的黏著構件6200，可使用內部密封劑300環繞半導體晶片100a的側表面及上表面。然而，可使用內部密封劑300密封半導體晶片100a的下表面。內部密封劑300可相同於上述參照圖1的內部密封劑300。
請參照圖17E，形成內部密封劑300之後，可由承載基板6000將封裝複合體7000(包括半導體晶片100a及內部密封劑300)分離出來。在此分離之後，半導體晶片100a的下表面可從內部密封劑300中暴露出來。下文中，為了便於理解而將封裝複合物7000顛倒繪示。換句話說，形成有晶片接墊130的半導體晶片100a的下表面可朝上形成。
請參照圖17F，重佈線170可形成在半導體晶片100a的下表面上，且重佈線170的一些部分位於內部密封劑300上。重佈線170可由導電材料所形成，導電材料例如是銀(Ag)、鋁(Al)、銅(Cu)、金(Au)、鎳(Ni)、或鈀(Pd)。可使用微影法或印刷法來形成重佈線170。當藉由印刷法形成重佈線170時、可使用壓印法(例如捲軸式印刷及鍍膜法)。舉例而言，可藉由捲軸式印刷形成種籽金屬(seed metal)並在種籽金屬上形成鍍膜金屬來形成重佈線170。重佈線可形成為多層或單層。
請參照圖17G，在形成重佈線170之後，可藉由微影法或印刷法來形成保護層180。當藉由印刷法形成保護層180時，保護層180可由阻銲劑(solder-resist)所形成，且可藉由壓印(例如網版印刷)來形成保護層180。
保護層180可形成於重佈線170的上表面上、未形成有重佈線170的半導體晶片100a的下表面的部分上、以及未形成有重佈線170的內部密封劑300的上表面的部分上。保護層180可由聚合物所形成，且保護層180可包括開口，經由開口而暴露出所需的(或預定的)重佈線170的部分。雖然在本示範實施例中，開口可僅暴露出重佈線170的上表面，但是在一些案例中，亦可暴露出重佈線170的側表面。保護層180的厚度可為約5微米至約20微米。
請參照圖17H，連接構件140可形成於保護層180的開口中。連接構件140可例如是銲球。連接構件140可構成扇出結構的球格陣列(ball grid array，BGA)。根據本示範實施例，可直接重佈線170上配置銲球。重佈線170可形成為Ag/Ni/Au多層結構以(例如)提升銲料的潤濕性並減少或防止擴散。
雖然在本示範實施例中，可藉由將連接構件140配置於半導體晶片100a的外側，而將連接構件140形成於扇出結構中，但是連接構件140可形成於如圖11的半導體封裝10000J的扇入結構中。在一些案例中，連接構件140亦可形成於扇入結構與扇出結構的結合結構中。
請參照圖17I，在形成連接構件140之後，可進行將封裝複合體7000單片化於個別內部封裝1000j的分離製程。經由基於單片化的此分離 製程，可完成圖12的半導體封裝10000k中的內部封裝1000j的製程。繼之，可進行圖16C及圖16E及圖15E至圖15J的製程以完成圖12的半導體封裝10000k的製造。根據本示範實施例，可不進行如圖16D所示的堆疊多數個半導體晶片的製程。
圖18為包括根據本發明概念的示範實施例的半導體封裝的記憶卡10的例示性圖式。
請參照圖18，控制器11及記憶體12可經佈置於記憶卡10中，從而可交換控制器11及記憶體12彼此的電子訊號。舉例而言，當控制器11發出指令時，記憶體12可傳達資料。控制器11及/或記憶體12可包括根據本發明概念的示範實施例的半導體封裝。記憶體12可包括記憶體陣列(未繪示)或記憶體陣列庫(memory array bank)(未繪示)。
記憶卡10可使用於記憶體元件中，記憶體元件例如是記憶體棒卡(memory stick card)、智慧媒體(smart media，SM)卡、保全數位(secure digital，SD)卡、迷你SD卡、或多媒體卡(multi media card，MMC)的卡片。
圖19為包括根據本發明概念的示範實施例的半導體封裝的電子系統80的方塊圖。
請參照圖19，電子系統80可包括控制器81、輸出/輸入(I/O)元件82、記憶體83、以及介面84。電子系統80可為傳達訊息或接收訊息的系統或行動系統。行動系統可為PDA、可攜式電腦、網路平板(web tablet)、無線電話、行動電話、數位音樂播放器、或記憶卡。
控制器81可執行程式及控制電子系統80。控制器81可為微處理器、數位訊號處理器、微控制器、或相似這些元件的元件。I/O元件82可使用於輸入或輸出電子系統80的資料。
電子系統80可經由I/O元件82而連接於外部元件(例如個人電腦或網路(network))，且因此電子系統80可與外部元件交換資料。I/O元件82可為平板鍵盤(keypad)、鍵盤(keyboard)、或顯示器。記憶體83可儲存用於操作控制器81的命令碼及/或資料，及/或記憶體83可儲存藉由控制器81所處理的資料。控制器81及記憶體83可包括根據本發明概念的示範實施例的半導體封裝。介面84可為電子系統80與另一外部元件之間的傳輸通道。經由匯流排85，控制器81、I/O元件82、記憶體83以及介面84可彼此構通。
舉例而言，電子系統80可使用於行動電話、MP3播放器、導航元件、可攜式多媒體播放器(portable multimedia player，PMP)、固態硬碟(solid state disk，SSD)、或家電用品。
圖20為SSD元件30的剖面圖，SSD元件30可應用根據本發明概念的示範實施例的半導體封裝。圖19的電子系統80可應用於SSD元件30。
請參照圖20，SSD元件30可包括記憶體封裝31、SSD控制器33、DRAM 35、以及主板37。
記憶體封裝31、SSD控制器33、DRAM 35、以及其相似物可包括根據本發明概念的示範實施例的半導體封裝。本發明概念亦可包括使用其他使用內部密封劑的楊氏係數不同於外部密封劑的楊氏係數的結構的半導體封裝的SSD元件。
如圖20所繪示，記憶體封裝31可經由圖1的外部連接構件2400而裝載於主板37上，且記憶體封裝31可包括四個(4個)記憶體封裝PKG1、PKG2、PKG3、以及PKG4。然而，根據SSD控制器33的通道支持的情形，可裝載多於四個(4個)的記憶體封裝31。當記憶體封裝31是由多通道所形成時，可減少所裝載的記憶體封裝31的數量以使其少於四個(4個)。
記憶體封裝31可經由外部連接構件2400(例如銲球)而以BGA的方式裝載於主板37上。然而，可使用其他方式來載記憶體封裝31。舉例而言，可使用針格陣列(pin grid array，PGA)的方式、捲帶承載封裝(tape carrier package，TCP)的方式、板上晶片(chip-on-board，COB)的方式、四方扁平無引腳(quad flat non-leaded，QFN)的方式、四方扁平封裝(quad flat package，QFP)的方式，或其相似的方式來裝載記憶體封裝31。
SSD控制器33可包括八個(8個)通道。八個(8個)可連接於相對應的四個(4個)記憶體封裝PKG1、PKG2、PKG3、以及PKG4的通道。四個(4個)記憶體封裝PKG1、PKG2、PKG3、以及PKG4以一對一的通訊方式(one-to-one correspondence)來控制包括於記憶體封裝31中的半導體晶片。
SSD控制器33可包括程式，程式使得SSD33與外部元件以基於序列先進技術附件(serial advanced technology attachment，SATA)標準、平行先進技術附件(parallel advanced technology attachment，PATA)、或小型電腦系統介面(small computer system interface，SCSI)標準的方法來 溝通。SATA標準的實例可不僅包括稱為SATA-1的標準，亦包括所有SATA型的標準，例如SATA-2、SATA-3、以及外部SATA(external SATA，e-SATA)。PATA標準的實例可包括全部整合驅動電子(integrated drive electronics，IDE)型的標準，例如IDE及加強型IDE(enhanced-IDE，E-IDE)。
SSD控制器33可進行EEC、FTL、或其相似物。SSD控制器33亦可裝載於形成在主板37的封裝中。相似於記憶體封裝31，可使用BGA的方式、PGA的方式、TCP的方式、COB的方式、QFN的方式、QFP的方式、或其相似的方式將SSD控制器33裝載在主板37上。
DRAM 35為輔助記憶體元件(auxiliary memory device)，且DRAM 35可作用為在SSD控制器33及記憶體封裝31交換資料時的緩衝件。亦可使用多種方式(例如BGA的方式、PGA的方式、TCP的方式、COB的方式、QFN的方式、QFP的方式、或其相似的方式)中的任意者將DRAM 35裝載於主板37上。
主板37可為PCB、可撓性PCB、有機基板、陶瓷基板、捲帶基板(tape substrate)、或其相似物。主板37可包括核心板(core board)(未繪示)。核心板具有上表面及下表面、以及形成在核心板的上表面及下表面之各者上的樹脂層(未繪示)。樹脂層可形成於多層結構中，且形成線路圖案的訊號層、接地層、或電源層可插入於多層結構的多個膜層之間。特殊線路圖案可形成於各樹脂層上。在圖20中，主板37上的精細圖案可以是指線路圖案或多數個被動元件。用於與外部元件溝通的介面39可形成於主板37的一側(例如左側)上。
圖21為電子元件的例示性透視圖，此電子元件應用根據本發明概念的示範實施例的半導體封裝。
圖21繪示行動電話40作為應用圖20的電子系統80的電子元件。電子系統80亦可使用於可攜式筆記型電腦、MP3播放器、導航元件、SSD、車、或家電用品中。
在根據本發明概念的半導體封裝及其製造方法中，可藉由楊氏係數不同的材料來形成內部封裝的內部密封劑及外部封裝外側的外部密封劑，以解決於封裝製程中所產生的操作困難性及翹曲問題。換句話說，在封裝製程中，內部密封劑可由楊氏係數較小的材料所形成，而外部密封劑可由楊氏係數較大的材料所形成。
因此，可提升半導體製程的良率，亦可提升最後半導體的可靠度。
雖然參考本發明概念的示範實施例已特別地表示及描述了本發明概念，將理解的是，在不違背以下申請專利範圍的精神及範疇的情形下，可產生多種形成上及細節上的改變。
10‧‧‧記憶卡3
11、81‧‧‧控制器
12、83‧‧‧記憶體
30‧‧‧SSD元件
31、PKG1、PKG2、PKG3、PKG4‧‧‧記憶體封裝
33‧‧‧SSD控制器
35‧‧‧DRAM
37‧‧‧主板
39、84‧‧‧介面
40‧‧‧行動電話
80‧‧‧電子系統
82‧‧‧輸出/輸入(I/O)元件
84‧‧‧介面
85‧‧‧匯流排
100、100-1、100-1a、100-2、100-2a、100-3、100-3a、100-4、100-4a、100-4c、100a、400、400-1、400-2、400-3、400-4‧‧‧半導體晶片
100s、400s‧‧‧晶片堆疊部分
100W、200W、2000W‧‧‧基底晶圓
110、210、2100、8400‧‧‧主體部分
120、220‧‧‧鈍化層
130‧‧‧晶片接墊
140、240‧‧‧連接構件
150、250‧‧‧矽穿孔(TSV)
160、260、2600‧‧‧上接墊
170‧‧‧重佈線
180‧‧‧保護層
190‧‧‧連接線
195、320‧‧‧底膠
200、200a、200b‧‧‧內部基板
230、2300‧‧‧下接墊
300、300a、300b、300c、300W‧‧‧內部密封劑
320‧‧‧內部底膠
350、4200、5200、6200‧‧‧黏著構件
500‧‧‧被動元件
1000、1000a、1000b、1000c、1000cc、1000d、1000e、1000f、1000g、1000h、1000i、1000j、1000k、1000l‧‧‧內部封裝
2000、2000a‧‧‧外部基板
2200‧‧‧下保護層
2250‧‧‧穿孔接觸窗
2400‧‧‧外部連接構件
2500‧‧‧上保護層
2700‧‧‧線路層
2800‧‧‧穿孔接墊
3000、3000a、3000b、3000W‧‧‧外部密封劑
3200‧‧‧外部底膠
4000、5000、6000‧‧‧承載基板
7000‧‧‧封裝複合體
8000‧‧‧探針卡
8200‧‧‧端子探針
10000、10000a、10000b、10000c、10000d、10000dd、10000e、10000f、10000g、10000h、10000i、10000j、10000k、10000l、10000m‧‧‧半導體封裝
S1、S2、S3‧‧‧藉由切割所獲得的部分
圖1至圖14為本發明概念的一些示範實施例的半導體封裝的剖面圖。
圖15A至圖15J為繪示圖5中所繪示之半導體封裝的製造方法的截面圖，此些圖式是根據本發明概念的示範實施例所繪示。
圖16A至圖16E為繪示圖7中所繪示之半導體封裝的製造方法的截面圖，此些圖式是根據本發明概念的示範實施例所繪示。
圖17A至圖17I為繪示圖12中所繪示之半導體封裝的製造方法的截面圖，此些圖式是根據本發明概念的示範實施例所繪示。
圖18為包括根據本發明概念的示範實施例的半導體封裝的記憶卡的例示性圖式。
圖19為包括根據本發明概念的示範實施例的半導體封裝的電子系統的方塊圖。
圖20為固態驅動(solid state drive，SSD)元件的剖面圖，此固態驅動元件應用根據本發明概念的示範實施例的半導體封裝。
圖21為電子元件的例示性透視圖，此電子元件應用根據本發明概念的示範實施例的半導體封裝。
100-1、100-2、100-3、100-4．．．半導體晶片
110．．．主體部分
120．．．鈍化層
130．．．晶片接墊
140．．．連接構件
150．．．TSV
160．．．上接墊
200．．．內部基板
300b．．．內部密封劑
350．．．黏著構件
1000c．．．內部封裝
2000．．．外部基板
3000．．．外部密封劑
10000d．．．半導體封裝

Claims (20)

  1. 一種半導體封裝，包括：內部封裝，包括一內部基板與配置於所述內部基板上之至少一個半導體晶片，使用內部密封劑密封所述至少一個半導體晶片；外部基板，所述內部封裝裝載於所述外部基板上；以及外部密封劑，密封所述內部封裝，所述內部密封劑的楊氏係數小於所述外部密封劑的楊氏係數，且所述外部密封劑覆蓋所述內部基板之至少一表面，其中所述至少一個半導體晶片的平面面積與所述內部基板的平面面積相等，且所述內部密封劑密封所述內部基板的側表面。
  2. 如申請專利範圍第1項所述之半導體封裝，其中所述內部密封劑的楊氏係數不大於所述外部密封劑的楊氏係數的1/10。
  3. 如申請專利範圍第1項所述之半導體封裝，其中所述內部密封劑包括矽酮型材料、熱固性材料、熱塑性材料及UV固化材料中的至少一者；以及所述外部密封劑包括環氧樹脂型材料、熱固性材料、熱塑性材料及UV固化材料中的至少一者。
  4. 如申請專利範圍第3項所述之半導體封裝，其中所述熱固性材料包括丙烯酸聚合物添加劑以及酚型硬化劑、酸酐型硬化劑及胺型硬化劑中的至少一者。
  5. 如申請專利範圍第1項所述之半導體封裝，其中所述內部密封劑及所述外部密封劑是由相同的樹脂所形成；以及所述外部密封劑的填料的密度大於所述內部密封劑的填料的密度。
  6. 如申請專利範圍第1項所述之半導體封裝，其中當所述至少一個半導體晶片的數量為多數個時，多數個半導體晶片中的一些半導體晶片為記憶體晶片，而其他所述半導體晶片為邏輯晶片。
  7. 如申請專利範圍第1項所述之半導體封裝，其中所述內部基板包括矽穿孔(TSV)、以及位於所述內部基板的一下表面上並電連接於所述TSV的連接構件；所述至少一個半導體晶片經由所述TSV而連接於所述連接構件；以及所述內部基板經由所述連接構件而裝載於所述外部基板上。
  8. 如申請專利範圍第1項所述之半導體封裝，其中當所述至少一個半導體晶片的數量為多數個時，多數個半導體晶片以多層結構構成晶片堆疊部分，所述晶片堆疊部分位於所述內部基板上。
  9. 如申請專利範圍第8項所述之半導體封裝，其中晶片TSV及連接於所述晶片TSV的晶片連接構件位於所述至少一個半導體晶片的各個中；或者，除了最上層的半導體晶片之外，所述晶片TSV及連接於所述晶片TSV的所述晶片連接構件位於所述至少一個半導體晶片的各個中；以及所述多數個半導體晶片經由所述晶片TSV及所述晶片連接構件而彼此電性連接。
  10. 如申請專利範圍第1項所述之半導體封裝，其中當所述至少一個半導體晶片的數量為多數個時，多數個半導體晶片的一些半導體晶片構成第一晶片堆疊部分，而其他所述半導體晶片構成第二晶片堆疊部分，以及 所述第一晶片堆疊部分及所述第二晶片堆疊部分配置在所述內部基板上，且所述第一晶片堆疊部分及所述第二晶片堆疊部分彼此分開。
  11. 如申請專利範圍第1項所述之半導體封裝，更包括：內部底膠以及外部底膠中的至少一者，內部底膠位於所述至少一個半導體晶片與所述內部基板之間，外部底膠位於所述內部封裝及所述外部基板之間。
  12. 如申請專利範圍第1項所述之半導體封裝，其中所述至少一個半導體晶片包括：第一晶片；以及第二晶片，在水平方向與所述第一晶片分開。
  13. 如申請專利範圍第12項所述之半導體封裝，更包括：被動元件，與所述第一晶片及所述第二晶片中的至少一者分開。
  14. 一種半導體封裝，包括：內部基板，具有矽穿孔(TSV)；晶片堆疊部分，位於所述內部基板上，所述晶片堆疊部分為至少一個半導體晶片的堆疊；內部密封劑，密封所述晶片堆疊部分；外部基板，所述內部基板裝載於所述外部基板上；以及外部密封劑，密封所述內部基板、所述晶片堆疊部分及所述內部密封劑，所述外部密封劑的楊氏係數大於所述內部密封劑的楊氏係數，且所述外部密封劑覆蓋所述內部基板之至少一表面，其中所述內部基板的平面面 積相等於所述晶片堆疊部分的平面面積，且所述內部基板的側表面被所述內部密封劑密封。
  15. 如申請專利範圍第14項所述之半導體封裝，其中所述內部密封劑的楊氏係數不大於所述外部密封劑的楊氏係數的1/10。
  16. 一種半導體封裝的製造方法，包括：使用內部密封劑密封一內部基板與配置於所述內部基板上之至少一個半導體晶片以形成內部封裝，其中所述至少一個半導體晶片的平面面積與所述內部基板的平面面積相等；將所述內部封裝裝載於外部基板上；以及使用外部密封劑密封所述內部封裝，所述外部密封劑的楊氏係數大於所述內部密封劑的楊氏係數，其中，所述外部密封劑覆蓋所述內部基板之至少一表面。
  17. 如申請專利範圍第16項所述之半導體封裝的製造方法，其中所述內部密封劑的楊氏係數不大於所述外部密封劑的楊氏係數的1/10。
  18. 如申請專利範圍第16項所述之半導體封裝的製造方法，其中所述形成所述內部封裝的方法包括：製備基底晶圓，所述基底晶圓包括多數個所述內部基板，各所述內部基板包括至少一個矽穿孔(TSV)及至少一個連接構件，至少一個所述連接構件位於各所述內部基板的下表面上；將基底晶圓分成多數個所述內部基板；將至少一個所述內部基板裝載於第一承載基板上以使得至少一個所述連接構件面對所述第一承載基板； 在至少一個所述內部基板上形成至少一個晶片堆疊部分，所述至少一個晶片堆疊部分包括所述至少一個半導體晶片；使用所述內部密封劑密封至少一個所述內部基板的側表面及所述至少一個晶片堆疊部分；以及由所述內部基板將所述第一承載基板分離而暴露所述連接構件。
  19. 如申請專利範圍第18項所述之半導體封裝的製造方法，其中所述形成所述內部封裝的方法更包括：將第二承載基板黏著於所述晶片堆疊部分及所述內部密封劑中的至少一者的上表面；經由至少一個所述連接構件在至少一個所述晶片堆疊部分上進行晶方電性分揀(EDS)測試；將經密封的所述內部基板及經密封的至少一個所述晶片堆疊部分分成個別內部封裝，各所述個別內部封裝包括所述至少一個晶片堆疊部分；以及由所述第二承載基板將所述內部封裝分離。
  20. 一種半導體封裝的製造方法，包括：形成內部基板，所述內部基板包括矽穿孔(TSV)；形成多數個晶片堆疊部分，在所述內部基板上堆疊至少一個半導體晶片以形成各所述多數個晶片堆疊部分，其中所述內部基板的平面面積相等於所述晶片堆疊部分的平面面積；使用內部密封劑密封所述晶片堆疊部分以及所述內部基板的側表面； 將經密封的所述晶片堆疊部分分成個別內部封裝，各所述內部封裝包括至少一個所述晶片堆疊部分；在外部基板上裝載多數個所述內部封裝；使用外部密封劑密封多數個所述內部封裝，所述外部密封劑的楊氏係數大於所述內部密封劑的楊氏係數；以及將經密封的所述內部封裝分成個別半導體封裝，各所述半導體封裝包括至少一個所述多數個內部封裝，其中，所述外部密封劑覆蓋所述內部基板之至少一表面。
TW101134578A 2011-10-04 2012-09-21 半導體封裝及其製造方法 TWI606559B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110100767A KR101906408B1 (ko) 2011-10-04 2011-10-04 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
TW201320259A TW201320259A (zh) 2013-05-16
TWI606559B true TWI606559B (zh) 2017-11-21

Family

ID=47878780

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101134578A TWI606559B (zh) 2011-10-04 2012-09-21 半導體封裝及其製造方法

Country Status (5)

Country Link
US (2) US8653676B2 (zh)
KR (1) KR101906408B1 (zh)
CN (1) CN103107146B (zh)
DE (1) DE102012109374B4 (zh)
TW (1) TWI606559B (zh)

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525314B2 (en) 2004-11-03 2013-09-03 Tessera, Inc. Stacked packaging improvements
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101251916B1 (ko) * 2010-08-27 2013-04-08 에스케이하이닉스 주식회사 반도체 집적회로
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9799592B2 (en) 2013-11-19 2017-10-24 Amkor Technology, Inc. Semicondutor device with through-silicon via-less deep wells
KR101366461B1 (ko) 2012-11-20 2014-02-26 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR101974191B1 (ko) * 2012-11-29 2019-04-30 에스케이하이닉스 주식회사 반도체 장치 및 그 형성방법
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
KR101473093B1 (ko) * 2013-03-22 2014-12-16 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5763116B2 (ja) * 2013-03-25 2015-08-12 株式会社東芝 半導体装置の製造方法
CN103346097B (zh) * 2013-06-25 2016-12-28 华进半导体封装先导技术研发中心有限公司 基于tsv的三维封装方法和封装结构
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
KR102066015B1 (ko) 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR102036919B1 (ko) * 2013-08-29 2019-11-26 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
US20150076714A1 (en) * 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
KR102084540B1 (ko) 2013-10-16 2020-03-04 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR102143518B1 (ko) 2013-10-16 2020-08-11 삼성전자 주식회사 칩 적층 반도체 패키지 및 그 제조 방법
KR102208622B1 (ko) 2013-10-18 2021-01-28 삼성전자 주식회사 반도체 장치 및 이를 포함하는 전자 장치
US9312294B2 (en) 2013-10-25 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacturing thereof, and image sensor devices
US9391114B2 (en) 2013-10-25 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacturing thereof, and image sensor devices
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
TWI518854B (zh) * 2013-12-30 2016-01-21 財團法人工業技術研究院 模封組件及模封材料
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US20150206813A1 (en) * 2014-01-23 2015-07-23 Micron Technology, Inc. Methods and structures for processing semiconductor devices
US9583460B2 (en) * 2014-02-14 2017-02-28 Qualcomm Incorporated Integrated device comprising stacked dies on redistribution layers
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9355997B2 (en) 2014-03-12 2016-05-31 Invensas Corporation Integrated circuit assemblies with reinforcement frames, and methods of manufacture
US9352955B2 (en) * 2014-03-27 2016-05-31 Maxim Integrated Products, Inc. MEMS pressure sensor with improved insensitivity to thermo-mechanical stress
US9214454B2 (en) * 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
TWI552304B (zh) * 2014-04-22 2016-10-01 矽品精密工業股份有限公司 堆疊式封裝件及其製法
US9165793B1 (en) 2014-05-02 2015-10-20 Invensas Corporation Making electrical components in handle wafers of integrated circuit packages
TWI529892B (zh) 2014-05-09 2016-04-11 精材科技股份有限公司 晶片封裝體及其製造方法
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9741649B2 (en) 2014-06-04 2017-08-22 Invensas Corporation Integrated interposer solutions for 2D and 3D IC packaging
US9412806B2 (en) 2014-06-13 2016-08-09 Invensas Corporation Making multilayer 3D capacitors using arrays of upstanding rods or ridges
US9690895B2 (en) * 2014-06-19 2017-06-27 Cisco Technology, Inc. Triangular routing for high speed differential pair length matching
KR102245003B1 (ko) 2014-06-27 2021-04-28 삼성전자주식회사 오버행을 극복할 수 있는 반도체 패키지 및 그 제조방법
KR102174336B1 (ko) * 2014-07-08 2020-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US9252127B1 (en) 2014-07-10 2016-02-02 Invensas Corporation Microelectronic assemblies with integrated circuits and interposers with cavities, and methods of manufacture
KR102251455B1 (ko) * 2014-07-18 2021-05-17 삼성전자주식회사 외장 메모리 장치
KR102198858B1 (ko) * 2014-07-24 2021-01-05 삼성전자 주식회사 인터포저 기판을 갖는 반도체 패키지 적층 구조체
US9513666B2 (en) * 2014-07-25 2016-12-06 VivaLnk, Inc. Highly compliant wearable wireless patch having stress-relief capability
US9799626B2 (en) 2014-09-15 2017-10-24 Invensas Corporation Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
CN106663660B (zh) 2014-12-24 2019-11-05 瑞萨电子株式会社 半导体装置
JP6429647B2 (ja) 2015-01-26 2018-11-28 ルネサスエレクトロニクス株式会社 半導体装置
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
CN107210235B (zh) * 2015-03-27 2020-04-14 惠普发展公司，有限责任合伙企业 电路封装
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9559086B2 (en) 2015-05-29 2017-01-31 Micron Technology, Inc. Semiconductor device with modified current distribution
US9478504B1 (en) 2015-06-19 2016-10-25 Invensas Corporation Microelectronic assemblies with cavities, and methods of fabrication
US9806058B2 (en) * 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9673183B2 (en) * 2015-07-07 2017-06-06 Micron Technology, Inc. Methods of making semiconductor device packages and related semiconductor device packages
TWI582867B (zh) * 2015-07-24 2017-05-11 南茂科技股份有限公司 晶片封裝製程
KR20170019676A (ko) * 2015-08-12 2017-02-22 삼성전자주식회사 반도체 장치의 제조 방법
KR102495916B1 (ko) 2015-08-13 2023-02-03 삼성전자 주식회사 반도체 패키지
US10665578B2 (en) * 2015-09-24 2020-05-26 Apple Inc. Display with embedded pixel driver chips
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10068875B2 (en) * 2015-10-22 2018-09-04 Micron Technology, Inc. Apparatuses and methods for heat transfer from packaged semiconductor die
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9935082B2 (en) 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
KR102579876B1 (ko) * 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102521881B1 (ko) * 2016-06-15 2023-04-18 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102538175B1 (ko) * 2016-06-20 2023-06-01 삼성전자주식회사 반도체 패키지
KR102505853B1 (ko) * 2016-07-06 2023-03-03 삼성전자 주식회사 반도체 패키지
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US9960328B2 (en) 2016-09-06 2018-05-01 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR101952864B1 (ko) * 2016-09-30 2019-02-27 삼성전기주식회사 팬-아웃 반도체 패키지
US10074633B2 (en) 2016-11-08 2018-09-11 Micron Technology, Inc. Semiconductor die assemblies having molded underfill structures and related technology
US10700011B2 (en) * 2016-12-07 2020-06-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an integrated SIP module with embedded inductor or package
CN108288616B (zh) 2016-12-14 2023-04-07 成真股份有限公司 芯片封装
US11625523B2 (en) 2016-12-14 2023-04-11 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US20180175004A1 (en) * 2016-12-18 2018-06-21 Nanya Technology Corporation Three dimensional integrated circuit package and method for manufacturing thereof
JP6727111B2 (ja) * 2016-12-20 2020-07-22 新光電気工業株式会社 半導体装置及びその製造方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US9905549B1 (en) * 2017-02-16 2018-02-27 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
JP6649308B2 (ja) 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
KR20180112394A (ko) * 2017-04-03 2018-10-12 에스케이하이닉스 주식회사 반도체 패키지 제조 방법 및 반도체 패키지
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
TWI616999B (zh) * 2017-07-20 2018-03-01 華騰國際科技股份有限公司 具有堆疊式積體電路晶片之記憶體製作方法
KR102442622B1 (ko) 2017-08-03 2022-09-13 삼성전자주식회사 반도체 소자 패키지
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
KR20190057559A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 반도체 장치
US10418255B2 (en) 2017-12-01 2019-09-17 Micron Technology, Inc. Semiconductor device packages and related methods
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US10623000B2 (en) 2018-02-14 2020-04-14 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips
US11276676B2 (en) * 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
JP2020043258A (ja) * 2018-09-12 2020-03-19 キオクシア株式会社 半導体メモリおよびその製造方法
US11616046B2 (en) * 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
KR102551751B1 (ko) * 2018-11-06 2023-07-05 삼성전자주식회사 반도체 패키지
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
KR20210129656A (ko) 2019-01-23 2021-10-28 코르보 유에스, 인크. Rf 반도체 디바이스 및 이를 형성하는 방법
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) * 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
JP7343989B2 (ja) * 2019-03-19 2023-09-13 日東電工株式会社 封止用シート
US11296062B2 (en) * 2019-06-25 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimension large system integration
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
KR20210011279A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US11637056B2 (en) 2019-09-20 2023-04-25 iCometrue Company Ltd. 3D chip package based on through-silicon-via interconnection elevator
US11064615B2 (en) * 2019-09-30 2021-07-13 Texas Instruments Incorporated Wafer level bump stack for chip scale package
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
KR20210076584A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210081530A (ko) * 2019-12-24 2021-07-02 삼성전기주식회사 전자부품 내장기판
US11600526B2 (en) 2020-01-22 2023-03-07 iCometrue Company Ltd. Chip package based on through-silicon-via connector and silicon interconnection bridge
US11557568B2 (en) * 2020-02-26 2023-01-17 Taiwan Semiconductor Manufacturing Company. Ltd. Package and manufacturing method thereof
US20220093480A1 (en) * 2020-09-24 2022-03-24 Intel Corporation Mold-in-mold structure to improve solder joint reliability
US11842982B2 (en) * 2020-11-02 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package with curing layer between semiconductor chips
KR20220060915A (ko) * 2020-11-05 2022-05-12 삼성전자주식회사 오버레이 측정용 tsv 키, 및 그 tsv 키를 포함한 반도체 소자 및 반도체 패키지
KR20220101335A (ko) 2021-01-11 2022-07-19 삼성전자주식회사 복수개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법
KR20220122155A (ko) * 2021-02-26 2022-09-02 삼성전자주식회사 더미 칩을 포함하는 반도체 패키지
TWI809745B (zh) * 2021-12-20 2023-07-21 南亞科技股份有限公司 具有整合去耦合特徵以及對準特徵的半導體元件
US11791328B2 (en) 2021-12-20 2023-10-17 Nanya Technology Corporation Method for fabricating semiconductor device with integrated decoupling and alignment features
CN117012653A (zh) * 2022-04-27 2023-11-07 长鑫存储技术有限公司 一种半导体器件的制备方法及半导体器件

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4996082A (en) * 1985-04-26 1991-02-26 Wisconsin Alumni Research Foundation Sealed cavity semiconductor pressure transducers and method of producing the same
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US6407461B1 (en) * 1997-06-27 2002-06-18 International Business Machines Corporation Injection molded integrated circuit chip assembly
US6414391B1 (en) 1998-06-30 2002-07-02 Micron Technology, Inc. Module assembly for stacked BGA packages with a common bus bar in the assembly
JP4460669B2 (ja) * 1999-03-19 2010-05-12 株式会社東芝 半導体装置
DE10233641B4 (de) * 2002-07-24 2007-08-23 Infineon Technologies Ag Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
US7098544B2 (en) * 2004-01-06 2006-08-29 International Business Machines Corporation Edge seal for integrated circuit chips
JP3811160B2 (ja) * 2004-03-09 2006-08-16 株式会社東芝 半導体装置
TWI240399B (en) * 2004-04-06 2005-09-21 Advanced Semiconductor Eng Chip package structure and process for fabricating the same
JP2006210566A (ja) 2005-01-27 2006-08-10 Akita Denshi Systems:Kk 半導体装置
JP2007059821A (ja) * 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
CN100585839C (zh) * 2005-12-31 2010-01-27 财团法人工业技术研究院 芯片封装结构与芯片封装工艺
US7830023B2 (en) * 2007-05-30 2010-11-09 Denso Corporation Resin molded semiconductor device
JP4543089B2 (ja) 2008-01-11 2010-09-15 株式会社東芝 半導体装置
JP2009260302A (ja) 2008-03-28 2009-11-05 Toppan Printing Co Ltd 半導体パッケージ
US8101460B2 (en) 2008-06-04 2012-01-24 Stats Chippac, Ltd. Semiconductor device and method of shielding semiconductor die from inter-device interference
JP2010135723A (ja) 2008-10-29 2010-06-17 Panasonic Corp 半導体装置
JP2010251347A (ja) 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
KR20110100767A (ko) 2010-03-05 2011-09-15 에스케이 텔레콤주식회사 모바일 어플리케이션 관리 장치 및 방법
TW201205745A (en) * 2010-07-23 2012-02-01 Global Unichip Corp Semiconductor packaging structure and the forming method
JP2012216678A (ja) * 2011-03-31 2012-11-08 Fujitsu Ltd 電子部品、電子機器、及びはんだペースト
US9073748B2 (en) * 2011-11-10 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Microelectro mechanical system encapsulation scheme

Also Published As

Publication number Publication date
CN103107146A (zh) 2013-05-15
CN103107146B (zh) 2017-01-18
US20140134798A1 (en) 2014-05-15
US20130082399A1 (en) 2013-04-04
US8653676B2 (en) 2014-02-18
KR20130036591A (ko) 2013-04-12
US8945985B2 (en) 2015-02-03
DE102012109374A1 (de) 2013-04-04
TW201320259A (zh) 2013-05-16
KR101906408B1 (ko) 2018-10-11
DE102012109374B4 (de) 2024-03-14

Similar Documents

Publication Publication Date Title
TWI606559B (zh) 半導體封裝及其製造方法
US10163853B2 (en) Formation method of chip package
US10319699B2 (en) Chip package having die structures of different heights
US9543276B2 (en) Chip-stacked semiconductor package
US7560302B2 (en) Semiconductor device fabricating method
US20150130078A1 (en) Semiconductor chip and semiconductor package having same
KR102261814B1 (ko) 반도체 패키지의 제조 방법
US20150162265A1 (en) Semiconductor package and method of manufacturing the same
TWI508242B (zh) 帶有貫穿模具第一層級互連體之三維積體電路封裝
KR102495916B1 (ko) 반도체 패키지
US20150228591A1 (en) Semiconductor package and method of manufacturing the same
KR20120123919A (ko) 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지
KR20150085384A (ko) 반도체 패키지 및 그 제조방법
US20160035698A1 (en) Stack package
TW201724447A (zh) 薄型扇出式多晶片堆疊封裝構造及其製造方法
TWI587415B (zh) 半導體裝置之製造方法
KR101799326B1 (ko) ＣｏＣ 구조의 반도체 패키지 및 그 패키지 제조방법
US9728424B2 (en) Method of fabricating a packaged integrated circuit with through-silicon via an inner substrate
TW202243151A (zh) 封裝結構及其形成方法
US10854576B2 (en) Semiconductor device and manufacturing method thereof
US20220278069A1 (en) Structure and formation method of chip package with protective lid
TWI814292B (zh) 半導體裝置封裝及其形成方法