TWI814292B - 半導體裝置封裝及其形成方法 - Google Patents

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黃賀昌
李福仁
曹佩華
呂學德
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Abstract

本揭露實施例提供一種半導體裝置封裝及其形成方法。半導體裝置封裝包括一封裝基板，具有一第一表面及與第一表面相對的一第二表面。數個積體裝置接合到封裝基板的第一表面。一第一底部填充元件設置於第一表面之上並圍繞積體裝置。一第一模製層設置於第一表面之上並圍繞積體裝置和第一底部填充元件。一半導體晶粒接合到封裝基板的第二表面。一第二底部填充元件設置於第二表面之上並圍繞半導體晶粒。一第二模製層設置於第二表面之上並圍繞半導體晶粒和第二底部填充元件。數個導電凸塊設置於第二表面之上且鄰近第二模製層。

Description

半導體裝置封裝及其形成方法
本發明實施例係關於一種半導體製造技術，特別係有關於一種包括翹曲控制的半導體裝置封裝及其形成方法。
半導體裝置被用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。通常，通過在一半導體基板之上依序地沉積絕緣或介電層、導電層和半導體材料層，並使用微影製程對各個材料層進行圖案化，以在其上形成電路組件和元件來製造半導體裝置。多個積體電路通常是在單個半導體晶圓上製造，且晶圓上的各個晶粒通過沿著劃線在積體電路之間進行鋸切而被分割。各個晶粒通常單獨封裝在例如多晶片模組(multi-chip modules，MCM)或其他類型的封裝中。
封裝結構不僅可以保護半導體裝置免受環境汙染物的影響，還可以為封裝在其中的半導體裝置提供連接介面。已開發出佔用較少面積或高度較低的較小的封裝結構來封裝半導體裝置。
雖然現有的封裝結構及製造封裝結構的方法通常已經足以滿足其預計目的，但它們仍不是在所有方面都完全令人滿意的。
本揭露一些實施例提供一種半導體裝置封裝，包括一封裝基板、複數個積體裝置(integrated devices)、一第一底部填充(underfill)元件、一第一模製(molding)層、一半導體晶粒、一第二底部填充元件、一第二模製層以及複數個導電凸塊。封裝基板具有一第一表面及與第一表面相對的一第二表面。積體裝置接合到第一表面。第一底部填充元件設置於第一表面之上並圍繞積體裝置。第一模製層設置於第一表面之上並圍繞積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。半導體晶粒接合到第二表面。第二底部填充元件設置於第二表面之上並圍繞半導體晶粒。第二模製層設置於第二表面之上並圍繞半導體晶粒和第二底部填充元件，其中第二模製層具有與第二底部填充元件不同的組成。導電凸塊設置於第二表面之上且鄰近第二模製層。
本揭露一些實施例提供一種半導體裝置封裝，包括一封裝基板、複數個積體裝置、一第一底部填充元件、一第一模製層、一第一半導體晶粒以及一第二底部填充元件。封裝基板具有一第一表面及與第一表面相對的一第二表面。積體裝置接合到第一表面，其中積體裝置一第一積體裝置及一第二積體裝置，且第一積體裝置的厚度比第二積體裝置大。第一底部填充元件設置於第一表面之上並圍繞積體裝置，其中第一底部填充元件與第一積體裝置接觸的一第一部分的厚度比第一底部填充元件與第二積體裝置接觸的一第二部分大。第一模製層設置於第一表面之上並密封積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。第一半導體晶粒接合到第二表面。第二底部填充元件設置於第二表面之上並圍繞第一半導體晶粒。
本揭露一些實施例提供一種形成半導體裝置封裝的方法。所述方法包括將複數個積體裝置接合到一封裝基板的一第一表面。所述方法還包括在第一表面上形成一第一底部填充元件以圍繞積體裝置。所述方法還包括在第一表面上形成一第一模製層以密封積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。所述方法還包括將一半導體晶粒接合到封裝基板的與第一表面相對的一第二表面。所述方法還包括在第二表面上形成一第二底部填充元件以圍繞半導體晶粒。所述方法還包括在第二表面上形成一第二模製層以密封半導體晶粒和第二底部填充元件，其中第二模製層具有與第二底部填充元件不同的組成。此外，所述方法包括設置複數個導電凸塊於第二表面之上且鄰近第二模製層。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下描述具體的構件及其排列方式的實施例以闡述本揭露。當然，這些實施例僅作為範例，而不該以此限定本揭露的範圍。例如，在說明書中敘述了一第一特徵形成於一第二特徵之上或上方，其可能包含第一特徵與第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於第一特徵與第二特徵之間，而使得第一特徵與第二特徵可能未直接接觸的實施例。另外，在本揭露不同範例中可能使用重複的參考符號及/或標記，此重複係為了簡化與清晰的目的，並非用以限定所討論的各個實施例及/或結構之間有特定的關係。
再者，空間相關用語，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用語，是為了便於描述圖式中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用語意欲包含使用中或操作中的裝置之不同方位。設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
說明書中的用語「基本上(substantially)」，例如「基本上平坦」或「基本上共平面」等為本領域技術人員所能理解的。在一些實施例中，形容詞「基本上」可以被去除。在適用的情況下，用語「基本上」還可以包括「全部(entirely)」、「完全(completely)」、「所有(all)」等的實施例。在適用的情況下，用語「基本上」還可以涉及90%或更高，例如95%或更高，特別是99%或更高，包括100%。此外，例如「基本上平行」或「基本上垂直」之類的用語應被解釋成不排除相較於特定佈置的微小偏差，並且例如可包括高達10°的偏差。用語「基本上」不排除「完全」，例如「基本上不含(substantially free)」Y的組合物可以是完全不含Y。
與特定距離或尺寸結合使用的用語，例如「約」，應被解釋成不排除相較於特定距離或尺寸的微小偏差，並且例如可包括高達10%的偏差。用於數值x的用語「約」可能表示x±5或10%。
根據本揭露的各個實施例，提供一種包括翹曲控制的半導體裝置封裝(結構)及其形成方法。根據一些實施例示出了形成半導體裝置封裝的中間階段。一些實施例的一些變化也進行討論。在各個視圖及說明性實施例中，相同的參考符號用於表示相同的元件。根據一些實施例，一種半導體裝置封裝包括位於封裝基板兩側的底部填充元件(underfill elements)及模製層(molding layers)，以減少翹曲並避免封裝基板與其上的裝置之間的接合介面發生分層。因此，半導體裝置封裝的可靠性得到提升。
本文將針對特定的背景(context)來描述實施例，即，一種系統級封裝(system-in-package，SIP)，包括整合在封裝基板相對兩側的一或多個功能性半導體晶粒(也稱為晶片)和被動裝置。其他實施例也可考慮其他應用，例如不同的封裝類型或不同的配置，這對於本領域普通技術人員在閱讀本揭露時將是容易聯想到的。須注意的是，本文中討論的實施例可能不一定描述結構中可能存在的每個部件或特徵。舉例來說，圖中可能省略一部件的複數情況，例如當對部件之一者的討論即可足以傳達的實施例的各個方面時。此外，本文中討論的方法實施例可以以特定順序進行；然而，其他方法實施例也可以以任何邏輯順序進行。
第1A至1G圖示出根據本揭露一些實施例之一半導體裝置封裝的形成的中間階段的剖視圖。如第1A圖所示，根據一些實施例，提供一載體基板100。載體基板100可配置為在隨後的處理步驟期間為建構層或結構的處理提供臨時的機械和結構支撐。在一些實施例中，載體基板100的材料包括玻璃、矽、氧化矽、氧化鋁、金屬、其組合及/或其他類似材料。在一些其他實施例中，載體基板100包括一金屬框架。
如第1A圖所示，根據一些實施例，在載體基板100之上設置一封裝基板102。封裝基板102可配置為提供封裝在封裝結構中的裝置與例如一印刷電路板(printed circuit board，PCB)的外部電子裝置之間的電連接，這將在後面進一步描述。在一些實施例中，封裝基板102是一核心(core)或無核心(core-less)佈線基板。封裝基板102的核心層(未顯示)可以包括或由纖維材料、聚合物材料、半導體材料、玻璃材料、金屬材料或其他合適的材料製成。還可以在核心層的一或兩側形成一或多個互連結構層以方便路由(routing)。在一些實施例中，封裝基板102包括印刷電路板(PCB)、陶瓷基板或其類似物。
在一些其他實施例中，封裝基板102包括一半導體基板，其可以是體型(bulk)半導體基板、絕緣層上覆矽(silicon-on-insulator，SOI)基板、絕緣層上覆鍺(germanium-on-insulator，GOI)基板或其類似物。基板的半導體材料可以包括矽、鍺、化合物半導體(包括矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。也可以使用其他基板，例如多層或梯度基板。封裝基板102可以是摻雜的或未摻雜的。
在一些實施例中，封裝基板102是一中介層基板，其中沒有主動裝置(例如，電晶體和二極體)和被動裝置(例如，電阻器、電容器、電感器等)。在一些替代實施例中，封裝基板102是一裝置基板，其中包括主動裝置及/或被動裝置。
在一些實施例中，封裝基板102具有兩個相對且平行的表面102A和102B，如第1A圖所示。表面102B面對載體基板100。接觸墊1021形成在表面102A上或從表面102A暴露，並可用於電連接到隨後附接的封裝部件(將在後面描述)。接觸墊1022形成在表面102B上或從表面102B暴露，並可用於電連接到隨後附接的封裝部件(將在後面描述)。儘管未示出，封裝基板102還包括在其中的導電線路(例如，通孔及/或跡線)以互連接觸墊1021和1022。導電線路及接觸墊1021和1022可以包括或由一導電材料製成，例如金屬(例如銅、鋁或鎢)。上述封裝基板102的形成方法為本領域所熟知，故在此不再贅述。
如第1A圖所示，根據一些實施例，將數個積體裝置(integrated devices)104堆疊在封裝基板102的表面102A之上。在一些實施例中，積體裝置104是積體被動裝置(integrated passive devices，IPDs)，例如電阻器、電容器等或其組合。在一些實施例中，積體裝置104可以是不同類型的並具有不同的高度(或厚度)。可以使用例如一拾取放置工具(pick-and-place tool)(未顯示)將積體裝置104放置在表面102A之上。在一些實施例中，積體裝置104通過焊料元件(例如錫膏，為簡單起見並未顯示)接合到(即，電互連到)表面102A。在一些實施例中，在接合製程之前，焊料元件可以形成在積體裝置104的端子上、在暴露於表面102處的接觸墊1021上、或在兩者之上。然後，進行一回焊製程將焊料元件熔化以形成導電接點，從而將積體裝置104物理和電耦接到封裝基板102。
如第1B圖所示，根據一些實施例，在封裝基板102的表面102A之上形成一底部填充元件106以圍繞和保護積體裝置104及其下方的導電接點，並增強積體裝置104與封裝基板102之間的連接。底部填充元件106可以包括或由一絕緣材料製成，例如底部填充(underfill)材料。底部填充材料可以包括環氧樹脂、樹脂、填充材料、應力釋放劑(stress release agent，SRA)、助黏劑、其他合適的材料或其組合。在一些實施例中，液態的底部填充材料被分配到每個積體裝置104與封裝基板102之間的間隙及/或相鄰的積體裝置104之間的間隙中，以加強導電接點乃至整體封裝結構的強度。根據一些實施例，在分配之後，固化底部填充材料(例如通過加熱或紫外線(ultraviolet，UV)輻射)以形成底部填充元件106。
在一些實施例中，底部填充元件106的厚度T 1(例如在垂直於表面102A的方向上自表面102A到底部填充元件106的頂表面)是積體裝置104的厚度T 2(例如在垂直於表面102A的方向上自表面102A到積體裝置104的頂表面)的約1/3至約1/2，如第1B圖所示。然而，也可以使用其他厚度值或範圍。
在一些實施例中，如第1B圖所示，積體裝置104越厚，圍繞並接觸積體裝置104的底部填充元件106的部分也越厚(例如，厚度h 1＞厚度h 2＞厚度h 3)。舉例來說，在兩個不同厚度的積體裝置104之間存在底部填充元件106的一部分，其中底部填充元件106與較厚的積體裝置104接觸的部分的厚度大於底部填充元件106與較薄的積體裝置104接觸的部分的厚度。這可以通過精確控制分配的底部填充材料的量來實現，並且這可以通過增加積體裝置104在封裝基板102上的附著力來提高封裝的可靠性。
如第1C圖所示，根據一些實施例，在封裝基板102的表面102A之上形成一模製層108以密封和保護積體裝置104和底部填充元件106。模製層108可以通過底部填充元件106與積體裝置104下方的導電接點分開。在一些實施例中，模製層108包括或由一絕緣材料製成，例如模製(molding)材料。模製材料可以包括聚合物材料，例如其中散布有填充物的環氧基樹脂。在一些實施例中，使用例如注射成型(injection molding)在封裝基板102、積體裝置104和底部填充元件106之上分配模製材料(例如液態的模製材料)。在一些實施例中，然後使用一熱處理來固化液態的模製材料並將其轉變為模製層108。在一些實施例中，模製層108橫向延伸至封裝基板102的側邊緣。
由於封裝基板102與其上的封裝部件或其他材料之間存在熱膨脹係數(coefficient of thermal expansion，CTE)失配，封裝基板102在模製層108的模製(molding)製程期間(例如在熱應力期間)可能發生翹曲。彎曲會導致可靠性問題，例如在積體裝置104與封裝基板102之間的接點處或接合介面處的分層。在一些實施例中，底部填充元件106可以進一步緩解以應力或應變形式發生在導電接點上的熱應力，從而減少封裝基板102的翹曲並避免接合介面處(例如，在積體裝置104與導電接點之間及/或在封裝基板102與導電接點之間)的分層。
在一些實施例中，底部填充元件106與模製層108具有不同的熱和機械特性，例如通過具有不同的材料組成。底部填充元件106與模製層108中之每一者可以例如通過調整所使用的個別材料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，底部填充元件106可以是相對柔順的(compliant)以緩解熱應力，例如通過具有低於約15 GPa的楊氏模數(Young’s modulus)，並且模製層108可以具有較高的導熱率以便於散熱，例如通過具有低於約25x10 -6的熱膨脹係數(CTE)。舉例來說，底部填充元件106可以具有比模製層108更高的熱膨脹係數，而模製層108可以具有比底部填充元件106更高的楊氏模數。在一具體範例中，底部填充元件106具有1.73x10 -5的熱膨脹係數及12 GPa的楊氏模數，且模製層108具有1.1x10 -5的熱膨脹係數及21 Gpa的楊氏模數。根據一些實施例，這可以通過使模製層108具有比底部填充元件106更高的填充物含量來實現。舉例來說，底部填充元件106的填充物含量可以在約20%至約50%之間，且模製層108的填充物含量可以在約80%至約90%之間。本領域普通技術人員將可理解到，提供上述範例是為了說明的目的，也可以使用底部填充元件106與模製層108的熱膨脹係數、楊氏模數及/或填充物含量的其他值(或範圍)。
在一些實施例中，在模製層108上進一步施加一平坦化製程以部分地去除模製層108。如此一來，模製層108的厚度T 3(例如在垂直於表面102A的方向上自表面102A到模製層108的頂表面108A)減小，且整體封裝結構更薄。此外，實現了模製層108的基本上平坦的頂表面，這有利於後續製程。在一些實施例中，如第1C圖所示，在平坦化製程之後，積體裝置104被掩埋或密封在模製層108中。平坦化製程可以包括研磨製程、化學機械拋光(chemical mechanical polishing，CMP)製程、蝕刻製程、乾式拋光製程、一或多種其他可選用的製程、或其組合。
如第1D圖所示，根據一些實施例，將第1C圖的所得結構顛倒放置，使得模製層108側貼附於一切割膠帶P，並去除原來位於封裝基板102的表面102B上的載體基板100。然後，根據一些實施例，將數個半導體晶粒110(為簡單起見，僅示出一個半導體晶粒110)堆疊在封裝基板102的表面102B之上。半導體晶粒110可以包括邏輯晶粒(例如，中央處理單元、圖形處理單元、現場可編程閘陣列(field-programmable gate array，FPGA)、系統單晶片(system-on-chip，SOC)晶粒、微控制器等)、記憶體晶粒(例如，動態隨機存取記憶體(dynamic random access memory，DRAM)晶粒、靜態隨機存取記憶體(static random access memory，SRAM)晶粒等)、電源管理晶粒(例如，電源管理積體電路(power management integrated circuit，PMIC)晶粒、射頻(radio frequency，RF)晶粒、感應器晶粒、微機電系統(micro-electro-mechanical-system，MEMS)晶粒、信號處理晶粒(例如數位信號處理(digital signal processing，DSP)晶粒)、前端晶粒(例如類比前端(analog front-end，AFE)晶粒)等或其組合。可以使用例如一拾取放置工具(未顯示)將半導體晶粒110放置在表面102B之上。在一些實施例中，如第1D圖所示，半導體晶粒110的寬度大於各個積體裝置104的寬度，並橫向延伸越過兩個或兩個以上的積體裝置104。
在一些實施例中，如第1D圖所示，每個半導體晶粒110通過複數個導電連接件112接合到(即，電互連到)表面102B。在一些實施例中，每個導電連接件112包括一金屬柱112A及位於金屬柱112A之上的一金屬蓋層(例如焊料蓋)112B。包括金屬柱112A和金屬蓋層112B的導電連接件112有時被稱為微凸塊。在接合製程之前，導電連接件112可以形成在暴露於半導體晶粒110的主動表面(例如第1D圖中所示的下表面)處的暴露的接觸墊(未顯示)上。金屬柱112A可以包括一導電材料，例如銅、鋁、金、鎳、鈀等或其組合，並可以通過濺鍍、印刷、電鍍、化學鍍、化學氣相沉積(chemical vapor deposition，CVD)等形成。金屬柱112A可以是無焊料的並具有基本上垂直的側壁。在一些實施例中，一個金屬蓋層112B形成在一個金屬柱112A的頂部。金屬蓋層112B可以包括鎳、錫、錫-鉛、金、銅、銀、鈀、銦、鎳-鈀-金、鎳-金等或其組合，並可以通過例如電鍍製程的鍍覆製程形成。本領域普通技術人員將可理解到，提供上述導電連接件112範例是為了說明的目的，也可以使用其他結構的導電連接件112。
半導體晶粒110與封裝基板102之間的接合可以是焊料接合或直接金屬對金屬(例如銅對銅)接合。根據一些實施例，半導體晶粒110通過回焊製程接合到封裝基板102。在回焊過程中，導電接點(例如導電連接件112)分別與半導體晶粒110的暴露的接觸墊(未顯示)及封裝基板102的表面102B上的暴露的接觸墊1022接觸，以將半導體晶粒110物理和電耦接到封裝基板102。
如第1D圖所示，根據一些實施例，在封裝基板102的表面102B之上形成一底部填充元件114以圍繞和保護半導體晶粒110及其下方的導電連接件112，並增強保護半導體晶粒110與封裝基板102之間的連接。在一些實施例中，底部填充元件114的一部分位於表面102B與半導體晶粒110的主動表面之間並填充相鄰的導電連接件112之間的間隙，以加強導電連接件112乃至整體封裝結構的強度。底部填充元件114的材料和形成方法可以與第1B圖中所示的底部填充元件106的材料和形成方法相同或相似，故在此不再贅述。
如第1E圖所示，根據一些實施例，在封裝基板102的表面102B之上形成一模製層116以密封和保護半導體晶粒110和底部填充元件114。模製層116可以通過底部填充元件114與半導體晶粒110下方的導電連接件112分開。模製層116的材料和形成方法可以與第1C圖中所示的模製層108的材料和形成方法相同或相似，故在此不再贅述。在一些實施例中，模製層116橫向延伸至封裝基板102的側邊緣，且封裝基板102、模製層108及模製層116的側邊緣對齊。
在一些實施例中，底部填充元件114與模製層116具有不同的熱和機械特性，例如通過具有不同的材料組成。底部填充元件114與模製層116中之每一者可以例如通過調整所使用的個別材料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，底部填充元件114可以是相對柔順的以緩解熱應力，且模製層116可以具有較高的導熱率以便於散熱。在一些實施例中，模製層116具有比底部填充元件114更低的熱膨脹係數、比底部填充元件114更高的楊氏模數、比底部填充元件114更高的填充物含量百分比、或上述的組合。在一些情況下，底部填充元件114和模製層116的熱膨脹係數、楊氏模數及填充物含量的值可以與上述底部填充元件106和模製層108的熱膨脹係數、楊氏模數及填充物含量的值相同或相似，故在此不再贅述。然而，也可以使用其他值。在一些實施例中，類似於上面討論的底部填充元件106，底部填充元件114可以進一步緩解例如在模製層116的模製製程期間以應力或應變形式發生在導電接點(例如導電連接件112)上的熱應力。如此一來，可減少封裝基板102的翹曲、避免半導體晶粒110破裂、以及避免接合介面處(例如，在半導體晶粒110與導電連接件112之間及/或在封裝基板102與導電連接件112之間)的分層。
在一些實施例中，在模製層116上進一步施加一平坦化製程以部分地去除模製層116，直到半導體晶粒110的頂表面110A通過模製層116暴露(例如，頂表面110A與模製層116的頂表面116A基本上齊平，即，模製層116的厚度T 4(例如在垂直於表面102B的方向上自表面102B到模製層116的頂表面116A)基本上等於半導體晶粒110及其下方的導電連接件112的結合厚度T 5(例如在垂直於表面102B的方向上自表面102B到半導體晶粒110的頂表面110A))，如第1E圖所示。這有利於散發在操作期間從半導體晶粒110產生的熱量。然而，在一些其他實施例中，在平坦化製程之後，半導體晶粒110也可能被掩埋或密封在模製層116中。平坦化製程可以包括研磨製程、化學機械拋光(CMP)製程、蝕刻製程、乾式拋光製程、一或多種其他可選用的製程、或其組合。
如第1F圖所示，根據一些實施例，進行一圖案化製程以在模製層116中形成開口116B，以暴露未被導電連接件112佔據的表面102B上的接觸墊1022。圖案化製程可以包括光微影製程、能量束鑽孔製程(例如，雷射鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、蝕刻製程、機械鑽孔製程、一或多種其他可選用的製程、或其組合。
在一些實施例中，接著將焊球(或焊料元件)設置於(例如直接接觸)開口116B中的暴露的接觸墊1022上，如第1F圖所示。然後執行回焊製程將焊球熔化以形成導電凸塊118。在一些其他實施例中，在設置焊球之前，在暴露的接觸墊1022之上形成凸塊下金屬化(under bump metallization，UBM)元件。在一些其他實施例中，將焊料元件電鍍到暴露的接觸墊1022上。之後，使用回焊製程熔化焊料元件以形成導電凸塊118。根據一些實施例，暴露的導電凸塊118(有時也稱為球柵陣列(ball grid array，BGA))允許半導體封裝結構接合並電連接到一外部印刷電路板或其他電子裝置(未顯示)。
之後，根據一些實施例，沿著第1F圖中所示的切割槽G進行一分割製程(也稱為鋸切製程)，以形成多個單獨的封裝結構。在第1F圖中，示出了其中一個封裝結構。可以使用例如一拾取放置工具(未顯示)將每個封裝結構從切割膠帶P上移除。第1G圖示出了在第1A至1F圖中所示的製程之後所得的半導體裝置封裝。在第1G圖中，底部填充元件106和114形成在封裝基板102的兩側以緩解在模製層108和116的模製製程中產生的熱應力，如上所述。因此，可減少封裝基板102及/或半導體晶粒110的翹曲，並避免封裝基板102與封裝在其上的裝置之間的接合介面處的分層。結果，整個封裝結構的可靠性得到提升。
可以對本揭露的實施例進行許多變化及/或修改。第2A至2G圖是根據一些實施例之形成一半導體裝置封裝的製程的各個階段的剖視圖。
如第2A圖所示，根據一些實施例，在一載體基板100’(與第1A圖所示的載體基板100相同)之上形成一封裝基板202。封裝基板202可配置為提供封裝在封裝結構中的裝置與例如一印刷電路板(PCB)的外部電子裝置之間的電連接，這將在後面進一步描述。
在一些實施例中，封裝基板202是用於路由(routing)的一重分佈基板，其包括多個層壓的絕緣層204及被絕緣層204包圍的多個導電特徵206，如第2A圖所示。導電特徵206可以包括在水平方向上提供電連接的導電線路及在垂直方向上提供電連接的導電通孔。此外，如第2A圖所示，導電特徵206包括形成在封裝基板202的相對表面202A和202B上或從其暴露的接觸墊206A和206B，以允許封裝基板202與隨後附接的封裝部件(將在後面描述)之間的電連接。表面202B面對載體基板100’。
絕緣層204可以包括或由一或多種聚合物材料製成。聚合物材料可以包括聚苯並噁唑(polybenzoxazole，PBO)、聚酰亞胺(polyimide，PI)、環氧基樹脂、一或多種其他合適的聚合物材料、或其組合。在一些實施例中，聚合物材料是光敏的。因此可以使用光微影製程在絕緣層204中形成具有所需圖案的開口。
在一些其他實施例中，部分或全部的絕緣層204包括或由聚合物材料以外的介電材料製成。介電材料可以包括氧化矽、碳化矽、氮化矽、氮氧化矽、一或多種其他合適的材料、或其組合。
導電特徵206可以包括或由銅、鋁、金、鈷、鈦、鎳、銀、石墨烯、一或多種其他合適的導電材料或其組合製成。在一些實施例中，導電特徵206包括多個子層。舉例來說，每個導電特徵206包含多個子層，包括Ti/Cu、Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他合適的子層、或其組合。
上述封裝基板202的形成可以涉及多次沉積或塗布製程、多次圖案化製程及/或多次平坦化製程。
沉積或塗布製程可用於形成絕緣層及/或導電層。沉積或塗布製程可以包括旋轉塗布製程、電鍍製程、化學鍍製程、化學氣相沉積(CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition，ALD)製程、一或多種其他可選用的製程，或其組合。
圖案化製程可用於圖案化形成的絕緣層及/或形成的導電層。圖案化製程可以包括光微影製程、能量束鑽孔製程(例如，雷射鑽孔製程、離子束鑽孔製程或電子束鑽孔製程)、蝕刻製程、機械鑽孔製程、一或多種其他可選用的製程、或其組合。
平坦化製程可用於為形成的絕緣層及/或形成的導電層提供平坦的頂表面，以利於後續製程。平坦化製程可以包括機械研磨製程、化學機械拋光(CMP)製程、一或多種其他可選用的製程、或其組合。
如第2A圖所示，根據一些實施例，在形成封裝基板202之後，將數個積體裝置104’堆疊在封裝基板202的表面202A之上並與其接合。在一些實施例中，積體裝置104’是積體被動裝置(IPDs)，例如電阻器、電容器等或其組合。積體裝置104’的接合方法可以與第1A圖中所示的積體裝置104的接合方法相同或相似，故在此不再贅述。
如第2B圖所示，根據一些實施例，類似於第1B圖所示的實施例，在封裝基板202的表面202A之上形成一底部填充元件106’以圍繞和保護積體裝置104’及其下方的導電接點，並增強積體裝置104’與封裝基板202之間的連接。底部填充元件106’的材料、結構及形成方法可以與第1B圖中所示的底部填充元件106的材料、結構及形成方法相同或相似，故在此不再贅述。
如第2B圖所示，根據一些實施例，類似於第1C圖所示的實施例，在封裝基板202的表面202A之上形成一模製層108’以密封和保護積體裝置104’和底部填充元件106’。模製層108’可以通過底部填充元件106’與積體裝置104’下方的導電接點分開。模製層108’的材料、結構及形成方法可以與第1C圖中所示的模製層108的材料、結構及形成方法相同或相似，故在此不再贅述。在一些實施例中，模製層108’橫向延伸至封裝基板202的側邊緣。
在一些實施例中，底部填充元件106’與模製層108’具有不同的熱和機械特性，例如通過具有不同的材料組成。底部填充元件106’與模製層108’中之每一者可以例如通過調整所使用的個別材料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，底部填充元件106’可以是相對柔順的以緩解熱應力，且模製層108’可以具有較高的導熱率以便於散熱。在一些實施例中，模製層108’具有比底部填充元件106’更低的熱膨脹係數、比底部填充元件106’更高的楊氏模數、比底部填充元件106’更高的填充物含量百分比、或上述的組合。底部填充元件106’和模製層108’的熱膨脹係數、楊氏模數及填充物含量的值可以與上述底部填充元件106和模製層108的熱膨脹係數、楊氏模數及填充物含量的值相同或相似，故在此不再贅述。然而，也可以使用其他值。在一些實施例中，類似於上面討論的底部填充元件106，底部填充元件106’可以進一步緩解以應力或應變形式發生在導電接點上的熱應力，從而減少封裝基板202的翹曲，並避免接合介面處(例如，在積體裝置104’與導電接點之間及/或在封裝基板202與導電接點之間)的分層)。
在一些實施例中，在模製層108’上進一步施加一平坦化製程以減薄模製層108’，類似於第1C圖所示的實施例。在一些實施例中，在平坦化製程之後，積體裝置104’被掩埋或密封在模製層108’中，如第2B圖所示。平坦化製程可以包括研磨製程、化學機械拋光(CMP)製程、蝕刻製程、乾式拋光製程、一或多種其他可選用的製程、或其組合。
如第2C圖所示，根據一些實施例，將第2B圖的所得結構顛倒放置，使得模製層108’側貼附於一切割膠帶P’，並去除原來位於封裝基板202的表面202B上的載體基板100’。之後，根據一些實施例，在表面202B之上形成導電柱208。每個導電柱208可以電連接到暴露於表面202B處的一個接觸墊206B。在一些實施例中，導電柱208具有垂直側壁。垂直側壁的延伸方向可以基本上垂直於表面202B。
導電柱208可以包括或由銅、鋁、金、鈷、鈦、錫、一或多種其他合適的材料、或其組合。導電柱208可以使用電鍍製程、化學鍍製程、放置製程、印刷製程、物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、一或多種其他可選用的製程或其組合形成。
如第2D圖所示，根據一些實施例，將數個半導體晶粒110’(為簡單起見，僅示出一個半導體晶粒110’)堆疊在封裝基板202的表面202B之上。半導體晶粒110’可以與第1D圖中所示的半導體晶粒110相同或相似，故在此不再贅述。可以使用例如一拾取放置工具(未顯示)將半導體晶粒110’放置在表面202B之上。在一些實施例，如第2D圖所示，半導體晶粒110’的寬度大於各個積體裝置104’的寬度，並橫向延伸越過兩個或兩個以上的積體裝置104’。在一些實施例中，導電柱208鄰近半導體晶粒110’的周邊佈置。
在一些實施例中，每個半導體晶粒110’通過複數個導電連接件112’接合到(即，電互連到)在表面202B處暴露的未被導電柱208佔據的接觸墊206B，如第2D圖所示。在一些實施例中，每個導電連接件112’包括一金屬柱112A’及位於金屬柱112A’之上的一金屬蓋層(例如焊料蓋)112B’。包括金屬柱112A’和金屬蓋層112B’的導電連接件112’有時被稱為微凸塊。在接合製程之前，導電連接件112’可以形成在暴露於半導體晶粒110’的主動表面(例如第2D圖中所示的下表面)處的暴露的接觸墊(未顯示)上。導電連接件112’的材料和形成方法可以與第1D圖所示的導電連接件112的材料和形成方法相同或相似，故在此不再贅述。本領域普通技術人員將可理解到，提供上述導電連接件112’範例是為了說明的目的，也可以使用其他結構的導電連接件112’。
半導體晶粒110’與封裝基板202之間的接合可以是焊料接合或直接金屬對金屬(例如銅對銅)接合。根據一些實施例，半導體晶粒110’通過回焊製程接合到封裝基板202。在回焊過程中，導電接點(例如導電連接件112’)分別與半導體晶粒110’的暴露的接觸墊(未顯示)及封裝基板202的表面202B上的暴露的接觸墊206B接觸，以將半導體晶粒110’物理和電耦接到封裝基板202。
如第2D圖所示，根據一些實施例，在封裝基板202的表面202B之上形成一底部填充元件114’以圍繞和保護半導體晶粒110’及其下方的導電連接件112’，並增強保護半導體晶粒110’與封裝基板102’之間的連接。在一些實施例中，底部填充元件114’的一部分位於表面202B與半導體晶粒110’的主動表面之間並填充相鄰的導電連接件112’之間的間隙，以加強導電連接件112’乃至整體封裝結構的強度。底部填充元件114’的材料和形成方法可以與第2B圖中所示的底部填充元件106’(以及第1B圖中所示的底部填充元件106)的材料和形成方法相同或相似，故在此不再贅述。
如第2E圖所示，根據一些實施例，在封裝基板202的表面202B之上形成一模製層116’以密封和保護半導體晶粒110’和底部填充元件114’。模製層116’可以通過底部填充元件114’與半導體晶粒110’下方的導電連接件112’分開。在一些實施例中，模製層116’還圍繞和保護導電柱208。模製層116’的材料和形成方法可以與第2B圖中所示的模製層108’(以及第1C圖中所示的模製層108)的材料和形成方法相同或相似，故在此不再贅述。在一些實施例中，模製層116’橫向延伸至封裝基板202的側邊緣，且封裝基板202、模製層108’及模製層116’的側邊緣對齊。
在一些實施例中，底部填充元件114’與模製層116’具有不同的熱和機械特性，例如通過具有不同的材料組成。底部填充元件114’與模製層116’中之每一者可以例如通過調整所使用的個別材料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，底部填充元件114’可以是相對柔順的以緩解熱應力，且模製層116’可以具有較高的導熱率以便於散熱。在一些實施例中，模製層116’具有比底部填充元件114’更低的熱膨脹係數、比底部填充元件114’更高的楊氏模數、比底部填充元件114’更高的填充物含量百分比、或上述的組合。在一些情況下，底部填充元件114’和模製層116’的熱膨脹係數、楊氏模數及填充物含量的值可以與上述底部填充元件106和模製層108的熱膨脹係數、楊氏模數及填充物含量的值相同或相似，故在此不再贅述。然而，也可以使用其他值。在一些實施例中，類似於上面討論的底部填充元件106，底部填充元件114’可以進一步緩解例如在模製層116’的模製製程期間以應力或應變形式發生在導電接點(例如導電連接件112’)上的熱應力。如此一來，可減少封裝基板202的翹曲、避免半導體晶粒110’破裂、以及避免接合介面處(例如，在半導體晶粒110’與導電連接件112’之間及/或在封裝基板202與導電連接件112’之間)的分層。
在一些實施例中，在模製層116’上進一步施加一平坦化製程以部分地去除模製層116’，直到半導體晶粒110’的頂表面110A’通過模製層116’暴露(例如，頂表面110A’與模製層116’的頂表面116A’基本上齊平)，如第2E圖所示。這有利於散發在操作期間從半導體晶粒110’產生的熱量。然而，在一些其他實施例中，在平坦化製程之後，半導體晶粒110’也可能被掩埋或密封在模製層116’中。在一些實施例中，如第2E圖所示，在平坦化製程之後，導電柱208的頂表面208A也通過模製層116’暴露(例如，頂表面208A與模製層116’的頂表面116A’及/或半導體晶粒110’的頂表面110A’基本上齊平)。平坦化製程可以包括研磨製程、化學機械拋光(CMP)製程、蝕刻製程、乾式拋光製程、一或多種其他可選用的製程、或其組合。
在一些實施例中，接著將焊球(或焊料元件)設置於(例如直接接觸)暴露的導電柱208的頂表面208A(參見第2E圖)上，如第2F圖所示。然後執行回焊製程將焊球熔化以形成導電凸塊118’。在一些實施例中，形成在模製層116’中並貫穿模製層116’的導電柱208(有時也稱為模製貫通孔(through molding vias，TMVs))將導電凸塊118’電耦接到封裝基板202。根據一些實施例，暴露的導電凸塊118’(有時也稱為球柵陣列(BGA))允許半導體封裝結構接合並電連接到一外部印刷電路板或其他電子裝置(未顯示)。
之後，根據一些實施例，沿著第2F圖中所示的切割槽G進行一分割製程(也稱為鋸切製程)，以形成多個單獨的封裝結構。在第2F圖中，示出了其中一個封裝結構。可以使用例如一拾取放置工具(未顯示)將每個封裝結構從切割膠帶P’上移除。第2G圖示出了在第2A至2F圖中所示的製程之後所得的半導體裝置封裝。在第2G圖中，底部填充元件106’和114’形成在封裝基板202的兩側以緩解在模製層108’和116’的模製製程中產生的熱應力，如上所述。因此，可減少封裝基板202及/或半導體晶粒110’的翹曲，並避免封裝基板202與封裝在其上的裝置之間的接合介面處的分層。結果，整個封裝結構的可靠性得到提升。
可以對本揭露的實施例進行許多變化及/或修改。第3圖是根據一些實施例之一半導體裝置封裝的剖視圖。應瞭解的是，第3圖中的大部分結構都與第1G圖中的相同，故在此只描述不同的部分。在第3圖中，在封裝基板102的表面102A上安裝有一附加的半導體晶粒310。在一些實施例中，半導體晶粒310與在封裝基板102的表面102B之上的半導體晶粒110可以是相同或不同類型的電子部件。舉例來說，半導體晶粒110是處理器晶粒，且半導體晶粒310是記憶體晶粒，但是也可以使用其他組合。
在一些實施例中，半導體晶粒310通過複數個導電連接件312接合到(即，電互連到)表面102A，如第3圖所示。在一些實施例中，每個導電連接件312包括一金屬柱312A及位於金屬柱312A之上的一金屬蓋層(例如焊料蓋)312B，類似於第1D圖中所示的導電連接件112的結構。在形成上述底部填充元件106及模製層108之前，半導體晶粒310可以使用導電連接件312接合到封裝基板102。在一些實施例中，如第3圖所示，形成後的底部填充元件106也圍繞和保護半導體晶粒310及其下方的導電連接件312，並增強半導體晶粒310與封裝基板102之間的連接。形成後的模製層108也密封和保護半導體晶粒310，並可以通過底部填充元件106與半導體晶粒310下方的導電連接件312分開。
如第3圖所示，根據一些實施例，在平坦化製程(例如第1C圖中所示)之後，半導體晶粒310通過模製層108暴露(例如，半導體晶粒310的頂表面310A與模製層108的頂表面108A基本上齊平)。在第3圖中，根據一些實施例，半導體裝置封裝還包括一蓋結構320，其也可以是一散熱器，使用一熱介面材料330附接到模製層108的頂表面108A和半導體晶粒310的頂表面310A。本實施例中的蓋結構320是平坦的，但本揭露的實施例不以此為限。在不同的實施例中，蓋結構320可以是環形或其他適用的結構。蓋結構320的材料可以包括銅、鋼、不銹鋼等或其組合。熱介面材料330可以是一導熱且電絕緣的材料，例如環氧樹脂、與金屬(如銀或金)混合的環氧樹脂、”散熱膏(thermal grease)”、”白膏(white grease)”等、或其組合。熱介面材料330可以分配在模製層108的頂表面108A和半導體晶粒310的頂表面310A上。然後可以使用一拾取放置工具(未顯示)將蓋結構320放置在熱介面材料330上，以將蓋結構320附接到封裝的其餘部分。在一些實施例中，剛性的蓋結構320可以進一步約束(constrain)下面的封裝基板102以減輕封裝基板102及/或其上的半導體晶粒310的翹曲。
在一些其他實施例中，在平坦化製程之後，半導體晶粒310被掩埋或密封在模製層108中(即，未暴露)，及/或蓋結構320與熱介面材料330可以被省略。應瞭解的是，在此所描述的半導體晶粒310、蓋結構320及熱介面材料330也可以應用於前述第2G圖的實施例所揭露的半導體裝置封裝中。
可以對本揭露的實施例進行許多變化及/或修改。第4圖是根據一些實施例之一半導體裝置封裝的剖視圖。應瞭解的是，第4圖中的大部分結構都與第3圖中的相同，故在此只描述不同的部分。在第4圖中，在封裝基板102的表面102A之上有一附加的模製層410，且在封裝基板102的表面102B之上有一附加的模製層420。
在一些實施例中，模製層410設置於模製層108與底部填充元件106之間，並圍繞和保護半導體晶粒310、積體裝置104及底部填充元件106，如第4圖所示。模製層410可以使用例如注射成型等施加在表面102A之上，然後被固化。之後，模製層108可以使用例如注射成型等施加在模製層410之上，然後被固化。根據一些實施例，模製層410與模製層108中之每一者橫向延伸至封裝基板102的側邊緣，使得封裝基板102、模製層410及模製層108的個別側邊是相連的。在一些實施例中，如第4圖所示，模製層410的厚度T 6(例如在垂直於表面102A的方向上自表面102A到模製層410的頂表面410A)小於模製層108的厚度T 7(例如在垂直於表面102A的方向上自模製層410的頂表面410A到模製層108的頂表面108A)，但是在不同的實施例中，厚度T 6也可以等於或大於厚度T 7。
在一些實施例中，模製層410與模製層108具有不同的熱和機械特性，例如通過具有不同的材料組成。模製層410與模製層108中之每一者可以例如通過調整所使用的個別模塑料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，模製層410可以是相對柔順的以緩解熱應力，且模製層108可以具有較高的導熱率以便於散熱。在一些實施例中，模製層108具有比模製層410更低的熱膨脹係數、比模製層410更高的楊氏模數、比模製層410更高的填充物含量百分比、或上述的組合。舉例來說，模製層410的熱膨脹係數大於模製層108的熱膨脹係數並小於底部填充元件106的熱膨脹係數，模製層410的楊氏模數小於模製層108的楊氏模數並大於底部填充元件106的楊氏模數，及/或模製層410填充物含量百分比低於模製層108的填充物含量百分比並高於底部填充元件106的填充物含量百分比。因此，除了上述通過底部填充元件106來控制翹曲之外，模製層410也可以通過減少封裝基板102與其上的部件或其他材料之間的熱膨脹係數失配來減少封裝基板102的翹曲。
在一些實施例中，模製層420設置於模製層116與底部填充元件114之間，並圍繞和保護半導體晶粒110和底部填充元件114，如第4圖所示。模製層420可以使用例如注射成型等施加在表面102B之上，然後被固化。之後，模製層116可以使用例如注射成型等施加在模製層420之上，然後被固化。根據一些實施例，模製層420與模製層116中之每一者橫向延伸至封裝基板102的側邊緣，使得封裝基板102、模製層420及模製層116的個別側邊是相連的。在一些實施例中，如第4圖所示，模製層420的厚度T 8(例如在垂直於表面102B的方向上自表面102B到模製層420的頂表面420A)小於模製層116的厚度T 9(例如在垂直於表面102B的方向上自模製層420的頂表面420A到模製層116的頂表面116A)，但是在不同的實施例中，厚度T 8也可以等於或大於厚度T 9。
在一些實施例中，模製層420與模製層116具有不同的熱和機械特性，例如通過具有不同的材料組成。模製層420與模製層116中之每一者可以例如通過調整所使用的個別模塑料中的填充物與環氧樹脂的比率來修改以具有特定的機械及/或熱特性。所述填充物可以是無機材料，例如氧化鋁、二氧化矽等。
在一些實施例中，模製層420可以是相對柔順的以緩解熱應力，且模製層116可以具有較高的導熱率以便於散熱。在一些實施例中，模製層116具有比模製層420更低的熱膨脹係數、比模製層420更高的楊氏模數、比模製層420更高的填充物含量百分比、或上述的組合。舉例來說，模製層420的熱膨脹係數大於模製層116的熱膨脹係數並小於底部填充元件114的熱膨脹係數，模製層420的楊氏模數小於模製層116的楊氏模數並大於底部填充元件114的楊氏模數，及/或模製層420填充物含量百分比低於模製層116的填充物含量百分比並高於底部填充元件114的填充物含量百分比。因此，除了上述通過底部填充元件114來控制翹曲之外，模製層420也可以通過減少封裝基板102與其上的部件或其他材料之間的熱膨脹係數失配來減少封裝基板102的翹曲。
應瞭解的是，在此所描述的附加的模製層410和420也可以應用於前述第1G及2G圖的實施例所揭露的半導體裝置封裝中。
本揭露的實施例形成一種半導體裝置封裝，包括封裝基板(例如，佈線基板或重分佈基板)、位於封裝基板的第一表面之上的複數個積體裝置、位於第一表面之上並密封積體裝置的第一模製層、位於封裝基板的第二表面之上的半導體晶粒、以及位於第二表面之上並密封半導體晶粒的第二模製層。根據一些實施例，所述半導體裝置封裝還包括位於封裝基板的第一表面之上並圍繞積體裝置與封裝基板之間的導電接點的第一底部填充元件、以及位於封裝基板的第二表面之上並圍繞半導體晶粒與封裝基板之間的導電接點的第二底部填充元件。所述底部填充元件可以緩解在高溫模製製程中以應力或應變形式發生在所述導電接點上的熱應力，從而減少封裝基板的翹曲，並避免封裝的裝置與封裝基板之間的接合介面處的分層。因此，提高了半導體裝置封裝的可靠性。
根據本揭露一些實施例，提供一種半導體裝置封裝。所述半導體裝置封裝包括一封裝基板、複數個積體裝置、一第一底部填充元件、一第一模製層、一半導體晶粒、一第二底部填充元件、一第二模製層、以及複數個導電凸塊。封裝基板具有一第一表面及與第一表面相對的一第二表面。積體裝置接合到第一表面。第一底部填充元件設置於第一表面之上並圍繞積體裝置。第一模製層設置於第一表面之上並圍繞積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。半導體晶粒接合到第二表面。第二底部填充元件設置於第二表面之上並圍繞半導體晶粒。第二模製層設置於第二表面之上並圍繞半導體晶粒和第二底部填充元件，其中第二模製層具有與第二底部填充元件不同的組成。導電凸塊設置於第二表面之上且鄰近第二模製層。
在一些實施例中，第一底部填充元件具有比第一模製層更高的熱膨脹係數，且第二底部填充元件具有比第二模製層更高的熱膨脹係數。在一些實施例中，第一模製層具有比第一底部填充元件更高的楊氏模數，且第二模製層具有比第二底部填充元件更高的楊氏模數。在一些實施例中，第一模製層具有比第一底部填充元件更高的填充物含量百分比，且第二模製層具有比第二底部填充元件更高的填充物含量百分比。在一些實施例中，半導體晶粒通過複數個導電連接件接合到第二表面，且第二底部填充元件的一部分位於第二表面與半導體晶粒的面對第二表面的一表面之間以圍繞導電連接件。在一些實施例中，半導體晶粒從第二模製層暴露。在一些實施例中，導電凸塊與第二表面直接接觸並從第二模製層暴露。在一些實施例中，導電凸塊設置於第二模製層之上，且所述半導體裝置封裝更包括形成在第二模製層中並貫穿第二模製層的複數個貫通孔，以將導電凸塊電連接到封裝基板。在一些實施例中，積體裝置包括積體被動裝置。在一些實施例中，半導體晶粒延伸越過兩個或兩個以上的積體裝置。
根據本揭露另一些實施例，提供一種半導體裝置封裝。所述半導體裝置封裝包括一封裝基板、複數個積體裝置、一第一底部填充元件、一第一模製層、一第一半導體晶粒以及一第二底部填充元件。封裝基板具有一第一表面及與第一表面相對的一第二表面。積體裝置接合到第一表面，其中積體裝置一第一積體裝置及一第二積體裝置，且第一積體裝置的厚度比第二積體裝置大。第一底部填充元件設置於第一表面之上並圍繞積體裝置，其中第一底部填充元件與第一積體裝置接觸的一第一部分的厚度比第一底部填充元件與第二積體裝置接觸的一第二部分大。第一模製層設置於第一表面之上並密封積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。第一半導體晶粒接合到第二表面。第二底部填充元件設置於第二表面之上並圍繞第一半導體晶粒。
在一些實施例中，所述半導體裝置封裝更包括一第二模製層以及複數個導電凸塊，第二模製層設置於封裝基板的第二表面之上並密封第一半導體晶粒和第二底部填充元件，其中第二模製層具有與第二底部填充元件不同的組成，導電凸塊設置於第二表面之上且鄰近第二模製層。在一些實施例中，所述半導體裝置封裝更包括一第二半導體晶粒，接合到封裝基板的第一表面，其中第二半導體晶粒被第一底部填充元件圍繞並被第一模製層密封。在一些實施例中，第二半導體晶粒的一表面通過第一模製層暴露，且所述半導體裝置封裝更包括一熱介面材料以及一蓋結構，熱介面材料位於第二半導體晶粒的表面之上，蓋結構附接到熱介面材料。在一些實施例中，所述半導體裝置封裝更包括一第三模製層，設置於第一模製層與第一底部填充元件之間且圍繞第二半導體晶粒、積體裝置和第一底部填充元件，其中第三模製層具有與第一模製層和第一底部填充元件不同的組成。
根據本揭露又另一些實施例，提供一種形成半導體裝置封裝的方法。所述方法包括將複數個積體裝置接合到一封裝基板的一第一表面。所述方法還包括在第一表面上形成一第一底部填充元件以圍繞積體裝置。所述方法還包括在第一表面上形成一第一模製層以密封積體裝置和第一底部填充元件，其中第一模製層具有與第一底部填充元件不同的組成。所述方法還包括將一半導體晶粒接合到封裝基板的與第一表面相對的一第二表面。所述方法還包括在第二表面上形成一第二底部填充元件以圍繞半導體晶粒。所述方法還包括在第二表面上形成一第二模製層以密封半導體晶粒和第二底部填充元件，其中第二模製層具有與第二底部填充元件不同的組成。此外，所述方法包括設置複數個導電凸塊於第二表面之上且鄰近第二模製層。
在一些實施例中，第一模製層具有比第一底部填充元件更低的熱膨脹係數、比第一底部填充元件更高的楊氏模數、比第一底部填充元件更高的填充物含量百分比、或上述的組合。在一些實施例中，第二模製層具有比第二底部填充元件更低的熱膨脹係數、比第二底部填充元件更高的楊氏模數、比第二底部填充元件更高的填充物含量百分比、或上述的組合。在一些實施例中，所述形成半導體裝置封裝的方法更包括：在形成第一底部填充元件和第一模製層之前，將一附加的半導體晶粒接合到第一表面，其中形成的第一底部填充元件更圍繞附加的半導體晶粒，形成的第一模製層更密封附加的半導體晶粒，且附加的半導體晶粒的一表面通過第一模製層暴露；將一熱介面材料施加到附加的半導體晶粒的表面；以及將一蓋結構附接到熱介面材料。在一些實施例中，所述形成半導體裝置封裝的方法更包括：在第一模製層與第一底部填充元件之間形成一第三模製層以圍繞附加的半導體晶粒、積體裝置和第一底部填充元件，其中第三模製層具有與第一模製層和第一底部填充元件不同的組成；以及/或在第二模製層與第二底部填充元件之間形成一第四模製層以圍繞半導體晶粒和第二底部填充元件，其中第四模製層具有與第二模製層和第二底部填充元件不同的組成。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100, 100’:載體基板 102:封裝基板 102A, 102B:表面 1021, 1022:接觸墊 104, 104’:積體裝置 106, 106’:底部填充元件 108, 108’:模製層 108A:頂表面 110, 110’:半導體晶粒 110A, 110A’:頂表面 112, 112’:導電連接件 112A, 112A’:金屬柱 112B, 112B’:金屬蓋層 114, 114’:底部填充元件 116, 116’:模製層 116A, 116A’:頂表面 116B:開口 118, 118’:導電凸塊 202:封裝基板 202A, 202B:表面 204:絕緣層 206:導電特徵 206A, 206B:接觸墊 208:導電柱 208A:頂表面 310:半導體晶粒 310A:頂表面 312:導電連接件 312A:金屬柱 312B:金屬蓋層 320:蓋結構 330:熱介面材料 410:模製層 410A:頂表面 420:模製層 420A:頂表面 G:切割槽 P, P’:切割膠帶 h 1, h 2, h 3:厚度 T 1, T 2, T 3, T 4, T 6, T 7, T 8, T 9:厚度 T 5:結合厚度
根據以下的詳細說明並配合所附圖式做完整揭露。須強調的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。 第1A至1G圖是根據一些實施例之形成一半導體裝置封裝的製程的各個階段的剖視圖。 第2A至2G圖是根據一些實施例之形成一半導體裝置封裝的製程的各個階段的剖視圖。 第3圖是根據一些實施例之一半導體裝置封裝的剖視圖。 第4圖是根據一些實施例之一半導體裝置封裝的剖視圖。
102:封裝基板
102A,102B:表面
1021,1022:接觸墊
104:積體裝置
106:底部填充元件
108:模製層
110:半導體晶粒
110A:頂表面
112:導電連接件
112A:金屬柱
112B:金屬蓋層
114:底部填充元件
116:模製層
116A:頂表面
116B:開口
118:導電凸塊

Claims (10)

  1. 一種半導體裝置封裝，包括：一封裝基板，具有一第一表面及與該第一表面相對的一第二表面；複數個積體被動裝置，接合到該第一表面，其中該些積體被動裝置包括一第一積體被動裝置及一第二積體被動裝置，且該第一積體被動裝置的厚度比該第二積體被動裝置大；一第一底部填充元件，設置於該第一表面之上並圍繞該些積體被動裝置，其中該第一底部填充元件與該第一積體被動裝置接觸的一第一部分的厚度比該第一底部填充元件與該第二積體被動裝置接觸的一第二部分大；一第一模製層，設置於該第一表面之上並圍繞該些積體被動裝置和該第一底部填充元件，其中該第一模製層具有與該第一底部填充元件不同的組成；一半導體晶粒，接合到該第二表面；一第二底部填充元件，設置於該第二表面之上並圍繞該半導體晶粒；一第二模製層，設置於該第二表面之上並圍繞該半導體晶粒和該第二底部填充元件，其中該第二模製層具有與該第二底部填充元件不同的組成；以及複數個導電凸塊，設置於該第二表面之上且鄰近該第二模製層；其中，該第一底部填充元件配置於該第一模製層與該第一表面之間並圍繞該些積體被動裝置與該封裝基板之間的導電接點，且該第二底部填充元件配置於該第二模製層與該第二表面之間並圍繞該半導體晶粒與該封裝基板之間的導電接點。
  2. 如請求項1之半導體裝置封裝，其中該第一底部填充元件具有比該第一模製層更高的熱膨脹係數，且該第二底部填充元件具有比該第二模製 層更高的熱膨脹係數；其中該第一模製層具有比該第一底部填充元件更高的楊氏模數，且該第二模製層具有比該第二底部填充元件更高的楊氏模數；以及其中該第一模製層具有比該第一底部填充元件更高的填充物含量百分比，且該第二模製層具有比該第二底部填充元件更高的填充物含量百分比。
  3. 如請求項1之半導體裝置封裝，其中該半導體晶粒從該第二模製層暴露，且其中該些導電凸塊與該第二表面直接接觸並從該第二模製層暴露。
  4. 如請求項1之半導體裝置封裝，其中該些導電凸塊設置於該第二模製層之上，且該半導體裝置封裝更包括形成在該第二模製層中並貫穿該第二模製層的複數個貫通孔，以將該些導電凸塊電連接到該封裝基板。
  5. 如請求項1之半導體裝置封裝，其中該半導體晶粒延伸越過兩個或兩個以上的該些積體被動裝置，且其中該第一底部填充元件的厚度是該些積體被動裝置的厚度的1/3至1/2。
  6. 一種半導體裝置封裝，包括：一封裝基板，具有一第一表面及與該第一表面相對的一第二表面；複數個積體被動裝置，接合到該第一表面，其中該些積體被動裝置包括一第一積體被動裝置及一第二積體被動裝置，且該第一積體被動裝置的厚度比該第二積體被動裝置大；一第一底部填充元件，設置於該第一表面之上並圍繞該些積體被動裝置，其中該第一底部填充元件與該第一積體被動裝置接觸的一第一部分的厚度比該第一底部填充元件與該第二積體被動裝置接觸的一第二部分大； 一第一模製層，設置於該第一表面之上並密封該些積體被動裝置和該第一底部填充元件，其中該第一模製層具有與該第一底部填充元件不同的組成；一第一半導體晶粒，接合到該第二表面；一第二底部填充元件，設置於該第二表面之上並圍繞該第一半導體晶粒；一第二模製層，設置於該封裝基板的該第二表面之上並密封該第一半導體晶粒和該第二底部填充元件，其中該第二模製層具有與該第二底部填充元件不同的組成；其中，該第一底部填充元件配置於該第一模製層與該第一表面之間並圍繞該些積體被動裝置與該封裝基板之間的導電接點，且該第二底部填充元件配置於該第二模製層與該第二表面之間並圍繞該半導體晶粒與該封裝基板之間的導電接點。
  7. 如請求項6之半導體裝置封裝，更包括：複數個導電凸塊，設置於該第二表面之上，且其中該第一底部填充元件的厚度是該些積體被動裝置的厚度的1/3至1/2。
  8. 如請求項6之半導體裝置封裝，更包括：一第二半導體晶粒，接合到該封裝基板的該第一表面，其中該第二半導體晶粒被該第一底部填充元件圍繞並被該第一模製層密封；以及一第三模製層，設置於該第一模製層與該第一底部填充元件之間且圍繞該第二半導體晶粒、該些積體被動裝置和該第一底部填充元件，其中該第三模製層具有與該第一模製層和該第一底部填充元件不同的組成。
  9. 一種形成半導體裝置封裝的方法，包括：將複數個積體被動裝置接合到一封裝基板的一第一表面，其中該些積體被 動裝置包括一第一積體被動裝置及一第二積體被動裝置，且該第一積體被動裝置的厚度比該第二積體被動裝置大；在該第一表面上形成一第一底部填充元件以圍繞該些積體被動裝置，其中該第一底部填充元件與該第一積體被動裝置接觸的一第一部分的厚度比該第一底部填充元件與該第二積體被動裝置接觸的一第二部分大；在該第一表面上形成一第一模製層以密封該些積體被動裝置和該第一底部填充元件，其中該第一模製層具有與該第一底部填充元件不同的組成；將一半導體晶粒接合到該封裝基板的與該第一表面相對的一第二表面；在該第二表面上形成一第二底部填充元件以圍繞該半導體晶粒；在該第二表面上形成一第二模製層以密封該半導體晶粒和該第二底部填充元件，其中該第二模製層具有與該第二底部填充元件不同的組成；以及設置複數個導電凸塊於該第二表面之上且鄰近該第二模製層；其中，該第一底部填充元件配置於該第一模製層與該第一表面之間並圍繞該些積體被動裝置與該封裝基板之間的導電接點，且該第二底部填充元件配置於該第二模製層與該第二表面之間並圍繞該半導體晶粒與該封裝基板之間的導電接點。
  10. 如請求項9之形成半導體裝置封裝的方法，其中該第一模製層具有比該第一底部填充元件更低的熱膨脹係數、比該第一底部填充元件更高的楊氏模數、比該第一底部填充元件更高的填充物含量百分比、或上述的組合；以及其中該第二模製層具有比該第二底部填充元件更低的熱膨脹係數、比該第二底部填充元件更高的楊氏模數、比該第二底部填充元件更高的填充物含量百分比、或上述的組合。
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