KR102667427B1 - 반도체 패키지 시스템 - Google Patents

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Abstract

본 발명에 따르면, 패키지 시스템이 제공된다. 실시예들에 따른 패키지 시스템은 기판; 상기 기판 상에 실장된 제1 반도체 패키지; 및 상기 제1 반도체 패키지 상에 제공된 방열 구조체를 포함하고, 상기 방열 구조체는: 상기 제1 반도체 패키지의 상면 상에 제공된 제1 부분: 및 상기 제1 부분과 연결되고, 상기 제1 반도체 패키지의 상기 상면보다 낮은 레벨에 제공된 하면을 갖는 제2 부분을 포함하되, 벤트 홀이 상기 기판의 엣지 영역과 상기 방열 구조체의 상기 제1 부분 사이에 제공될 수 있다.

Description

반도체 패키지 시스템{Semiconductor package system}
본 발명은 패키지 시스템, 보다 구체적으로 방열 구조체를 포함하는 반도체 패키지 시스템에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 이에 따라, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 과제는 열적 특성이 향상된 패키지 시스템 및 이를 포함하는 반도체 모듈을 제공하는 것에 있다.
본 발명은 반도체 패키지 시스템에 관한 것이다. 본 발명에 따르면, 반도체 패키지 시스템은 기판; 상기 기판 상에 실장된 제1 반도체 패키지; 및 상기 제1 반도체 패키지 상에 제공된 방열 구조체를 포함하고, 상기 방열 구조체는: 상기 제1 반도체 패키지의 상면 상에 제공된 제1 부분: 및 상기 제1 부분과 연결되고, 상기 제1 반도체 패키지의 상기 상면보다 낮은 레벨에 제공된 하면을 갖는 제2 부분을 포함하되, 벤트 홀이 상기 기판의 엣지 영역과 상기 방열 구조체 사이에 제공될 수 있다.
본 발명에 따르면, 방열 구조체는 제1 부분 및 제2 부분을 포함할 수 있다. 방열 구조체의 제2 부분은 기판에 견고하게 고정되어, 패키지 시스템의 구조적 안정성이 향상될 수 있다. 벤트 홀이 기판의 제1 엣지 영역 및 방열 구조체의 제1 부분 사이에 제공될 수 있다. 반도체 패키지들에서 발생한 열은 벤트 홀을 통해 패키지 시스템의 외부 공간으로 방출될 수 있다. 외부 공간의 공기는 벤트 홀을 통해 패키지 시스템의 캐비티 내로 유입되어, 반도체 패키지들을 냉각시킬 수 있다. 이에 따라, 패키지 시스템의 열적 특성이 보다 향상될 수 있다.
도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1c는 도 1a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 1d는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 1e는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 2a 및 도 2b는 실시예들에 따른 방열 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 실시예들에 따른 패키지 시스템을 설명하기 위한 도면들이다.
도 4a 및 도 4b는 실시예들에 따른 방열 구조체의 제조 방법을 설명하기 위한 도면들이다.
도 5a는 실시예들에 따른 반도체 모듈을 설명하기 위한 도면이다.
도 5d는 실시예들에 따른 반도체 모듈을 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 패키지 시스템 및 이를 포함하는 반도체 모듈을 설명한다. 반도체 패키지 시스템은 패키지 시스템 또는 반도체 모듈일 수 있다.
도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 1c는 도 1a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 1d는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 1e는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 패키지 시스템(1)은 기판(500), 제1 반도체 패키지(100), 제2 반도체 패키지(200), 제3 반도체 패키지(300), 방열 구조체(600), 및 제1 열전도층(710)을 포함할 수 있다.
기판(500)은 평면적 관점에서 센터 영역(CR) 및 엣지 영역들(ER1, ER2)을 가질 수 있다. 기판(500)의 엣지 영역들(ER1, ER2)은 제1 엣지 영역(ER1) 및 제2 엣지 영역들(ER2)을 포함할 수 있다. 기판(500)의 제1 및 제2 엣지 영역들(ER1, ER2)은 센터 영역(CR)을 둘러쌀 수 있다. 기판(500)의 제1 및 제2 엣지 영역들(ER1, ER2)은 센터 영역(CR)보다 기판(500)의 측면들(500c)에 인접할 수 있다. 제2 엣지 영역들(ER2) 각각은 기판(500)의 코너 영역들에 해당할 수 있다. 예를 들어, 제2 엣지 영역들(ER2)은 기판(500)의 인접한 두 측면들(500c)이 만나는 코너에 인접할 수 있다. 기판(500)의 제1 엣지 영역(ER1)은 제2 엣지 영역들(ER2) 사이에 제공되며, 기판(500)의 측면들(500c) 중 어느 하나와 인접할 수 있다. 일 예로, 회로 패턴을 갖는 인쇄회로기판(PCB)이 기판(500)으로 사용될 수 있다. 도전 단자들(550)이 기판(500)의 하면 상에 제공될 수 있다. 도전 단자들(550)은 솔더볼들, 범프들, 및 필라들 중에서 적어도 하나를 포함할 수 있다. 도전 단자들(550)은 예를 들어, 금속을 포함할 수 있다.
접지 패드(560)가 기판(500)의 상면(500a) 상에 제공될 수 있다. 도전 단자들(550) 중 적어도 하나는 접지 단자로 기능할 수 있다. 접지 전압이 접지 단자 및 기판(500)를 통해 접지 패드(560)에 인가될 수 있다.
제1 반도체 패키지(100)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 반도체 패키지(100)는 평면적 관점에서 기판(500)의 센터 영역(CR) 상에 배치될 수 있다. 제1 반도체 패키지(100)는 제1 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)을 포함할 수 있다. 인쇄회로기판(PCB) 또는 재배선층이 제1 기판(110)으로 사용될 수 있다. 제1 반도체칩(120)이 제1 기판(110) 상에 플립칩 실장될 수 있다. 제1 반도체칩(120) 및 제1 기판(110) 사이에 연결부들이 제공될 수 있다. 연결부들은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제1 반도체칩(120)은 시스템 온 칩(SOC), 로직 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체칩(120)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 제1 반도체칩(120)은 로직 회로, 메모리 회로, 디지털 집적 회로(IC), 무선 초고주파 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 2개의 회로들을 포함할 수 있다. 제1 반도체 패키지(100)에서 열이 발생한다는 것은 제1 반도체칩(120)에서 열이 발생한다는 것을 의미할 수 있다.
제1 몰딩막(130)이 제1 기판(110) 상에 배치되어, 제1 반도체칩(120)을 덮을 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)의 측면 및 상면을 덮어, 제1 반도체칩(120)을 밀봉할 수 있다. 도시된 바와 달리 제1 몰딩막(130)은 제1 반도체칩(120)의 상면을 노출시킬 수 있다. 제1 몰딩막(130)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제1 연결 단자들(150)이 기판(500) 및 제1 기판(110) 사이에 개재될 수 있다. 제1 반도체 패키지(100)는 제1 연결 단자들(150)을 통해 기판(500)과 전기적으로 연결될 수 있다. 본 명세서에서, 기판(500)과 전기적으로 연결된다는 것은 기판(500) 내의 배선들(505)과 전기적으로 연결된다는 것을 의미할 수 있다. 제1 연결 단자들(150)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(도 1d에서 H1)는 제1 연결 단자들(150)의 높이를 포함하는 것으로 정의될 수 있다. 본 명세서에서 어떤 구성 요소의 높이는 기판(500)의 상면(500a)과 수직한 방향에서 측정된 상기 구성 요소의 최대 거리를 의미할 수 있다. 제1 연결 단자들(150)의 피치는 도전 단자들(550)의 피치보다 작을 수 있다.
제2 반도체 패키지(200)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제2 반도체 패키지(200)는 평면적 관점에서 제1 반도체 패키지(100)와 이격 배치될 수 있다. 제2 반도체 패키지(200)는 제2 기판(210), 제2 반도체칩(220), 및 제2 몰딩막(230)을 포함할 수 있다. 인쇄회로기판(PCB) 또는 재배선층이 기판(500)으로 사용될 수 있다. 제2 반도체칩(220)이 제2 기판(210) 상에 배치될 수 있다. 제2 반도체칩(220)은 제1 반도체칩(120)과 다른 종류의 반도체칩일 수 있다. 즉, 제2 반도체 패키지(200)는 제1 반도체 패키지(100)와 다른 종류의 반도체 패키지일 수 있다. 예를 들어, 제2 반도체칩(220)은 메모리칩으로 기능할 수 있다. 메모리칩은 DRAM 칩을 포함할 수 있다. 다른 예로, 메모리칩은 SRAM, MRAM, 및/또는 낸드(nand) 플래시 메모리를 포함할 수 있다. 제2 반도체 패키지(200)에서 열이 발생한다는 것은 제2 반도체칩(220)에서 열이 발생한다는 것을 의미할 수 있다. 제2 반도체칩(220)은 본딩 와이어들에 의해 제2 기판과 전기적으로 연결될 수 있다. 다른 예로, 제2 반도체칩(220)은 플립칩 방식에 의해 실장될 수 있다. 제2 반도체 패키지(200)는 복수 개의 제2 반도체칩들(220)을 포함할 수 있다. 다른 예로, 제2 반도체 패키지(200)는 단수의 제2 반도체칩(220)을 포함할 수 있다. 제2 몰딩막(230)은 제2 반도체칩(220)의 측면 및 상면을 덮어, 제2 반도체칩(220)을 밀봉할 수 있다. 도시된 바와 달리, 제2 몰딩막(230)은 제2 반도체칩(220)의 측면을 덮되, 상면을 노출시킬 수 있다. 제2 몰딩막(230)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제2 연결 단자들(250)이 기판(500) 및 제2 기판(210) 사이에 개재될 수 있다. 제2 반도체 패키지(200)는 제2 연결 단자들(250)을 통해 기판(500)과 전기적으로 연결될 수 있다. 제2 연결 단자들(250)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제2 연결 단자들(250)의 피치는 도전 단자들(550)의 피치보다 더 작을 수 있다. 실장된 제2 반도체 패키지(200)의 높이(도 1d에서 H2)는 제2 연결 단자들(250)의 높이를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제2 반도체 패키지(200)의 높이(H2)는 제2 연결 단자들(250)의 높이, 제2 기판(210)의 높이, 및 제2 몰딩막(230)의 높이의 합과 동일할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 실장된 제2 반도체 패키지(200)의 높이(H2)보다 더 클 수 있다.
제2 반도체 패키지(200)는 복수 개로 제공될 수 있다. 제2 반도체 패키지들(200)은 서로 이격 배치될 수 있다. 도 1a와 같이 기판(500)의 측면들(500c)는 서로 대향되는 제1 측면 및 제2 측면을 포함할 수 있다. 제2 반도체 패키지들(200) 중 어느 하나는 평면적 관점에서 제1 반도체 패키지(100) 및 기판(500)의 제1 측면 사이에 배치되고, 제2 반도체 패키지들(200) 중 다른 하나는 평면적 관점에서 제1 반도체 패키지(100) 및 기판(500)의 제2 측면 사이에 배치될 수 있다. 제1 반도체 패키지(100)가 제2 반도체 패키지들(200) 사이에 배치되어, 제1 반도체 패키지(100) 및 제2 반도체 패키지들(200) 사이의 신호 전달 통로의 길이가 감소될 수 있다. 더불어, 반도체 패키지의 신호 무결성(signal integrity)과 같은 전기적 특성이 향상될 수 있다. 그러나, 제2 반도체 패키지들(200)의 개수 및 평면적 배치는 도 1a에 제약되지 않고 다양하게 변형될 수 있다.
제3 반도체 패키지(300)가 기판(500) 상에 실장될 수 있다. 제3 반도체 패키지(300)는 평면적 관점에서 제1 반도체 패키지(100) 및 제2 반도체 패키지들(200)과 이격 배치될 수 있다. 제3 반도체 패키지(300)는 제3 기판(310), 제3 반도체칩(320), 및 제3 몰딩막(330)을 포함할 수 있다. 재배선층 또는 인쇄회로기판이 제3 기판(310)으로 사용될 수 있다. 제3 반도체칩(320)은 제3 기판(310) 상에 플립칩 실장될 수 있다. 제3 반도체칩(320) 및 제3 기판(310) 사이에 연결부들이 제공될 수 있다. 연결부들은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제3 반도체칩(320)은 제1 반도체칩(120) 및 제2 반도체칩(220)과 다른 종류의 반도체칩일 수 있다. 즉, 제3 반도체 패키지(300)는 제1 및 제2 반도체 패키지들(100, 200)과 다른 종류의 반도체 패키지일 수 있다. 예를 들어, 제3 반도체칩(320)은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력 관리 칩으로 기능할 수 있다. 제3 반도체 패키지(300)에서 열이 발생한다는 것은 제3 반도체칩(320)에서 열이 발생한다는 것을 의미할 수 있다. 제3 몰딩막(330)이 제3 기판(310) 상에 제공되어, 제3 반도체칩(320)의 상면 및 측면을 덮을 수 있다. 다른 예로, 제3 몰딩막(330)은 제3 반도체칩(320)의 측면을 덮되, 상면을 노출시킬 수 있다. 제3 몰딩막(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제3 연결 단자들(350)이 기판(500) 및 제3 기판(310) 사이에 개재될 수 있다. 제3 반도체 패키지(300)는 제3 연결 단자들(350)을 통해 기판(500)과 전기적으로 연결될 수 있다. 제3 연결 단자들(350)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 제3 연결 단자들(350)의 피치는 도전 단자들(550)의 피치보다 더 작을 수 있다. 실장된 제3 반도체 패키지(300)의 높이(도 1d에서 H3)는 제3 연결 단자들(350)의 높이를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제3 반도체 패키지(300)의 높이(H3)는 제3 연결 단자들(350)의 높이, 제3 기판(310)의 높이, 및 제3 몰딩막(330)의 높이의 합으로 정의될 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 실장된 제3 반도체 패키지(300)의 높이(H3)보다 더 클 수 있다.
제3 반도체 패키지(300)는 도 1a와 같이 복수 개로 제공될 수 있다. 이 경우, 제3 반도체 패키지들(300)은 서로 이격 배치될 수 있다. 기판(500)의 측면들(500c)는 서로 대향되는 제3 측면 및 제4 측면을 포함할 수 있다. 기판(500)의 제3 측면은 제1 측면과 이웃할 수 있다. 제3 반도체 패키지들(300) 중 어느 하나는 평면적 관점에서 제1 반도체 패키지(100) 및 기판(500)의 제3 측면 사이에 배치되고, 제3 반도체 패키지들(300) 중 다른 하나는 평면적 관점에서 제1 반도체 패키지(100) 및 기판(500)의 제4 측면 사이에 배치될 수 있다. 제1 반도체 패키지(100)가 제3 반도체 패키지들(300) 사이에 배치되어, 제1 반도체 패키지(100) 및 제3 반도체 패키지들(300) 사이의 전원 공급 통로의 길이가 감소될 수 있다. 패키지 시스템(1)의 전원 무결성(power integrity)이 향상될 수 있다. 제3 반도체 패키지들(300)의 개수 및 평면적 배열은 도 1a에 도시된 바에 제약되지 않고 다양하게 변형될 수 있다.
방열 구조체(600)가 제1 내지 제3 반도체 패키지들(100, 200, 300) 상에 제공될 수 있다. 방열 구조체(600)는 제1 부분(610) 및 제2 부분(620)을 포함할 수 있다.
방열 구조체(600)의 제1 부분(610)은 기판(500)의 센터 영역(CR) 및 제1 엣지 영역(ER1)과 평면적 관점에서 중첩될 수 있다. 방열 구조체(600)의 제1 부분(610)은 제1 내지 제3 반도체 패키지들(100, 200, 300)의 상면들 상에 제공될 수 있다. 방열 구조체(600)의 제1 부분(610)은 서로 대향하는 제1 하면(610b) 및 제1 상면(610a)을 가질 수 있다. 방열 구조체(600)의 제1 하면(610b)은 제1 내지 제3 반도체 패키지들(100, 200, 300)의 상면들을 향할 수 있다. 방열 구조체(600)의 제1 하면(610b)은 제1 내지 제3 반도체 패키지들(100, 200, 300)의 상면들과 동일하거나 더 높은 레벨에 제공될 수 있다. 방열 구조체(600)의 제1 하면(610b)은 실질적으로 편평할 수 있다. 예를 들어, 제1 반도체 패키지(100) 상의 방열 구조체(600)의 제1 하면(610b), 제2 반도체 패키지(200) 상의 제1 하면(610b), 및 제3 반도체 패키지(300) 상의 제1 하면(610b)은 서로 실질적으로 동일한 레벨에 배치될 수 있다.
방열 구조체(600)의 제1 부분(610)이 제공되므로, 패키지 시스템(1)의 열적 특성이 향상될 수 있다. 예를 들어, 패키지 시스템(1) 동작 시, 제1 내지 제3 반도체 패키지들(100, 200, 300)에서 발생한 열들은 방열 구조체(600)의 제1 부분(610)으로 전달될 수 있다. 방열 구조체(600)는 열전도성 물질을 포함할 수 있다. 상기 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 방열 구조체(600)는 비교적 높은 열전도율을 가질 수 있다. 일 예로, 단일 금속층 또는 적층된 복수의 금속층들이 방열 구조체(600)로 사용될 수 있다. 방열 구조체(600)는 히트 싱크(heat sink) 또는 히트파이프(heatpipe)를 포함할 수 있다. 이에 따라, 방열 구조체(600)의 제1 부분(610)은 제1 내지 제3 반도체 패키지들(100, 200, 300)로부터 전달받은 열을 외부로 빠르게 방출시킬 수 있다.
제1 열전도층(710)이 제1 반도체 패키지(100) 및 방열 구조체(600)의 제1 부분(610) 사이에 개재될 수 있다. 제1 열전도층(710)은 제1 반도체 패키지(100)의 상면 및 방열 구조체(600)의 제1 하면(610b)과 물리적으로 접촉할 수 있다. 열전도층(710)은 공기보다 높은 열전도율을 가질 수 있다. 제1 열전도층(710)이 제1 반도체 패키지(100) 및 방열 구조체(600) 사이의 갭 영역을 채우므로, 제1 반도체 패키지(100)에서 발생한 열이 방열 구조체(600)로 보다 빠르게 전달될 수 있다. 제2 열전도층(720)이 제2 반도체 패키지(200) 및 방열 구조체(600) 사이에 제공될 수 있다. 제2 열전도층(720)은 제2 반도체 패키지(200)의 상면 및 방열 구조체(600)의 제1 하면(610b)과 물리적으로 접촉할 수 있다. 제2 열전도층(720)은 제2 반도체 패키지(200)에서 발생한 열을 방열 구조체(600)로 전달할 수 있다. 제3 열전도층(730)이 제3 반도체 패키지(300) 및 방열 구조체(600) 사이에 제공될 수 있다. 제3 열전도층(730)은 제3 반도체 패키지(300)의 상면 및 방열 구조체(600)의 제1 하면(610b)과 물리적으로 접촉할 수 있다. 제3 열전도층(730)은 제3 반도체 패키지(300)에서 발생한 열을 방열 구조체(600)로 전달할 수 있다. 제1 열전도층(710), 제2 열전도층(720), 및 제3 열전도층(730)은 열 인터페이스 물질들(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다.
방열 구조체(600)의 제2 부분(620)은 평면적 관점에서 제1 내지 제3 반도체 패키지들(100, 200, 300)과 이격되고, 기판(500)의 제2 엣지 영역(ER2)과 중첩될 수 있다. 방열 구조체(600)의 제2 부분(620)은 제1 부분(610)과 일체로 형성될 수 있다. 예를 들어, 방열 구조체(600)의 제2 부분(620)은 제1 부분(610)과 동일한 물질을 포함하고, 경계면 없이 연결될 수 있다.
도 1b 및 도 1d와 같이 방열 구조체(600)의 제2 부분(620)은 서로 대향하는 제2 하면(620b) 및 제2 상면(620a)을 가질 수 있다. 방열 구조체(600)의 제2 하면(620b)은 제1 하면(610b)과 연결되며, 제1 하면(610b)보다 더 낮은 레벨에 제공될 수 있다. 방열 구조체(600)의 제2 하면(620b)은 제1 내지 제3 반도체 패키지들(100, 200, 300)의 상면들(100a, 200a, 300a)보다 더 낮은 레벨에 제공될 수 있다. 방열 구조체(600)의 제2 상면(620a)은 제1 상면(610a)과 연결되며, 제1 상면(610a)보다 더 낮은 레벨에 제공될 수 있다. 방열 구조체(600)의 제2 부분(620)의 두께(D12)는 제1 부분(610)의 두께(D11)와 실질적으로 동일할 수 있다.
접착층(740)이 기판(100) 및 방열 구조체(600)의 제2 부분(620) 사이에 개재될 수 있다. 접착층(740)은 기판(100)의 제2 엣지 영역(ER2)의 상면(500a) 및 방열 구조체(600)의 제2 하면(620b)와 물리적으로 접촉할 수 있다. 방열 구조체(600)의 제2 부분(620)는 접착층(740)에 의해 기판(500)에 부착될 수 있다. 방열 구조체(600)가 제2 부분(620)을 포함하여, 기판(100)에 견고하게 고정될 수 있다. 이에 따라, 방열 구조체(600)의 구조적 안정성이 향상될 수 있다.
방열 구조체(600)가 제2 부분(620)은 복수 개로 제공될 수 있다. 제2 부분들(620) 각각은 도 1a와 같이 사각형의 형상을 가질 수 있다. 실시예들에 따르면, 방열 구조체(600)의 제2 부분들(620)의 평면 형상이 조절되어, 패키지 시스템(1)이 소형화될 수 있다. 다른 예로, 도 1e와 같이, 방열 구조체(600)의 제2 부분들(620) 중 어느 하나는 평면적 관점에서 “L”자 형상을 가질 수 있다. 제2 부분들(620) 중 다른 하나의 형상은 상기 어느 하나의 제2 부분(620)의 형상과 회전 대칭 관계에 있을 수 있다. 실시예들에 따르면, 방열 구조체(600)의 제2 부분들(620)의 평면 형상이 조절되어, 방열 구조체(600)가 보다 안정적으로 기판(500) 상에 고정될 수 있다. 제2 부분들(620)의 평면 형상은 도 1a 및 도 1e에 제약되지 않고 다양하게 변형될 수 있다. 이하, 설명의 간소화를 위해 단수의 제2 부분(620)에 관하여 기술한다.
실시예들에 따르면, 방열 구조체(600)는 전기 전도성을 가져, 제1 내지 제3 반도체 패키지들(100, 200, 300)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것을 의미한다. 방열 구조체(600)에 의해, 제1 내지 제3 반도체 패키지들(100, 200, 300)의 동작이 다른 패키지의 동작을 방해하거나 또는 다른 패키지에 의해 방해 받지 않을 수 있다.
방열 구조체(600) 내에 일정량 이상의 전하가 축적되면, 상기 전하가 방열 구조체(600)로부터 다른 전기 전도성 구성 요소로 흘러들어가 상기 전기 전도성 구성 요소를 손상시킬 수 있다. 상기 전기 전도성 구성요소는 제1 내지 제3 반도체칩들(120, 220, 320) 내의 집적 회로들과 배선들, 제1 내지 제3 기판들(110, 210, 310) 내의 배선, 제1 내지 제3 연결 단자들(150, 250, 350), 및 기판(500) 내의 배선들(505) 중에서 적어도 하나를 포함할 수 있다. 접착층(740)은 접지 패드(560) 및 방열 구조체(600)의 제2 부분(620)과 접촉하고, 전도성 접착 물질을 포함할 수 있다. 이 경우, 접지 패드(560) 및 접착층(740)을 통해 방열 구조체(600)에 접지 전압이 인가될 수 있다. 이에 따라, 방열 구조체(600)는 정전 방전(Electrostatic discharge, ESD)에 의한 패키지 시스템(1)의 전기적 손상을 방지할 수 있다. 다른 예로, 접착층(740)은 절연성 접착 물질을 포함할 수 있다.
방열 구조체(600)의 제1 부분(610)은 도 1a, 도 1b, 도 1c와 같이 기판(500)의 제1 엣지 영역(ER1) 상에 제공될 수 있다. 상기 방열 구조체(600)의 제1 부분(610)은 기판(500)의 제1 엣지 영역(ER1)의 상면(500a)과 수직적으로 이격될 수 있다. 벤트 홀(VH)이 기판(500)의 제1 엣지 영역(ER1)의 상면(500a) 및 방열 구조체(600)의 제1 부분(610)의 제1 하면(610b) 사이에 제공될 수 있다.
기판(500) 및 방열 구조체(600)의 제1 부분(610) 사이에 캐비티(800)가 제공될 수 있다. 구체적으로, 기판(500)의 센터 영역(CR)의 상면(500a) 및 방열 구조체(600)의 제1 부분(610) 사이에 캐비티(800)가 제공될 수 있다. 캐비티(800)는 기판(100)의 제1 엣지 영역(ER1) 상으로 연장될 수 있다. 제1 내지 제3 반도체 패키지들(100, 200, 300)의 측면들은 캐비티(800)에 노출될 수 있다. 캐비티(800)는 공기와 같은 기체에 의해 점유될 수 있다. 벤트 홀(VH)은 캐비티(800)와 연결될 수 있다. 패키지 시스템(1) 동작 시, 반도체 패키지들(100, 200, 300)에서 발생한 열은 캐비티(800) 내의 공기로 전달되고, 상기 공기는 벤트 홀(VH)을 통해 외부로 빠르게 방출될 수 있다. 도 1a 내지 도 1c에서 화살표는 벤트 홀(VH)을 통한 공기의 흐름을 모식적으로 나타낸다. 벤트 홀(VH)은 패키지 시스템(1)의 외부 공간과 연결될 수 있다. 외부 공간의 공기가 벤트 홀(VH)을 통해 캐비티(800) 내에 유입될 수 있다. 상기 외부 공간의 공기는 캐비티(800) 내의 공기보다 낮은 온도를 가질 수 있다. 상기 외부 공간의 공기에 의해 반도체 패키지들(100, 200, 300)이 보다 빠르게 냉각될 수 있다. 이에 따라, 패키지 시스템(1)의 열적 특성이 보다 향상될 수 있다.
패키지 시스템(1) 동작 시, 제1 반도체 패키지(100)에서 많은 열이 발생될 수 있다. 예를 들어, 제1 반도체 패키지(100)는 제2 반도체 패키지(200), 제3 반도체 패키지(300), 및 제1 수동 소자(410)보다 많은 열을 발생시킬 수 있다. 제1 반도체 패키지(100)의 열적 특성은 제2 및 제3 반도체 패키지들(200, 300)의 열적 특성보다 패키지 시스템(1)의 동작 특성에 많은 영향을 미칠 수 있다. 제1 반도체 패키지(100)의 열적 특성이 향상될수록, 패키지 시스템(1)의 동작 특성이 향상될 수 있다. 제1 반도체 패키지(100)에서 발생한 열은 벤트 홀(VH)을 통해 외부로 방출되므로, 패키지 시스템(1)의 동작 특성이 향상될 수 있다. 제1 내지 제3 열전도층들(710, 720, 730)은 방열 구조체(600)보다 낮은 열전도율을 가질 수 있다. 도 1d와 같이, 제1 열전도층(710)의 두께(A1)가 감소할수록, 제1 반도체 패키지(100)에서 발생한 열이 방열 구조체(600)로 더 빠르게 방출될 수 있다. 실시예들에 따르면, 제1 열전도층(710)의 두께(A1)는 방열 구조체(600)의 제1 하면(610b) 및 제2 하면(620b)과 접촉하는 열전도층들의 두께들 중에서 가장 작을 수 있다. 여기에서, 열전도층들은 제1 내지 제3 열전도층들(710, 720, 730)을 포함할 수 있다. 상기 열전도층들은 후술할 접착층(740)을 더 포함할 수 있다. 제1 열전도층(710)의 두께(A1)는 예를 들어, 제2 열전도층(720)의 두께(A2) 및 제3 열전도층(730)의 두께(A3)보다 작을 수 있다. 이에 따라, 제1 반도체 패키지(100)에서 발생하는 열이 방열 구조체(600)로 보다 빠르게 전달될 수 있다. 패키지 시스템(1)은 향상된 동작 특성을 나타낼 수 있다. 접착층(740)의 두께(A4)는 제1 열전도층(710)의 두께(A1)보다 더 작을 수 있다. 이에 따라, 제1 반도체 패키지(100)에서 발생한 열이 제1 열전도층(710)을 통해 방열 구조체(600)로 더 빠르게 전달될 수 있다.
제1 반도체 패키지(100)는 도 1b와 같이, 기판(500)의 배선(505)을 통해 제2 반도체 패키지(200), 제3 반도체 패키지(300), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제2 반도체 패키지(200)는 기판(500)의 배선(505)을 통해 제1 반도체 패키지(100), 제3 반도체 패키지(300), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제3 반도체 패키지(300)는 기판(500)의 배선(505)을 통해 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 도전 단자들(550)과 전기적으로 연결될 수 있다.
제1 수동 소자(410)가 도 1d와 같이 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 수동 소자(410)는 제1 내지 제3 반도체 패키지들(100, 200, 300)과 평면적 관점에서 이격 배치될 수 있다. 제1 수동 소자(410)는 인덕터, 저항기, 및 캐패시터 중에서 어느 하나를 포함할 수 있다. 제1 연결 단자부들이 기판(500) 및 제1 수동 소자(410) 사이에 더 제공될 수 있다. 제1 연결 단자부들은 예를 들어, 솔더, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제1 수동 소자(410)의 높이(H4)는 제1 연결 단자부들의 높이를 포함하는 것으로 정의될 수 있다. 실장된 제1 수동 소자(410)의 높이(H4)는 기판(500)의 상면(500a)과 제1 수동 소자(410)의 최상부면 사이의 거리와 실질적으로 동일할 수 있다. 도시된 바와 달리, 제1 수동 소자(410)는 복수로 제공될 수 있다. 제1 수동 소자들(410)의 개수 및 평면적 배치는 다양하게 변형될 수 있다. 이하, 단수의 제1 수동 소자(410)에 대해 기술한다.
실시예들에 따르면, 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합은 실장된 제1 수동 소자(410)의 높이(H4)보다 더 클 수 있다. 제1 수동 소자(410)가 기판(500)의 상면(500a) 상에 제공되더라도, 제1 열전도층(710)은 제1 반도체 패키지(100) 및 방열 구조체(600)와 물리적으로 접촉할 수 있다.
전자 소자(430)가 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 전자 소자(430)는 수정 발진기(Crystal Oscillator)와 같은 오실레이터 또는 실시간 클럭(real-time clock)을 포함할 수 있다. 도전 연결 단자가 전자 소자(430) 및 기판(500)의 상면(500a) 사이에 더 제공되어, 전자 소자(430) 및 기판(500)과 전기적으로 연결될 수 있다. 실장된 전자 소자(430)의 높이(H5)는 도전 연결 단자의 높이를 포함하는 것으로 정의될 수 있다. 실장된 전자 소자(430)의 높이(H5)는 예를 들어, 도전 연결 단자의 높이 및 실장되기 이전의 전자 소자(430)의 높이의 합과 동일할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합은 실장된 전자 소자(430)의 높이(H5)보다 더 클 수 있다. 전자 소자(430)가 기판(500)의 상면(500a) 상에 제공되더라도, 제1 반도체 패키지(100)에서 발생된 열이 제1 열전도층(710)을 통해 방열 구조체(600)로 원활하게 방출될 수 있다. 다른 예로, 전자 소자(430)는 제공되지 않을 수 있다.
언더필막(360)이 기판(500) 및 제3 기판(310) 사이의 갭 영역에 제공되어, 제3 연결 단자들(350)을 밀봉할 수 있다. 언더필막(360)은 절연성 폴리머를 포함할 수 있다.
댐(dam) 구조물(590)이 도 1d와 같이 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 댐 구조물(590)은 도 1a와 같이 제3 반도체 패키지(300)와 제1 수동 소자(410) 사이, 제3 반도체 패키지(300)와 제1 반도체 패키지(100) 사이 또는 제3 반도체 패키지(300)와 제2 반도체 패키지(200) 사이에 배치될 수 있다. 댐 구조물(590)은 액상 수지를 포함할 수 있다. 일 예, 댐 구조물(590)은 기판(500)의 최상부층과 동일한 물질을 포함하고, 경계면 없이 연결될 수 있다. 다른 예로, 댐 구조물(590)은 기판(500)과 다른 물질을 포함할 수 있다. 예를 들어, 댐 구조물(590)은 언더필막(1360)과 동일한 물질로 형성될 수 있다. 댐 구조물(590)의 높이는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합과 동일하거나 더 작을 수 있다. 댐 구조물(590)은 언더필막(360)이 제1 반도체 패키지(100)와 기판(500) 사이, 제2 반도체 패키지(200)와 기판(500) 사이, 또는 제1 수동 소자(410)와 기판(500) 사이로 연장되는 것을 방지할 수 있다. 댐 구조물(590)은 도 1a와 같이, 복수 개로 제공될 수 있다. 댐 구조물들(590)은 서로 이격 배치될 수 있다.
댐 구조물들(590)의 배치 및 개수는 다양하게 변형될 수 있다. 예를 들어, 제1 언더필막(미도시)이 기판(500) 및 제1 기판(110) 사이의 갭 영역에 더 제공될 수 있다. 댐 구조물들(590)은 제1 반도체 패키지(100) 및 제1 수동 소자(410) 사이에 배치될 수 있다. 다른 예로, 제2 언더필막이 기판(500) 및 제2 기판(210) 사이의 갭 영역에 더 제공될 수 있다. 댐 구조물들(590)은 제2 반도체 패키지(200) 및 제1 수동 소자(410) 사이에 배치될 수 있다.
도 2a 및 도 2b는 실시예들에 따른 방열 구조체의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2a를 참조하면, 예비 방열 구조체(601)가 준비될 수 있다. 예비 방열 구조체(601)의 상면 및 하면은 실질적으로 편평(扁平, flat)할 수 있다. 예비 방열 구조체(601)의 두께(D10)는 균일할 수 있다. 일 예로, 금속판이 예비 방열 구조체(601)로 사용될 수 있으나, 이에 제한되지 않는다.
프레스 장치가 준비될 수 있다. 프레스 장치는 하부 프레스 몰드(910) 및 상부 프레스 몰드(920)를 포함할 수 있다. 예비 방열 구조체(601)는 하부 프레스 몰드(910) 및 상부 프레스 몰드(920) 사이에 제공될 수 있다.
도 2b를 참조하면, 하부 프레스 몰드(910) 및 상부 프레스 몰드(920)를 사용한 프레싱 공정이 예비 방열 구조체(601)에 수행되어, 방열 구조체(600)를 형성할 수 있다. 방열 구조체(600)는 하부 프레스 몰드(910)의 상면 및 상부 프레스 몰드(920)의 하면에 대응되는 형상을 가질 수 있다. 예를 들어, 방열 구조체(600)는 제1 부분(610) 및 제2 부분(620)을 포함할 수 있다. 방열 구조체(600)의 제2 부분(620)의 두께(D12)는 제1 부분(610)의 두께(D11)와 실질적으로 동일할 수 있다. 이 후, 방열 구조체(600)는 하부 프레스 몰드(910) 및 상부 프레스 몰드(920)로부터 분리될 수 있다. 이에 따라, 도 1a, 도 1b, 및 도 1c에서 설명한 방열 구조체(600)가 제조될 수 있다. 실시예들에 따르면, 방열 구조체(600)가 프레싱 공정을 사용하여 되므로, 방열 구조체(600)의 제조 공정이 단순화 및 간소화될 수 있다. 방열 구조체(600)의 제조 시간 및 제조 비용이 감소할 수 있다.
도 3a 내지 도 3c는 실시예들에 따른 패키지 시스템을 설명하기 위한 도면들이다. 도 3a는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 3b는 도 1a의 Ⅱ-Ⅱ'선을 따라 자른 단면에 대응된다. 도 3c는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1a, 도 3a, 도 3b, 및 도 3c를 참조하면, 기판(500), 제1 반도체 패키지(100), 제2 반도체 패키지(200), 제3 반도체 패키지(300), 방열 구조체(600), 및 접착층(700)을 포함할 수 있다.
방열 구조체(600)는 앞서 도 1a 내지 도 1e에서 설명한 바와 실질적으로 동일한 제1 부분(610) 및 제2 부분(620)을 포함할 수 있다. 방열 구조체(600)의 제1 하면(610b) 및 제2 하면(620b)은 앞서 설명한 바와 실질적으로 동일할 수 있다. 다만, 방열 구조체(600)의 제1 부분(610)의 제1 상면(610a)은 제2 부분(620)의 제2 상면(620a)과 실질적으로 동일한 레벨에 제공될 수 있다. 방열 구조체(600)의 상면(610a, 620a)은 편평할 수 있다. 본 명세서에서 편평하다는 것은 공정상 발생할 수 있는 오차 범위의 오류를 포함할 수 있다. 방열 구조체(600)의 제1 부분(610)의 두께(D11)는 제2 부분(620)의 두께(D12')보다 더 작을 수 있다.
도 3c와 같이 수동 소자(410), 전자 소자(430), 및 댐 구조물(590) 중 적어도 하나가 기판(500)의 상면 상에 더 제공될 수 있다.
도 4a 및 도 4b는 실시예들에 따른 방열 구조체의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4a를 참조하면, 예비 방열 구조체(602)가 준비될 수 있다. 일 예로, 금속판이 예비 방열 구조체(602)로 사용될 수 있다. 예비 방열 구조체(602)는 제1 부분(610'') 및 제2 부분(620'')을 포함할 수 있다. 예비 방열 구조체(602)의 제2 부분(620'')의 두께(D12')는 제1 부분(610'')의 두께와 실질적으로 동일할 수 있다. 예비 방열 구조체(602)의 상면 및 하면 각각은 실질적으로 편평할 수 있다. 예를 들어, 예비 방열 구조체(602)의 제2 부분(620'')의 상면은 제1 부분(610'')의 하면과 실질적으로 동일한 레벨에 제공되고, 제2 부분(620'')의 하면은 제1 부분(610'')의 하면과 실질적으로 동일한 레벨에 제공될 수 있다.
도 4a 및 도 4b를 차례로 참조하면, 예비 방열 구조체(602)의 하면의 적어도 일부가 리세스되어, 방열 구조체(600)를 형성할 수 있다. 예를 들어, 예비 방열 구조체(602)의 하면을 리세스하는 것은 밀링(milling)과 같은 기계적 방법에 의해 수행될 수 있다. 상기 밀링 공정은 예비 방열 구조체(602)의 제1 부분(610'')의 하면 상에 수행되나, 제2 부분(620'')의 하면 상에 수행되지 않을 수 있다. 이에 따라, 방열 구조체(600)의 제1 부분(610)의 제1 하면(610b)은 제2 하면(620b)과 다른 레벨에 제공될 수 있다. 방열 구조체(600)의 제1 상면(610a)은 제2 상면(620a)과 실질적으로 동일한 레벨에 제공될 수 있다. 따라서, 방열 구조체(600)의 제1 부분(610)의 두께(D11)는 제2 부분(620)의 두께(D12')보다 더 작을 수 있다. 지금까지 설명한 예들에 의해 도 3a 내지 도 3c에서 설명한 방열 구조체(600)가 제조될 수 있다.
도 5a는 실시예들에 따른 반도체 모듈을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 반도체 모듈(10)은 보드(1000), 패키지 시스템(1), 및 상부 방열 구조체(1600)를 포함할 수 있다. 예를 들어, 인쇄회로기판이 보드(1000)로 사용될 수 있다. 도전 패드들(1500)이 보드(1000)의 상면 상에 제공될 수 있다. 도전 패드들(1500)은 보드(1000)의 내부 배선들(미도시)과 전기적으로 연결될 수 있다. 본 명세서에서 보드(1000)와 전기적으로 연결된다는 것은 보드(1000)의 내부 배선들과 전기적으로 연결되는 것을 의미할 수 있다.
도 1a 내지 도 1d에서 설명한 패키지 시스템(1)이 보드(1000) 상에 실장되어, 반도체 모듈(10)이 형성될 수 있다. 패키지 시스템(1)의 실장은 도전 단자들(550)이 보드(1000)를 향하도록 패키지 시스템(1)을 보드(1000) 상에 제공하는 것 및 상기 도전 단자들(550)을 도전 패드들(1500)과 접속시키는 것을 포함할 수 있다. 방열 구조체(600)의 제2 부분(620)이 생략된 경우, 패키지 시스템(1)의 실장 공정에서 패키지 시스템(1)의 휨(warpage)이 발생할 수 있다. 실시예들에 따르면, 방열 구조체(600)의 제2 부분(620) 및 기판(500)의 결합에 의해 패키지 시스템(1)의 구조적 안정성이 향상될 수 있다. 이에 따라, 패키지 시스템(1)의 실장 공정에서 패키지 시스템(1)의 휨이 방지/감소될 수 있다.
상부 방열 구조체(1600)가 패키지 시스템(1) 상에 제공될 수 있다. 예를 들어, 상부 방열 구조체(1600)는 방열 구조체(600)의 제1 상면(610a) 및 제2 상면(620a) 상에 제공될 수 있다. 예를 들어, 상부 방열 구조체(1600)의 하부면(1610b, 1620b)은 제1 하부면(1610b) 및 제2 하부면(1620b)을 포함할 수 있다. 상부 방열 구조체(1600)의 제1 하부면(1610b)은 방열 구조체(600)의 제1 상면(610a) 상에 제공되고, 방열 구조체(600)의 제1 부분(610)과 평면적 관점에서 중첩될 수 있다. 상부 방열 구조체(1600)의 제2 하부면(1620b)은 방열 구조체(600)의 제2 부분(620) 상에 제공되고, 제2 상면(620a)과 평면적 관점에서 중첩될 수 있다. 상부 방열 구조체(1600)는 제2 하부면(1620b)은 제1 하부면(1610b)과 연결되며, 제1 하부면(1610b)보다 더 낮은 레벨에 제공될 수 있다. 상부 방열 구조체(1600)는 제1 하부면(1610b) 및 제2 하부면(1620b) 사이의 레벨 차이는 방열 구조체(600)의 제1 상면(610a) 및 제2 상면(620a) 사이의 레벨 차이에 의해 결정될 수 있다.
상부 방열 구조체(1600)의 상부면(1600a)은 실질적으로 편평할 수 있다. 상부 방열 구조체(1600)의 상부면(1600a) 및 제2 하부면(1620b) 사이의 레벨 차이는 상부면(1600a) 및 제1 하부면(1610b) 사이의 레벨 차이 보다 더 클 수 있다. 상부 방열 구조체(1600)의 제공은 패키지 시스템(1)의 실장 공정 후, 수행될 수 있다.
상부 열전도층(1700)이 방열 구조체(600) 및 상부 방열 구조체(1600) 사이에 개재되어, 방열 구조체(600) 및 상부 방열 구조체(1600) 사이의 갭을 채울 수 있다. 상부 열전도층(1700)은 예를 들어, 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 패키지 시스템(1) 동작 시, 반도체 패키지들(100, 200, 300)에서 발생한 열은 방열 구조체(600) 및 상부 열전도층(1700)을 통해 상부 방열 구조체(1600)로 전달될 수 있다.
반도체 패키지(2000)가 보드(1000)의 상면 상에 더 실장될 수 있다. 반도체 패키지(2000)는 패키지 시스템(1)과 옆으로 이격될 수 있다. 상부 방열 구조체(1600)는 반도체 패키지(2000) 상으로 연장될 수 있다. 반도체 패키지(2000) 및 상부 방열 구조체(1600) 사이에 제4 열전도층(2700)이 더 개재될 수 있다. 반도체 패키지(2000)에서 발생한 열은 제4 열전도층(2700)을 통해 상부 방열 구조체(1600)로 전달될 수 있다.
도전 단자들(550)의 피치는 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 수 있다. 도전 패드들(1500)의 피치(P4)는 규격화되어 있을 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 JEDEC 표준 규격을 만족할 수 있다. 도전 패드들(1500)의 피치(P4)는 비교적 클 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 0.65mm이상일 수 있다.
제1 반도체 패키지(100) 제2 반도체 패키지(200), 및 제3 반도체 패키지(300)가 보드(1000) 상에 직접 실장되는 경우, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 것이 요구될 수 있다. 실시예들에 따르면, 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 제3 반도체 패키지(300)는 기판(500)을 통해 보드(1000)와 접속할 수 있다. 이에 따라, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3)가 도전 패드들(1500)의 피치(P4)에 제약되지 않고 자유롭게 설계될 수 있다.
제1 연결 단자들(150)의 피치(P1)는 도전 패드들(1500)의 피치(P4)보다 작을 수 있다. 예를 들어, 제1 연결 단자들(150)의 피치(P1)는 0.4mm이하일 수 있다. 이에 따라, 제1 연결 단자들(150)이 보다 밀집하여 제공되어, 제1 반도체 패키지(100)의 평면적이 감소될 수 있다. 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(1500)의 피치(P4)보다 작을 수 있다. 예를 들어, 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 0.4mm이하일 수 있다. 이에 따라, 제2 반도체 패키지(200) 및 제3 반도체 패키지(300)가 소형화될 수 있다. 제1 내지 제3 반도체 패키지들(100, 200, 300)이 소형화되므로, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 거리들이 감소될 수 있다. 이에 따라, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 전기적 신호 통로의 길이들이 감소할 수 있다. 패키지 시스템(1)의 동작 속도 및 신뢰성이 향상될 수 있다.
제2 수동 소자(420)가 보드(1000)의 하면 상에 더 실장될 수 있다. 제2 연결 단자부들이 보드(1000) 및 제2 수동 소자(420) 사이에 더 제공될 수 있다. 제2 수동 소자(420)는 제2 연결 단자부들을 통해 보드(1000)와 접속할 수 있다. 제2 연결 단자부들은 예를 들어, 솔더, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들의 높이를 포함하는 것으로 정의될 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 보드(1000)의 하면과 제2 수동 소자(420)의 최하부면 사이의 거리와 실질적으로 동일할 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 두께(A1)의 합보다 클 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)가 크더라도, 제2 수동 소자(420)는 기판(500)을 통해 패키지 시스템(1)과 전기적으로 연결될 수 있다.
제2 수동 소자(420)는 제1 내지 제3 반도체 패키지들(100, 200, 300) 중 어느 하나와 전기적으로 연결될 수 있다. 제2 수동 소자(420)는 평면적 관점에서 반도체 패키지들(100, 200, 300) 중 상기 하나와 평면적 관점에서 중첩되거나 인접하여 제공될 수 있다. 이에 따라, 제2 수동 소자(420)와 반도체 패키지들(100, 200, 300) 중 상기 하나 사이의 신호 길이가 감소될 수 있다. 이에 따라, 반도체 모듈(10)의 전기적 특성이 향상될 수 있다.
도시되지 않았으나, 제2 수동 소자(420)는 복수 개로 제공될 수 있다. 이 경우, 제2 수동 소자들(420)의 높이들(H6)은 서로 동일 또는 상이할 수 있다.
도 5b은 실시예들에 따른 반도체 모듈을 설명하기 위한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5b를 참조하면, 반도체 모듈(2)은 보드(1000), 패키지 시스템(1A), 및 상부 방열 구조체(1600)를 포함할 수 있다.
반도체 모듈(11)의 형성하는 것은 도 3a 내지 도 3c에서 설명한 패키지 시스템(1A)을 보드(1000) 상에 실장하는 것 및 방열 구조체(600)을 패키지 시스템(1A) 상에 제공하는 것을 포함할 수 있다. 패키지 시스템(1A)의 실장 및 방열 구조체(600)의 제공은 도 5a에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 상부 방열 구조체(1600)의 제2 하부면(1621b)은 제1 하부면(1610b)과 실질적으로 동일한 레벨에 제공될 수 있다.
상부 열전도층(1700)이 방열 구조체(600) 및 상부 방열 구조체(1600) 사이에 더 개재될 수 있다. 상부 방열 구조체(1600)는 반도체 패키지(2000)의 상면 상으로 연장될 수 있다. 반도체 패키지(2000) 및 제2 수동 소자(420)가 보드(1000)의 상면 및 하면 상에 각각 더 제공될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판 상에 실장된 제1 반도체 패키지 및 제2 반도체 패키지;
    상기 제1 및 제2 반도체 패키지들 상에 제공된 방열 구조체;
    상기 방열 구조체와 상기 제1 반도체 패키지 사이의 제1 열전도층; 및
    상기 방열 구조체와 상기 제2 반도체 패키지 사이의 제2 열전도층을 포함하고,
    상기 방열 구조체는:
    상기 제1 반도체 패키지의 상면 상의 제1 부분: 및
    상기 제1 부분과 연결되고, 상기 제1 반도체 패키지의 상기 상면보다 낮은 레벨에 제공된 하면을 갖는 제2 부분을 포함하되,
    상기 제1 반도체 패키지의 높이는 상기 제2 반도체 패키지의 높이보다 크고,
    상기 제1 열전도층의 두께는 상기 제2 열전도층의 두께보다 작고,
    벤트 홀이 상기 기판의 엣지 영역과 상기 방열 구조체의 상기 제1 부분 사이에 제공되는 반도체 패키지 시스템.
  2. 제 1항에 있어서,
    상기 기판의 센터 영역 및 상기 방열 구조체의 상기 제1 부분 사이에 캐비티가 제공되며, 상기 제1 및 제2 반도체 패키지들의 모든 측면들은 상기 캐비티에 노출되고,
    상기 벤트 홀은 상기 캐비티와 연결되는 반도체 패키지 시스템.
  3. 삭제
  4. 제 1항에 있어서,
    상기 기판 및 상기 방열 구조체의 상기 제2 부분 사이에 개재된 접착층을 더 포함하는 반도체 패키지 시스템.
  5. 제 1항에 있어서,
    상기 벤트 홀은 외부와 연결되는 반도체 패키지 시스템.
  6. 제 1항에 있어서,
    상기 기판의 상기 엣지 영역은:
    상기 벤트 홀이 제공되는 제1 엣지 영역; 및
    제2 엣지 영역을 포함하되,
    상기 방열 구조체의 상기 제2 부분은 상기 제2 엣지 영역 상에 제공되는 반도체 패키지 시스템.
  7. 제 1항에 있어서,
    상기 방열 구조체의 상기 제2 부분의 상기 하면은 상기 제1 부분의 하면보다 낮은 레벨에 배치되고,
    상기 방열 구조체의 상기 제2 부분의 상면은 상기 제1 부분의 상면보다 낮은 레벨에 배치되는 반도체 패키지 시스템.
  8. 제1 엣지 영역 및 제2 엣지 영역을 갖는 기판;
    상기 기판 상에 실장된 반도체 패키지들;
    상기 기판 상에 제공되며 제1 부분과 제2 부분을 포함하는 방열 구조체, 상기 제1 부분은 상기 제1 엣지 영역에서 상기 반도체 패키지들의 상면들에 위치하고, 상기 제2 부분은 상기 제1 부분과 연결되고, 상기 제2 부분은 상기 제2 엣지 영역에 위치하며, 그리고 상기 제2 부분은 상기 반도체 패키지들의 상기 상면들보다 낮은 레벨에 제공된 하면을 갖고; 및
    상기 기판과 상기 방열 구조체의 상기 제2 부분 사이에 개재된 접착층을 포함하되,
    상기 기판의 상기 제1 엣지 영역 및 상기 방열 구조체의 상기 제1 부분 사이에 벤트 홀이 제공되고,
    상기 기판의 상기 제1 엣지 영역 및 상기 제2 엣지 영역은 상기 기판의 측면과 인접하여 제공되고,
    상기 방열 구조체는 상기 제1 및 제2 엣지 영역에서 끝나는 반도체 패키지 시스템.
  9. 센터 영역, 제1 엣지 영역, 및 제2 엣지 영역을 갖는 기판;
    상기 기판의 상기 센터 영역 상에 실장된 반도체 패키지; 및
    상기 반도체 패키지 상에 제공된 방열 구조체를 포함하고,
    상기 방열 구조체는:
    상기 기판의 제1 엣지 영역 및 상기 반도체 패키지 상에 제공되고, 서로 반대되는 제1 상면과 제1 하면; 및
    상기 기판의 제2 엣지 영역과 중첩되고, 서로 반대되는 제2 상면과 제2 하면을 포함하고,
    상기 제1 상면과 상기 제2 상면은 동일한 레벨에 제공되고,
    상기 제1 하면은 상기 반도체 패키지의 상면과 동일하거나 더 높은 레벨에 제공되고,
    상기 제2 하면은 상기 반도체 패키지의 상기 상면보다 낮은 레벨에 제공되고,
    상기 기판의 상기 제1 엣지 영역 및 상기 제2 엣지 영역은 상기 기판의 측면과 인접하여 제공되고,
    상기 방열 구조체는 상기 제1 및 제2 엣지 영역에서 끝나는 반도체 패키지 시스템.
  10. 제 9항에 있어서,
    벤트 홀이 상기 기판의 상기 제1 엣지 영역 및 상기 방열 구조체의 상기 제1 하면 사이에 제공된 반도체 패키지 시스템.
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US11978729B2 (en) * 2021-07-08 2024-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device package having warpage control and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070045835A1 (en) 2005-08-31 2007-03-01 Chun-Hung Lin Chip package structure
US20070200225A1 (en) 2006-02-28 2007-08-30 Ruzaini Ibrahim Heat sink for semiconductor package
US20130258599A1 (en) 2012-03-30 2013-10-03 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US20140340849A1 (en) * 2013-05-16 2014-11-20 Hyun-Ki Kim Semiconductor package having heat spreader and method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070045835A1 (en) 2005-08-31 2007-03-01 Chun-Hung Lin Chip package structure
US20070200225A1 (en) 2006-02-28 2007-08-30 Ruzaini Ibrahim Heat sink for semiconductor package
US20130258599A1 (en) 2012-03-30 2013-10-03 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US20140340849A1 (en) * 2013-05-16 2014-11-20 Hyun-Ki Kim Semiconductor package having heat spreader and method of forming the same

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