CN103107146B - 半导体封装件及其制造方法 - Google Patents

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    • H01L2225/06586—Housing with external bump or bump-like connectors
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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Abstract

本发明提供了一种半导体封装件，包括：内部封装件，其包括利用内部密封件进行密封的至少一个半导体芯片；外部衬底，在其上安装所述内部封装件；以及对所述内部封装件进行密封的外部密封件。本发明还提供了制造半导体封装件的方法，包括步骤：形成包括至少一个半导体芯片的内部封装件；在外部衬底上安装所述内部封装件；以及利用外部密封件对所述内部封装件进行密封。内部密封件和外部密封件具有不同的杨氏模量，例如，内部密封件的杨氏模量小于外部密封件的杨氏模量。因此，半导体封装件不容易受到翘曲的影响，并且在随后的半导体封装工艺中相对容易地进行操作。

Description

半导体封装件及其制造方法
相关申请的交叉引用
本申请要求2011年10月4日在韩国知识产权局提交的韩国专利申请No.10-2011-0100767的优先权，该项专利申请的内容通过引用结合于此。
技术领域
本发明思想涉及半导体封装件，具体而言，涉及具有减小压力的半导体封装件和/或其制造方法。
背景技术
通常，通过在晶片上执行若干半导体工艺而形成的半导体芯片经历封装工艺从而形成半导体封装件。半导体封装件可以包括：半导体芯片；在其上安装半导体芯片的印刷电路板（PCB）；将半导体芯片电连接至PCB的接合线或凸块；以及对半导体芯片进行密封的密封件。随着半导体封装件的集成度越高，就越希望半导体封装件的可靠性和可使用性。
发明内容
本发明思想提供了一种具有减小压力的半导体封装件，其易于在半导体封装工艺中进行操作并且减小了或有效地防止了翘曲，以及/或者提供了一种制造该半导体封装件的方法。
根据本发明思想的一个示例实施例，一种半导体封装件可以包括：内部封装件，其包括至少一个半导体芯片并且用内部密封件进行密封；外部衬底，在其上安装所述内部封装件；以及外部密封件，其对所述内部封装件进行密封，其中所述内部密封件和所述外部密封件具有不同的杨氏模量。
所述内部密封件的杨氏模量可以小于所述外部密封件的杨氏模量。
所述内部密封件可以包括硅树脂基材料、热固性材料、热塑性材料、和紫外光固化材料中的至少一种材料，并且所述外部密封件可以包括环氧树脂基材料、热固性材料、热塑性材料和紫外光固化材料中的至少一种材料。
当所述至少一个半导体芯片与多个半导体芯片相对应时，所述多个半导体芯片中的一些可以是存储器芯片而另一些可以是逻辑芯片。
所述内部封装件可以包括硅通路（TSV）和内部衬底，在所述内部衬底的下表面上形成连接至所述TSV的连接部件。所述至少一个半导体芯片可以在所述内部衬底上，并且经过所述TSV连接至所述连接部件。所述内部衬底可以通过所述连接部件安装在所述外部衬底上。当所述至少一个半导体芯片与多个半导体芯片相对应时，所述半导体芯片可以在所述内部衬底上构成以多层结构形成的层叠芯片部分。
所述内部衬底可以由包括构成所述内部封装件的多个半导体芯片的有源晶片形成，或者可以由包括构成所述内部封装件的多个单元中间层（interposer）的中间层衬底形成。
所述内部封装件可以是不具有内部衬底的晶片级封装件（WLP）。所述内部封装件可以具有扇入（fan-in）或扇出（fan-out）结构。
根据本发明思想的一个示例实施例，一种半导体封装件可以包括：在其中具有TSV的内部衬底；在所述内部衬底上的层叠芯片部分；对所述层叠芯片部分进行密封的内部密封件；在其上安装所述内部衬底的外部衬底；以及对所述内部衬底、所述层叠芯片部分和所述内部密封件进行密封的外部密封件。所述外部密封件比所述内部密封件具有更大的杨氏模量。所述层叠芯片部分可以是至少一个半导体芯片的层叠。
根据本发明思想的一个示例实施例，一种制造半导体封装件的方法可以包括步骤：通过利用内部密封件对至少一个半导体芯片进行密封来形成内部封装件；在外部衬底上安装所述内部封装件；以及利用外部密封件对所述内部封装件进行密封，所述外部密封件比所述内部密封件具有更大的杨氏模量。
形成所述内部封装件的步骤可以包括：形成内部衬底，所述内部衬底具有硅通路（TSV）；在所述内部衬底上形成多个层叠芯片部分，所述多个层叠芯片部分的每一个包括半导体芯片的层叠；通过利用所述内部密封件对所述多个层叠芯片部分进行密封；以及将密封的多个层叠芯片部分分成独立的内部封装件，并且每个内部封装件包括至少一个层叠芯片部分。
形成所述内部封装件的步骤可以包括：制备基本晶片，所述基本晶片具有硅通路（TSV）和连接部件，所述连接部件在所述基本晶片的下表面上并且连接至所述TSV；将所述基本晶片粘接在第一载体衬底上，使得所述基本晶片的下表面面对所述第一载体衬底；形成多个层叠芯片部分，所述多个层叠芯片部分的每一个包括在所述基本晶片的上表面上的半导体芯片的层叠；利用所述内部密封件对所述多个层叠芯片部分进行密封；以及通过将所述第一载体衬底从所述基本晶片分离来暴露所述连接部件。形成所述内部封装件的步骤还可以包括：将第二载体衬底粘接至所述多个层叠芯片部分中的至少一个层叠芯片部分的上表面和所述内部密封件的上表面；经过所述连接部件对所述层叠芯片部分执行管芯电特性拣选（Electrical Die Sort，EDS）测试；将密封的层叠芯片部分分成独立的内部封装件，每个独立的内部封装件具有所述多个层叠芯片部分中的至少一个层叠芯片部分；以及将所述内部封装件从所述第二载体衬底分离。
形成所述内部封装件的步骤可以包括：制备基本晶片，该基本晶片具有多个单元内部衬底，每个单元内部衬底包括至少一个硅通路（TSV）和至少一个连接部件，所述至少一个连接部件在每个单元内部衬底的下表面上；将基本晶片分成多个单元内部衬底；在第一载体衬底上安装至少一个单元内部衬底，使得所述至少一个连接部件面对所述第一载体衬底；在所述至少一个单元内部衬底上形成至少一个层叠芯片部分，所述至少一个层叠芯片部分包括至少一个半导体芯片；利用所述内部密封件对所述至少一个单元内部衬底和所述至少一个层叠芯片部分进行密封；以及通过将所述第一载体衬底从所述单元内部衬底分离来暴露所述连接部件。形成所述内部封装件的步骤还可以包括：将第二载体衬底粘接至所述至少一个层叠芯片部分的上表面和所述内部密封件的上表面；经过所述至少一个连接部件对所述至少一个层叠芯片部分执行EDS测试；将密封的单元内部衬底和密封的至少一个层叠芯片部分分成独立的内部封装件，每个独立的内部封装件包括所述至少一个层叠芯片部分；以及将所述内部封装件从所述第二载体衬底分离。
根据本发明思想的一个示例实施例，一种制造半导体封装件的方法可以包括步骤：形成内部衬底，该内部衬底包括硅通路（TSV）；形成多个层叠芯片部分，通过在所述内部衬底上层叠至少一个半导体芯片来形成所述多个层叠芯片部分中的每一个层叠芯片部分；利用内部密封件对所述层叠芯片部件进行密封；将密封的层叠芯片部分分成独立的内部封装件，每个内部封装件包括至少一个层叠芯片部分；在外部衬底上安装多个内部封装件；利用外部密封件对所述多个内部封装件进行密封，所述外部密封件比所述内部密封件具有更大的杨氏模量；以及将密封的内部封装件分成独立的半导体封装件，每个半导体封装件包括所述多个内部封装件中的至少一个内部封装件。
该方法还可以包括步骤：在将所述密封的内部封装件分成独立的半导体封装件之前，对所述多个内部封装件执行EDS测试。
附图说明
通过以下结合附图的详细说明，将更加清楚地理解本发明思想的各示例实施例，其中：
图1至图14是根据本发明思想的一些示例实施例的半导体封装件的截面图；
图15A至图15J是示出了根据本发明思想的一个示例实施例的制造图5A所示的半导体封装件的方法的截面图；
图16A至图16E是示出了根据本发明思想的一个示例实施例的制造图7所示的半导体封装件的方法的截面图；
图17A至图17I是示出了根据本发明思想的一个示例实施例的制造图12所示的半导体封装件的方法的截面图；
图18是包括根据本发明思想的示例实施例的半导体封装件的存储器卡的示意图；
图19是包括根据本发明思想的示例实施例的半导体器件的电子系统的框图；
图20是应用了根据本发明思想的示例实施例的半导体封装件的固态盘（SSD）设备的截面图；以及
图21是应用了根据本发明思想的示例实施例的半导体封装件的电子设备的示意透视图。
应当注意的是，这些附图旨在示出在特定示例实施例中所利用的方法、结构和/或材料的一般特性，并且对下面的书面说明进行补充。然而，这些附图没有按比例绘制，也没有精确地反映出任何给定实施例的准确结构或性能特征，并且不应当将这些附图解释为对示例实施例所涵盖的值的范围或属性进行定义或限定。例如，分子、层、区域和/或结构元件的相对厚度和位置会为了清楚起见而缩小或放大。在各个附图中使用相似或相同的附图标记是为了表示存在相似或相同的元件或特征。
具体实施方式
现在将参考示出了本发明思想的示例性实施例的附图详细说明本发明思想。然而，可以按照多种不同的形式具体实现本发明思想，而不应当将本发明思想解释为限定于在此阐述的示例实施例；相反，提供这些实施例是为了使得本公开是透彻且完整的，并且将向本领域技术人员全面地传达本发明思想。
当在下文中称一个元件被“连接”到另一个元件时，所述一个元件可以直接连接到所述另一个元件，或者也可以存在中间元件。与之相反，当称一个元件被“直接连接”或“直接耦接”到另一个元件时，则不存在中间元件。如在本文所使用的那样，词语“和/或”包括相关的列出项目中的一个或多个的任意和全部组合。其他用于描述元件之间的关系的词语也应当以类似的方式进行解释（例如，“在……之间”对“直接在……之间”、“与……相邻”对“直接与……相邻”、“在……之上”对“直接在……之上”）。类似地，当一个元件被称作在另一个元件或层“之上”时，该元件可以直接在另一个元件或层之上，或者也可以存在中间元件。
在附图中，为了解释的清楚和便利的目的，将每个元件的结构或尺寸进行了放大，并且没有示出说明中没有涉及到的部分。相似的附图标记在说明书中始终表示相似的元件。在此使用的术语仅出于描述示例性实施例的目的，而并不是为了限定本发明思想。当在元件列表之前出现诸如“至少一个”这样的表述时，其修改整个元件的列表，但不修改列表中的各个元件。
应当理解，虽然术语“第一”、“第二”等会在此用于描述各个元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语所限定。这些术语仅用于将一个元件、组件、区域、层和/或部分与另一个元件、组件、区域、层和/或部分区分开。因此，在不背离示例实施例的教导的情况下，下面所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
会出于描述简单的目的而在此使用诸如“在……之下”、“在……以下”、“下面”、“在……之上”、“上面”等空间关系术语来描述附图中所示的一个元件或特征与另一个（或多个）元件或特征的关系。应当理解，空间关系术语旨在涵盖除了图中所描述的使用或操作中的器件的取向之外的不同的取向。例如，如果翻转图中的器件，则被称作在其他元件或特征物“之下”或“以下”的元件将会取向为在其他元件或特征物“之上”。因此，示例性术语“在……以下”可以涵盖之上和之下两种取向。可以另外地对器件取向（旋转90度或其他取向），并且相应地对在此使用的空间关系描述进行解释。
在此使用的术语仅用于描述特定实施例的目的，并且不是为了限定示例实施例。如在本文所使用的那样，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非在上下文中另外明确地进行了表示。还应当理解，如果在本文中使用了术语“包括”、“包括……的”、“包含”和/或“包含……的”，则表示存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
在本文中参考截面图对示例实施例进行描述，这些截面图是示例实施例的理想化实施例（和中间结构）的示意性图示。因而，例如由制造技术和/或容差所导致的与图示形状的变化是可预期的。因此，不应当将示例实施例解释为限定于在此所示出的区域的特定形状，而是包括例如由制造所导致的形状上的偏离。例如，示出为矩形的注入区域在其边缘处可以具有圆角特征或弯曲特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。类似地，通过注入形成的掩埋区域可以导致掩埋区域和穿过其发生该注入的表面之间的区域中的一些注入。因此，图中示出的区域实质上是示意性的，它们的形状并不是为了图示出器件的区域的真实形状并且并不是为了限定示例实施例的范围。还应当注意到，在一些替换实现方式中，功能/动作可以按照附图中示出的顺序之外的顺序出现。例如，相继示出的两个附图实际上可以基本上同时来执行，或者有时可以按照相反的顺序来执行，这依赖于所涉及的功能/动作。
除非另外地进行限定，否则在本文中使用的所有术语（包括技术术语和科学术语）的意思与示例实施例所属领域的一个普通技术人员一般理解的意思相同。还应当理解，术语（例如在常用字典中定义的那些术语）应当解释具有与它们在相关技术的上下文中的意思相一致的意思，不应当解释为理想的或过度形式上的意义，除非本文中明确地这样进行定义。
图1至图14是根据本发明思想的一些示例实施例的半导体封装件10000至10000m的截面图。
参考图1，半导体封装件10000可以包括内部封装件1000、外部衬底2000和外部密封件3000。内部封装件1000可以安装在外部衬底2000上并且可以被外部密封件3000密封。内部封装件1000可以包括内部衬底200、半导体芯片100和内部密封件300。
内部衬底200可以包括主体部分210、钝化层220、下部焊盘230、连接部件240、硅通路（TSV）250和上部焊盘260。可以基于有源晶片或中间层衬底形成内部衬底200。有源晶片表示可以在其上形成半导体芯片的晶片，例如，硅晶片。
当基于有源晶片形成内部衬底200时，主体部分210可以包括半导体衬底（未示出）、集成电路层（未示出）、层间绝缘层（未示出）和金属间绝缘层（未示出）。可以在金属间绝缘层当中形成多层布线层（未示出）。半导体衬底可以包括第IV族材料晶片（例如硅晶片）或第III-V族化合物晶片。半导体衬底根据形成方法可以由单一晶体晶片形成，例如单一晶体硅晶片。然而，半导体衬底不限于单一晶体晶片，而可以使用各种晶片作为半导体衬底，例如外延晶片、抛光晶片、退火晶片和绝缘体上硅（SOI）晶片。外延晶片表示通过在单一晶体硅衬底上生长晶体材料而获得的晶片。
可替换地，当基于有源晶片形成内部衬底200时，主体部分210可以只包括半导体衬底。因此，主体部分210可以不包括集成电路层、层间绝缘层和金属间绝缘层。
当基于中间层衬底形成内部衬底200时，主体部分210可以简单地作为支撑衬底，并且可以由硅、玻璃、陶瓷、塑料等形成。
钝化层220可以形成在主体部分210的下表面上并且保护主体部分210不受外部冲击。钝化层220可以由氧化物层、氮化物层或者氧化物层与氮化物层的双层形成。例如，氧化物层或氮化物层可以是通过高密度等离子体化学气相沉积（HDP-CVD）方法形成的氧化硅层（SiO2）或氮化硅层（SiNx）。
下部焊盘230可以是由导电材料经过钝化层220形成在主体部分210的下表面上的，并且可以电连接至TSV 250。虽然在图1中下部焊盘230直接连接至TSV 250，但是下部焊盘230可以经过包含在主体部分210内的布线层（未示出）连接至TSV 250。可以在下部焊盘230上形成底部凸块金属（UBM）。可以由铝（Al）、铜（Cu）等形成下部焊盘230，并且可以通过脉冲电镀或直流电镀形成下部焊盘230。然而，下部焊盘230不限于前述材料或方法。
连接部件240可以形成在下部焊盘230上。连接部件240可以由导电材料（例如铜（Cu）、铝（Al）、银（Ag）、锡、金（Au））或焊料形成。然而，连接部件240的材料不限于此。每个连接部件240可以形成为多层或单层。例如，当每个连接部件240形成为多层时，连接部件240可以包括铜柱和焊料。例如，当每个连接部件240形成为单层时，连接部件240可以由锡-银焊料或铜形成。
TSV 250可以经过主体部分210连接至下部焊盘230。虽然在示例实施例中TSV 250形成为后通孔（via-last）结构，但TSV 250可以形成为先通孔（via-first）或中间通孔（via-middle）结构。
TSV可以分类为具有后通孔结构的TSV、具有先通孔结构的TSV和具有中间通孔结构的TSV。先通孔结构表示在形成集成电路层之前形成TSV的结构；中间通孔结构表示在形成集成电路层之后和形成多层布线层之前形成TSV的结构；后通孔结构表示在形成多层布线层之后形成TSV的结构。根据示例实施例，TSV 250形成为后通孔结构，其中在形成多层布线层之后形成TSV，因而由于后通孔结构使TSV 250可以直接连接至下部焊盘230。
TSV 250可以包括至少一种金属。例如，TSV 250可以包括势垒金属层（未示出）和布线金属层（未示出）。势垒金属层可以由从钛（Ti）、钽（Ta）、氮化钛（TiN）和氮化钽（TaN）中选出的一种材料形成，或者可以具有从它们当中选择的至少两种材料层叠而形成的结构。布线金属层可以包括，例如，从包含下列材料的组中选择的至少一种材料：铝（Al）、金（Au）、铍（Be）、铋（Bi）、钴（Co）、铜（Cu）、铪（Hf）、铟（In）、猛（Mn）、钼（Mo）、镍（Ni）、铅（Pb）、钯（Pd）、铂（Pt）、铑（Rh）、铼（Re）、镥（Ru）、钽（Ta）、碲（Te）、钛（Ti）、钨（W）、锌（Zn）和锆（Zr）。例如，布线金属层可以由从钨（W）、铝（Al）和铜（Cu）中选出的一种材料形成，或者可以具有从它们当中选择的至少两种材料层叠而形成的结构。然而，TSV 250的材料不限于此。
间隔绝缘层（未示出）可以插入在TSV 250与主体部分210之间。间隔绝缘层可以减少或有效地防止TSV 250与主体部分210当中的电路元件之间的直接接触。间隔绝缘层可以不形成在TSV 250的底面上。
当基于有源晶片形成内部衬底200时，内部衬底200可以作为存储器器件或逻辑器件。存储器器件的示例包括DRAM、SRAM、闪存、EEPROM、PRAM、MRAM和RRAM。
类似于内部衬底200，半导体芯片100可以包括主体部分110、钝化层120、芯片焊盘130和连接部件140。
主体部分110对应于上述内部衬底200的主体部分210，因而将省略其详细描述。然而，半导体芯片100的主体部分110可以基于有源晶片形成，而不是中间层衬底。钝化层120、芯片焊盘130和连接部件140分别对应于内部衬底200的钝化层220、下部焊盘230和连接部件240，因而将省略其详细描述。
根据示例实施例，与内部衬底200相反，半导体芯片100可以不包括TSV和上部焊盘。然而，在一些情况下，半导体芯片100也可以包括TSV和上部焊盘。
半导体芯片100可以是存储器器件或逻辑器件。如上所述，存储器器件的示例可以包括DRAM、SRAM、闪存、EEPROM、PRAM、MRAM和RRAM。
内部衬底200和半导体芯片100两者都可以是存储器器件或逻辑器件。可替换地，内部衬底200和半导体芯片100中的一个可以是存储器器件，而另一个可以是逻辑器件。例如，内部衬底200可以是逻辑器件，而半导体芯片100可以是存储器器件。
内部密封件300对半导体芯片100进行密封。内部密封件300可以具有小于1GPa的杨氏模量，例如，几十到几百MPa。内部密封件300可以由，例如，硅树脂基材料、热固性材料、热塑性材料、紫外光固化（UV curable）材料等形成。热固性材料可以包括酚类、酸酐类或胺类硬化剂以及丙烯酸聚合物添加剂。
内部密封件300可以由具有相对较小的填料量的树脂形成。这里术语“相对较小的填料量”表示“与外部密封件3000的填料量相比较小的量”，更确切地，表示每单位体积相对较小的填料量，例如填料的密度。具体而言，当内部密封件300和外部密封件3000由相同的树脂形成时，可以根据包含在树脂中的填料量来调节内部密封件300和外部密封件3000的杨氏模量。因此，可以通过在用于形成内部密封件300的树脂中包含相对较小的填料量来减小内部密封件300的杨氏模量，而通过在用于形成外部密封件3000的树脂中包含相对较大的填料量来增大外部密封件3000的杨氏模量。仅供参考，杨氏模量表示弹性系数，因此具有较小杨氏模量的材料会相对更柔韧或更软，而具有较大杨氏模量的材料会相对更结实或更硬。填料可以是硅石填料。
可以通过模塑（MUF）工艺形成内部密封件300。因此，覆盖半导体芯片100外部的材料可以与填充半导体芯片100与内部衬底200之间的空间的材料相同。
可以在晶片级模塑工艺中形成内部密封件300，并且内部密封件300具有如上所述的相对较小的杨氏模量，因此，在晶片级模塑工艺之后的工艺中更加容易处理内部密封件300并使翘曲最小化或降低。例如，当晶片级模塑工艺还未执行时，即，当半导体芯片还没有被内部密封件密封时，在其上层叠半导体芯片的基本晶片（例如，有源晶片、中间层晶片或载体晶片）太柔韧以至于难以在后续工艺中进行处理。当半导体芯片被具有相对较大的杨氏模量的密封件（例如，环氧树脂）密封时会发生严重的翘曲，因而随后的工艺不能适当地执行。然而，如在示例实施例中那样，当半导体芯片被具有相对较小的杨氏模量的内部密封件在晶片级别上密封时，可以解决处理问题和翘曲问题两者。
外部衬底2000是如上所述在其上安装内部封装件1000的支撑衬底。外部衬底2000可以包括主体部分2100、下部保护层2200、下部焊盘2300、外部连接部件2400、上部保护层2500和上部焊盘2600。可以基于陶瓷衬底、PCB、有机衬底、中间层衬底等形成外部衬底2000。在一些情况下，也可以由有源晶片形成外部衬底2000。
可以在主体部分2100中形成多层或单层布线图案（未示出），并且下部焊盘2300和上部焊盘2600可以通过多层或单层布线图案彼此电连接。下部保护层2200和上部保护层2500保护主体部分2100，并且可以由，例如，阻焊剂形成。
下部焊盘2300可以形成在主体部分2100的下表面上，并且可以经过下部保护层2200电连接至主体部分2100当中的多层或单层布线图案。下部焊盘2300的材料和/或形成方法与如上所述的内部衬底200的下部焊盘230的材料和/或形成方法相同。上部焊盘2600可以形成在主体部分2100的上表面上，并且可以经过上部保护层2500电连接至主体部分2100当中的多层或单层布线图案。上部焊盘2600的材料和/或形成方法与如上所述的内部衬底200的上部焊盘260的材料和/或形成方法相同。
外部连接部件2400可以形成在下部焊盘2300上，并且可以用于将半导体封装件10000安装在半导体封装件10000外部的系统衬底或主板上。外部连接部件2400的结构和/或材料可以与如上所述的内部衬底200的连接部件240的结构和/或材料相同。然而，外部连接部件2400的尺寸可以大于内部衬底200的连接部件240的尺寸或半导体芯片100的连接部件140的尺寸。
外部密封件3000可以对内部封装件1000的侧表面和上表面进行密封。外部密封件3000可以具有大于1GPa的杨氏模量，例如，可以是几到几十GPa。外部密封件3000可以由，例如，环氧树脂基材料、热固性材料、热塑性材料、紫外光固化材料等形成。热固性材料可以包括酚类、酸酐类或胺类硬化剂以及丙烯酸聚合物添加剂。
外部密封件3000可以由具有相对较大的填料量的树脂形成。例如，外部密封件3000可以由包括大约80%的硅石填料的环氧树脂基材料形成。如上所述，当内部密封件300和外部密封件3000由相同的树脂形成时，可以根据包含在树脂中的填料量（例如，填料的密度）来调节内部密封件300和外部密封件3000的杨氏模量。因此，可以通过在用于形成内部密封件300的树脂中包含相对较小的填料量来减小内部密封件300的杨氏模量，而通过在用于形成外部密封件3000的树脂中包含相对较大的填料量来增大外部密封件3000的杨氏模量。
外部密封件3000也可以通过MUF工艺形成，因而，覆盖内部封装件1000外部的材料可以与填充内部封装件1000与外部衬底2000之间的空间的材料相同。
根据本示例实施例的半导体封装件10000可以解决前述的在封装工艺期间产生的处理问题和/或翘曲问题，这是通过形成内部封装件的内部密封件和内部封装件之外的外部密封件的材料具有不同的杨氏模量来实现的。换言之，在封装工艺中，内部密封件由具有较小的杨氏模量的材料形成，而外部密封件由具有较大的杨氏模量的材料形成，从而施加至内部衬底的压力可以降低并且内部封装件可以保持坚固。因此，可以有效地解决上述问题。
将描述根据本发明思想的各个示例实施例的半导体封装件，其具有不同于图1的半导体封装件10000的结构。为了便于说明，将省略上述已参考图1描述过的内容，或对其简要描述。
除了内部密封件和外部密封件以外，根据图2的示例实施例的半导体封装件10000a可以基本上具有与图1的半导体封装件10000相同的结构。
参考图2，在半导体封装件10000a中，内部密封件300a可以不对半导体芯片100的上表面进行密封。因此，半导体芯片100的上表面可以从内部密封件300a暴露出来。内部密封件300a的上表面可以与半导体芯片100的上表面在相同的平面上。
外部密封件3000a可以不对内部封装件1000a的上表面进行密封。换言之，内部封装件1000a的半导体芯片100的上表面和内部密封件300a的上表面可以暴露。因此，半导体芯片100的上表面、内部密封件300a的上表面和外部密封件3000a的上表面可以在相同的平面上。
同样如上所述，在根据本示例实施例的半导体封装件10000a中，内部密封件300a的杨氏模量小于外部密封件3000a的杨氏模量。
根据示例实施例，形成内部密封件300a和外部密封件3000a以使得半导体芯片100的上表面、内部密封件300a的上表面和外部密封件3000a的上表面可以在相同的平面上。然而，可以形成内部密封件300a和外部密封件3000a以使得半导体芯片100的上表面、内部密封件300a的上表面和外部密封件3000a的上表面当中只有两个在相同的平面上。例如，可以形成内部密封件300a以使得半导体芯片100的上表面与内部密封件300a的上表面在相同的平面上，并且将外部密封件3000a形成为覆盖半导体芯片100的上表面和内部密封件300a的上表面。可替换地，例如可以将内部密封件300a形成为覆盖半导体芯片100的上表面，并且将外部密封件3000a形成为暴露内部密封件300a的上表面，使得外部密封件3000a的上表面与内部密封件300a的上表面在相同的平面上。
除了半导体芯片与内部衬底之间的部分和内部封装件与外部衬底之间的部分以外，根据图3的示例实施例的半导体封装件10000b可以基本上具有与图1的半导体封装件10000相同的结构。
参考图3，在半导体封装件10000b中，内部封装件1000b可以包括半导体芯片100与内部衬底200之间的底部填料320。底部填料320可以填充在半导体芯片100与内部衬底200之间的连接部分中，例如，半导体芯片100的连接部件140连接至内部衬底200的上部焊盘260的部分。底部填料320可以由底部填料树脂（例如，环氧树脂）形成，并且硅石填料、焊剂等可以包含在底部填料树脂中。底部填料320可以由与内部密封件300b的材料不同的材料形成，内部密封件300b形成在半导体芯片100的外部上。然而，底部填料320可以由与内部密封件300b的材料相同的材料形成。
可以使用粘合部件替代底部填料320。粘合部件可以是，例如，非导电膜（NCF）、各向异性导电膜（ACF）、紫外光（UV）膜、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者非导电胶（NCP）。
内部密封件300b具有与如上参考图1描述的内部密封件300的结构略微不同的结构。换言之，内部密封件300b可以对半导体芯片100的侧表面和上表面以及底部填料320的侧表面进行密封。内部密封件300b的材料可以与上述参考图1描述的内部密封件300的材料相同。因此，将省略对内部密封件300b的详细描述。
根据本示例实施例的半导体封装件10000b还可以包括填充内部封装件1000b与外部衬底2000之间的空间的外部底部填料3200。外部底部填料3200的材料可以与上述内部封装件1000b中的底部填料320的材料相同。
由于外部底部填料3200，外部密封件3000b可以对内部封装件1000b的侧表面和上表面以及外部底部填料3200的侧表面进行密封。外部密封件3000b的材料可以与上述参考图1描述的外部密封件3000的材料相同。因此，将省略对外部密封件3000b的详细描述。
除了外部衬底以外，根据图4的示例实施例的半导体封装件10000c可以基本上具有与图1的半导体封装件10000相同的结构。
参考图4，在半导体封装件10000c中，外部衬底2000a可以包括主体部分2100、通路接触2250、下部焊盘2300、外部连接部件2400、上部焊盘2600、布线层2700和通路焊盘2800。外部衬底2000a可以作为使变得更薄的内部封装件1000能够被安装在外部系统衬底或外部主板上的媒介物。
主体部分2100简单地作为支撑衬底并且可以由，例如，玻璃、陶瓷、有机材料或塑料形成。形成通路接触2250使其穿过主体部分2100，并且每个通路接触2250的端部可以分别连接至下部焊盘2300和通路焊盘2800。虽然通路接触2250的材料和结构类似于形成在内部衬底200中的TSV 250的材料和结构，但将通路接触2250简单地称作通路接触，这是因为主体部分2100没必要由硅形成。
布线层2700可以形成在主体部分2100上，并且可以通过包括单层或多层布线图案（未示出）将通路焊盘2800电连接至上部焊盘2600。在一些情况下，可以不包括布线层2700，因此通路接触2250可以直接连接至上部焊盘2600。
外部连接部件2400（例如，凸块或焊球）可以形成在下部焊盘2300上。半导体封装件10000c可以通过外部连接部件2400安装在外部器件上。内部衬底200的连接部件240可以连接至上部焊盘2600，因而，内部封装件1000可以安装在外部衬底2000a上。
除了包括在内部封装件中的半导体芯片的数量以外，根据图5A和图5B的示例实施例的半导体封装件10000d和10000dd可以基本上具有与图1的半导体封装件10000相同的结构。
参考图5A和图5B，在半导体封装件10000d或10000dd中，内部封装件1000c或1000cc可以包括层叠在内部衬底200上的四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c。与图1的半导体芯片100相反，第一至第三半导体芯片100-1、100-2和100-3的每一个可以包括TSV 150和上部焊盘160。全部第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c可以通过第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c中的每一个的芯片焊盘130和连接部件140以及第一至第三半导体芯片100-1、100-2和100-3的TSV 150和上部焊盘160彼此电连接。虽然如图5A所示，第四半导体芯片100-4没有包括TSV 150和上部焊盘160，但是如图5B所示，第四半导体芯片100-4c也可以包括TSV 150和上部焊盘160。
四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）可以全都是相同种类的半导体芯片，或者4个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）中的至少一些可以是不同种类的半导体芯片。例如，全部4个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）都可以是存储器器件，或者4个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）中的仅仅一些可以是存储器器件，而另一些可以是逻辑器件。当全部4个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）都是存储器器件时，在特定情况下，存储器器件可以是不同的类型。
可以通过在相邻半导体芯片之间插入粘合部件350来层叠半导体芯片。粘合部件350可以例如是NCF、ACF、紫外光膜、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP。
NCF是常用粘合剂膜并且具有绝缘属性。当使用NCF时，可以通过压力将上部半导体芯片层叠在下部半导体芯片上。使用NCF可以降低或有效地防止翘曲或弯折（例如，传统地通过热和压力层叠芯片所引起的芯片的扭曲），因此可以稳定地层叠多个层。
ACF作为各向异性导电膜可以具有导电粒子散布在绝缘粘合剂膜之中的结构，并且可以具有各向异性导电特性，当通过ACF连接焊盘时，电流仅在电极方向上（例如，在垂直方向上）流动，而电流不在电极之间的方向（例如，水平方向）上流动。当ACF通过热和压力熔化时，导电粒子布置在相互面对的电极之间，从而提供传导性，而相邻电极之间的空间填充有绝缘粘合剂膜，因而相邻电极彼此绝缘。
粘合部件350的材料并不限定于上述材料，并且粘合部件350可以由能够将半导体芯片彼此牢固地粘合并且能够对半导体芯片的连接部分中的连接部件和焊盘进行密封的各种其他粘合剂材料形成。在一些情况下，可以使用底部填料材料替代粘合部件350。
根据示例实施例，四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4或100-4c）层叠在内部衬底200上。然而，它们仅是示例。因此，少于四个半导体芯片或多于四个半导体芯片可以层叠在内部衬底200上。随着层叠半导体芯片数量的增加，晶片级模塑会变得更加重要。换言之，随着层叠半导体芯片数量的增加，如果不执行模塑，执行随后的工艺则变得更加困难。即便在执行了模塑时，如果利用具有较大杨氏模量的密封件（例如，环氧树脂）对半导体芯片进行密封，则也会出现翘曲。然而，根据本示例实施例，利用具有相对较小的杨氏模量的内部密封件（例如，硅树脂基内部密封件）对半导体芯片进行密封，因而可以解决上述问题。
除了内部衬底的尺寸和内部密封件的结构以外，根据图6的示例实施例的半导体封装件10000e可以基本上具有与图1的半导体封装件10000相同的结构。
参考图6，在半导体封装件10000e中，内部衬底200a可以具有与半导体芯片100相同的尺寸（即，相同的平面面积）。内部密封件300c可以对内部衬底200a的侧表面进行密封。因此，内部衬底200a的侧表面可以不从内部密封件300c暴露出来。
半导体芯片100可以通过粘合部件350层叠在内部衬底200a上。因此，半导体芯片100与内部衬底200a之间的空间可以不填充内部密封件300c。例如，可以使用底部填料材料替代粘合部件350。
根据包括在示例实施例的半导体封装件10000e中的内部封装件1000d的结构，基于有源晶片形成的内部衬底200a的侧表面没有被暴露，因而，可以在封装工艺期间保护其不受外部物理、化学损坏。可以结合图16A至图16E示出的半导体封装件制造方法来理解内部封装件1000d的结构的形成。
除了内部衬底的尺寸和内部密封件的结构以外，根据图7的示例实施例的半导体封装件10000f可以基本上具有与图5A的半导体封装件10000d相同的结构。
参考图7，在半导体封装件10000f中，与图5A的内部封装件1000c相类似，内部封装件1000e可以包括层叠在内部衬底200a上的四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4。然而，与图6的内部封装件1000d相类似，内部衬底200a的尺寸（即，平面面积）可以与半导体芯片的尺寸相同。
除了层叠半导体芯片的数量和层叠结构以外，根据图8的示例实施例的半导体封装件10000g可以基本上具有与图1的半导体封装件10000相同的结构。
参考图8，在半导体封装件10000g中，内部封装件1000f可以包括在水平方向上彼此间隔开的两个半导体芯片100和400。
在此结构中，两个半导体芯片100和400中的一个可以是存储器器件，而另一个可以是逻辑器件。虽然在图8中的每一侧示出了一个半导体芯片，但是可以在一侧上层叠至少两个半导体芯片。例如，当右侧上的半导体芯片100是存储器器件而左侧上的半导体芯片400是逻辑器件时，可以如图5A或图7所示的那样在右侧上层叠多个存储器半导体芯片100。在此情况下，内部衬底200可以是中间层衬底，以简单地作为媒介物。可替换地，内部衬底200可以作为逻辑器件，并且在两侧上的半导体芯片100和400都可以作为存储器器件。
虽然在根据示例实施例的半导体封装件10000g中的内部衬底200上两个半导体芯片100和400彼此间隔开，但是本发明思想不限于此。换言之，可以在内部衬底200上布置至少三个半导体芯片彼此水平地间隔开。
除了还包括无源元件以外，根据图9的示例实施例的半导体封装件10000h可以基本上具有与图8的半导体封装件10000g相同的结构。
参考图9，在半导体封装件10000h中，内部封装件1000g还可以包括层叠在内部衬底200上的无源元件500。无源元件500可以是电阻器、电容器、电感器等。如此，根据示例实施例的半导体封装件10000h可以包括这样的内部封装件1000g，其将无源元件500布置在内部衬底200上并且通过利用内部密封件300对半导体芯片100和400连同无源元件500一起进行密封。
虽然在示例实施例中两个半导体芯片100和400彼此水平地间隔开，但是本发明思想不限于此。例如，可以在内部衬底200上布置一个半导体芯片和一个无源元件，或者可以在内部衬底200上彼此间隔地布置如图5A或图7那样垂直层叠的多个半导体芯片和一个无源元件。
除了形成在内部衬底上的层叠芯片部分的数量以外，根据图10的示例实施例的半导体封装件10000i可以基本上具有与图8的半导体封装件10000g相同的结构。
参考图10，在半导体封装件10000i中，内部封装件1000h可以包括两个层叠芯片部分100s和400s，它们在内部衬底200上彼此水平地间隔开，并且在它们的每一个中都层叠了多个半导体芯片。层叠芯片部分100s和400s的每一个可以是四个半导体芯片的层叠并且可以具有与图5A的结构相同的结构，其中层叠四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4。
在具有这种结构的半导体封装件10000i中，内部衬底200可以作为逻辑器件，而层叠芯片部分100s和400s两者的半导体芯片都可以是存储器器件。
虽然在示例实施例中每个层叠芯片部分100s和400s都包括四个半导体芯片，但本发明思想不限于此。例如，每个层叠芯片部分100s和400s可以包括少于四个半导体芯片或多于4个半导体芯片。在一些情况下，层叠芯片部分100s和层叠芯片部分400s可以具有不同数量的半导体芯片。
根据图11的示例实施例的半导体封装件10000j包括具有与图1至图10的半导体封装件的内部封装件不同的结构的内部封装件。
参考图11，在半导体封装件10000j中，内部封装件1000i是不包括内部衬底的晶片级封装件，并且可以包括半导体芯片100a、重新分配线170、保护层180、连接部件140和内部密封件300。将半导体芯片100a描述为排除连接部件140是因为半导体芯片100a与连接部件140之间的位置关系。因此，半导体芯片100a可以包括主体部分110、钝化层120和芯片焊盘130。
重新分配线170可以形成在钝化层120和芯片焊盘130上，并且可以电连接至芯片焊盘130。重新分配线170可以仅形成在半导体芯片100a的下表面上，或者可以从半导体芯片100a的下表面的期望的（或可替换地，预定的）部分延伸到内部密封件300的期望的（或可替换地，预定的）下表面。依赖于重新分配线170所延伸到的程度，布置在重新分配线170下面的连接部件140的位置会变化。例如，连接部件140可以布置在半导体芯片100a的下表面之下的空间内或者可以布置在该空间外。
为了便于引用，连接部件140形成在半导体芯片100a的下表面之下的空间内的结构将被称作扇入结构，而连接部件140形成在半导体芯片100a的下表面之下的空间外的结构将被称作扇出结构。目前，扇出结构是用于不具有PCB的封装件的JEDEC标准。本示例实施例示出了扇入结构，这是因为连接部件140位于半导体芯片100a的下表面之下的空间内。
可以通过使用光刻法或印刷法由导电材料（例如，诸如银（Ag）、铝（Al）、铜（Cu）、金（Au）、镍（Ni）或钯（Pd）之类的金属）形成重新分配线170。印刷法的示例可以包括印压法（例如，辊子对辊子印刷或丝网印刷）。重新分配线170可以形成为多层或单层。
保护层180可以形成在半导体芯片100a、重新分配线170和内部密封件300上，并且用于保护半导体芯片100a和重新分配线170不受外部物理、化学损坏。保护层180可以包括开口，通过该开口暴露重新分配线170的一部分。保护层180可以由，例如，阻焊剂形成，并且通过压印可以具有大约5μm至大约20μm的厚度。
可以将连接部件140布置在形成于保护层180内的开口中，以便将其电连接至重新分配线170。连接部件140的材料或形成方法与图1的内部衬底200的连接部件240的材料或形成方法相同。
内部密封件300可以对半导体芯片100a进行密封。内部密封件300可以与参考图1描述的内部密封件300相同。然而，在示例实施例中，因为内部封装件1000i不包括内部衬底，所以内部密封件300可以形成在半导体芯片100a的侧表面和上表面上以及保护层180上。
除了内部封装件具有扇出结构以外，根据图12的示例实施例的半导体封装件10000k可以基本上具有与图11的半导体封装件10000j相同的结构。
参考图12，在半导体封装件10000k中，内部封装件1000j可以具有扇出结构。换言之，重新分配线170与图11的重新分配线170的相比可以从半导体芯片100a进一步延伸。保护层180的开口可以形成在半导体芯片100a的下表面之下的空间外，以便暴露重新分配线170的一部分。因此，连接部件140可以通过形成在半导体芯片100a的下表面之下的空间外的位置处的开口而被连接至重新分配线170。
除了内部封装件当中的半导体芯片的层叠结构和结合结构以外，根据图13的示例实施例的半导体封装件10000l可以基本上具有与图5A的半导体封装件10000d相同的结构。
参考图13，在半导体封装件10000l中，内部封装件1000k可以包括层叠在内部衬底200b上的并且具有级联类型偏移结构的四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a。第一和第二半导体芯片100-1a和100-2a的偏移方向可以与第三和第四半导体芯片100-3a和100-4a的偏移方向相反。由于这种偏移布置，四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）的芯片焊盘130可以暴露出来。四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）可以通过经由连接线190将暴露的芯片焊盘130分别连接至内部衬底200b的上部焊盘260而电连接至内部衬底200b。
因为第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a通过线接合方法连接到内部衬底200b，所以内部衬底200b的上部焊盘260可以位于内部衬底200b的边缘部分中没有安装半导体芯片的位置处，如图13所示。
在根据示例实施例的半导体芯片10000l中，四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）的层叠结构不限于级联类型偏移结构。例如，四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）可以按照Z字形方式层叠。层叠的半导体芯片的数量不限于四个，可以层叠少于或多于四个半导体芯片。
除了内部封装件当中的半导体芯片的层叠结构以外，根据图14的示例实施例的半导体封装件10000m可以基本上具有与图13的半导体封装件10000l相同的结构。
参考图14，在半导体封装件10000m中，可以利用每两个相邻半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）之间的粘合层或底部填料195来层叠四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a）。因此，可以层叠四个半导体芯片（即，第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a），使得第一、第二、第三和第四半导体芯片100-1a、100-2a、100-3a和100-4a的侧表面在相同平面上而没有层叠偏移。
粘合层或底部填料195可以具有期望的（或可替换地，预定的）厚度，因而密闭了相邻半导体芯片之间的空间。因此，半导体芯片的芯片焊盘130可以通过连接线190连接至内部衬底200b的对应上部焊盘260。
已经如上描述了根据本发明思想的几个示例实施例的半导体封装件。然而，本发明思想不限于这些实施例。例如，在不破坏其他实施例的主要特征的情况下，参考上述实施例如上进行描述的事物也可以应用于其他实施例。只要采用了由具有不同杨氏模量的材料来形成内部密封件与外部密封件（例如，由较小杨氏模量的材料形成内部密封件而由较大杨氏模量的材料形成外部密封件）的技术思想，任何类型的封装件都可以包含在本发明思想之中。
图15A至图15J是示出了根据本发明思想的一个示例实施例的制造图5A的半导体封装件10000d的方法的截面图。相同的附图标记表示图5A的半导体封装件10000d中的半导体芯片的相同部件。
参考图15A，可以制备其中形成了多个TSV 250的基本晶片200W。可以通过经由粘合部件4200粘接在载体衬底4000上来制备基本晶片200W。
载体衬底4000可以由，例如，硅、锗、硅-锗、砷化镓（GaAs）、玻璃、塑料或陶瓷衬底形成。粘合部件4200可以是，例如，NCF、ACF、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP。如图15A所示，基本晶片200W可以粘接至载体衬底4000，使得连接部件240面对载体衬底4000。
基本晶片200W可以是在晶片级别上形成了多个TSV 250的晶片。可以基于有源晶片或中间层衬底形成基本晶片200W。当基于有源晶片形成基本晶片200W时，基本晶片200W可以包括多个半导体芯片，并且每个半导体芯片都可以包括TSV 250。
参考图15B，可以通过在基本晶片200W上层叠多个期望的（或可替换地，预定的）数量的半导体芯片来形成多个层叠芯片部分100s。虽然根据本示例实施例在每个芯片部分100s中层叠了四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4，但是层叠的半导体芯片的数量不限于四个，如上所述。半导体芯片的层叠可以按照这样的方式顺序地执行，其中上面一个半导体芯片的连接部件可以通过热压粘接到下面一个半导体芯片的上部焊盘。可替换地，可以通过利用粘合部件350填充半导体芯片之间的空间来层叠半导体芯片。
粘合部件350可以是，例如，NCF、ACF、紫外光膜、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP，如上所述。底部填料树脂可以用于替代粘合部件350。当第一半导体芯片100-1粘接至基片晶片200W时，可以使用底部填料树脂。
参考图15C，可以通过内部密封件300W密封层叠芯片部分100s。内部密封件300W由具有相对较小的杨氏模量的材料形成。例如，内部密封件300W可以具有几十到几百MPa的杨氏模量。内部密封件300W可以由，例如，硅树脂基材料、热固性材料、热塑性材料、紫外光固化材料等形成。热固性材料可以包括酚类、酸酐类或胺类硬化剂以及丙烯酸聚合物添加剂。当内部密封件300W由树脂形成时，树脂可以包含相对较小的填料量。
参考图15D，可以通过研磨内部密封件300W的上表面来减小内部密封件300W的厚度。在一些情况下，为了形成类似于图2的半导体封装件10000a的结构，可以执行研磨以暴露层叠芯片部分100s的最上面的半导体芯片（例如，第四半导体芯片100-4）的上表面。在一些情况下，可以不执行使得半导体封装件变薄的这种研磨。
参考图15E和图15F，可以从基本晶片200W分离载体衬底4000。可以连同载体衬底4000一起或者与载体衬底4000分开地来分离粘合部件4200。随着载体衬底4000被去除，基本晶片200W的连接部件240可以暴露出来。
在分离载体衬底4000之后，将第二载体衬底5000附接至内部密封件300W的上表面。也可以通过粘合部件5200将第二载体衬底5000粘接至内部密封件300W。在图15F中，为了便于理解，基本晶片200W的连接部件240面朝上。
在附接了第二载体衬底5000之后，每个层叠芯片部分100s经历管芯电特性拣选（EDS）测试。可以利用探针板8000等来执行EDS测试。探针板8000可以包括主体部分8400和引线脚8200。引线脚8200可以是，例如，弹簧（pogo）引脚。弹簧引脚可以接触基本晶片200W的相应的连接部件240，电信号可以被施加到基本晶片200W，从而能够执行EDS测试。
通过EDS测试，确定层叠芯片部分100s是好的还是有缺陷的。这样，可以通过对层叠芯片部分100s执行EDS测试来进行关于层叠芯片部分100s是好的还是有缺陷的确定，并且丢弃掉被确定为有缺陷的层叠芯片部分100s或者包括有缺陷的层叠芯片部分100s的半导体封装件。因此，根据示例实施例的半导体封装件10000d可以是将通过EDS测试确定为好的芯片进行层叠而得到的半导体封装件。因此，根据示例实施例的半导体封装件10000d可以称作已知良好芯片层叠（Known Good Die Stack，KGDS）封装件。
根据示例实施例的半导体封装件在完成半导体封装件10000d之后经历EDS测试，而不是在图15E和图15F的工艺之后经历EDS测试。在此情况下，可以省略图15E和图15F的工艺。当省略图15E和图15F的工艺时，可以在图15G的工艺中对附接在载体衬底4000上的基本晶片200W执行基于单一化（singulation）的分离工艺。
参考图15G，在EDS测试之后，通过单一化分离了每一个都包括内部衬底200、层叠芯片部分100c和内部密封件300b的多个内部封装件1000c。虽然没有示出，但是可以通过以下方式来执行该分离，即，通过锯割或激光锯割附接在第二载体衬底5000上的基本晶片200W来从内部密封件300W的上表面切割到第二载体衬底5000上的粘合部件5200的期望的（或可替换地，预定的）部分，并且将内部封装件1000c从第二载体衬底5000分开。
如果期望获得图10的内部封装件1000h，则可以在同一时刻执行切割和分离两个层叠芯片部分100s的方法。在图15G中，S1表示通过锯割获得的切割部分。
参考图15H，通过分离获得的多个内部封装件1000c层叠在第二基本晶片2000W上。换言之，通过结合内部衬底200的连接部件240与第二基本晶片2000W的上部焊盘2600来将内部封装件1000c安装在第二基本晶片2000W上。
第二基本晶片2000W对应于图1的外部衬底2000，因而可以基于陶瓷衬底、PCB、有机衬底、中间层衬底等来形成。在一些情况下，第二基本晶片2000W可以由有源晶片形成。
为了确保在随后的半导体封装件分离工艺中有足够的空间，内部封装件1000c可以安装在第二基本晶片2000W上同时在水平方向上在内部封装件1000c之间保持足够的间隔。
参考图15I，内部封装件100c可以被外部密封件3000W密封。外部密封件3000W可以由具有相对较大的杨氏模量的材料形成。例如，外部密封件3000W可以具有几到几十GPa的杨氏模量。外部密封件3000W可以由，例如，环氧树脂基材料、热固性材料、热塑性材料、紫外光固化材料等形成。热固性材料可以包括酚类、酸酐类或胺类硬化剂以及丙烯酸聚合物添加剂。当外部密封件3000W由树脂形成时，树脂可以包含相对较大的填料量。
当通过MUF工艺形成外部密封件3000W时，外部密封件3000W可以填充内部封装件1000c与第二基本晶片2000W之间的空间。当不执行MUF工艺时，外部底部填料可以填充内部封装件1000c与第二基本晶片2000W之间的空间，如图3所示。
在形成外部密封件3000W的工艺之后，如果期望，则可以执行研磨外部密封件3000W的上表面的工艺。
参考图15J，在形成外部密封件3000W之后，可以通过单一化来分离每一个都包括外部衬底2000、内部封装件1000c和外部密封件3000的半导体封装件10000d。在图15J中，S2表示通过锯割获得的切割部分。
虽然没有示出，但是可以在图15H的工艺之后将载体衬底附接至第二基本晶片2000W的底部。根据示例实施例的分离工艺，可以通过以下方式获得图5A的半导体封装件10000d，即，通过刀片锯割或激光锯割来从外部密封件3000W的上表面切割到载体衬底上的粘合部件的期望的（或可替换地，预定的）部分，并且将半导体封装件10000d从载体衬底分开。
图16A至图16E是示出了根据本发明思想的一个示例实施例的制造图7所示的半导体封装件10000f的方法的截面图。相同的附图标记表示图7的半导体封装件10000f中的半导体芯片的相同部件。因为图15E至图15J的工艺可以施加于根据本示例实施例的方法，因此将省略对其进行描述。
参考图16A，可以制备其中形成了多个TSV 250的基本晶片200W。可以通过经由粘合部件4200粘接在载体衬底4000上来制备基本晶片200W。
载体衬底4000可以由，例如，硅、锗、硅-锗、砷化镓（GaAs）、玻璃、塑料或陶瓷衬底形成。粘合部件4200可以是，例如，NCF、ACF、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP。如图16A所示，基本晶片200W可以粘接至载体衬底4000，使得连接部件240面对载体衬底4000。
基本晶片200W是在晶片级别上形成了多个TSV 250的晶片。可以基于有源晶片或中间层衬底形成基本晶片200W。根据本示例实施例，可以基于有源晶片形成基本晶片200W。因此，基本晶片200W可以包括多个半导体芯片，并且每个半导体芯片都可以包括对应的TSV250。
参考图16B，可以通过沿着划线（S/L）锯割基本晶片200W获得半导体芯片。每个半导体芯片可以对应于图7的内部衬底200a。因此，为了便于解释，从基本晶片获得的半导体芯片在下文中将被称作“内部衬底”。在图16B中，S3表示通过锯割获得的切割部分。
可以只在基本晶片200W上执行锯割，而不在基本晶片200W下面的载体衬底4000上执行锯割。换言之，锯割可以只执行到粘合部件4200的期望的（或可替换地，预定的）部分。在从基本晶片200W获得内部衬底200a之后，可以去除载体衬底4000。粘合部件4200可以与载体衬底4000一起去除，或者可以分别去除。在一些情况下，由于随后的工艺可以不去除粘合部件4200。
参考图16C，可以制备第二载体衬底5000。粘合部件5200可以形成在第二载体衬底5000上。第二载体衬底5000可以由硅衬底、锗衬底、硅-锗衬底、砷化镓（GaAs）衬底、玻璃衬底、塑料衬底、陶瓷衬底等形成。根据示例实施例，第二载体衬底5000可以由硅衬底或玻璃衬底形成。粘合部件5200可以是，例如，NCF、ACF、紫外光膜、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP。
第二载体衬底5000可以不必在图16B中示出的关于基本晶片200W的内部衬底分离工艺之后制备。可以在基本晶片200W的制备之前制备第二载体衬底5000。可替换地，可以在基本晶片200W的制备之后以及关于基本晶片200W的内部衬底分离工艺之前制备第二载体衬底5000。
在形成粘合部件5200之前，可以在第二载体衬底5000上形成对准标记。对准标记用于指示第二载体衬底5000上的内部衬底稍后要附接至的位置。
内部衬底200a可以通过利用粘合部件5200附接在第二载体衬底5000上。可以附接内部衬底200a使得连接部件240面对第二载体衬底5000。可以将内部衬底200a布置为通过在水平方向上以期望的（或可替换地，预定的）距离间隔附接在第二衬底5000上。可以考虑最终要形成的半导体封装件的尺寸来适当地确定期望的（或可替换地，预定的）距离。
根据本示例实施例，内部衬底200a可以以任意距离间隔布置在载体衬底上。因此，可以解决由于传统基本晶片的划线宽度所造成的对底部填料工艺和/或锯割工艺的限制，以及/或者在内部封装件完成之后可以减少或有效地防止由于芯片的侧表面上的硅的暴露所产生的由污染、破坏、分层等所造成的物理、化学损坏。
参考图16D，可以通过在每个内部衬底200a上层叠期望的（或可替换地，预定的）数量的半导体芯片来形成多个层叠芯片部分100s。虽然在每个内部衬底200a上层叠了四个半导体芯片，即，第一、第二、第三和第四半导体芯片100-1、100-2、100-3和100-4，但是层叠的半导体芯片的数量不限于四个。半导体芯片的层叠可以按照这样的方式顺序地执行，其中上面一个半导体芯片的连接部件通过热压粘接到下面一个半导体芯片的上部焊盘，并且可以通过利用粘合部件350填充半导体芯片之间的空间来层叠半导体芯片。
粘合部件350可以是，例如，NCF、ACF、紫外光膜、速干粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂或者NCP，如上所述。底部填料树脂可以用于替代粘合部件350。
如图16D所示，内部衬底200a可以具有与层叠半导体芯片相同的尺寸（例如，相同的平面面积）。在一些情况下，内部衬底200a可以大于半导体芯片。
参考图16E，可以通过内部密封件300W对层叠芯片部分100s进行密封。如上所述，内部密封件300W可以由具有相对较小的杨氏模量的材料形成。
由于内部衬底200a具有与半导体芯片相同的尺寸，所以每个内部衬底200a的侧表面和对应的半导体芯片的侧表面可以一起被内部密封件300W密封。因此，内部密封件300W的内侧表面可以在与每个内部衬底200a的侧表面和对应的半导体芯片的侧表面相同的平面上。
在形成内部密封件300W的工艺之后，可以执行研磨内部密封件300W的上表面的工艺。可以省略这个研磨工艺。为了形成类似于图2的半导体封装件10000a的结构，可以执行研磨以暴露层叠芯片部分100s的最上面的半导体芯片（例如，第四半导体芯片100-4）的上表面。
此后，可以执行图15E至图15J的相同工艺。在图15J的工艺之后，可以完成对图7的半导体封装件10000f的制造。
图17A至图17I是示出了根据本发明思想的一个示例实施例的制造图12所示的半导体封装件10000k的方法的截面图。因为图16C和图16E以及图15E至图15J的工艺可以施加于根据本示例实施例的方法，因此将省略对其进行描述。
参考图17A，可以制备包括多个半导体芯片100a的基本晶片100W。可以在每个半导体芯片100a中形成芯片焊盘130。芯片焊盘130可以由金属形成，例如，铝（Al）、铜（Cu）、金（Au）、镍（Ni）或钯（Pd），以具有多层或单层。
参考图17B，可以执行用于抛光并去除基本晶片100W的背侧表面（例如，基本晶片100W的半导体芯片100a的上表面）的背部研磨（B/L）。在B/L之后，可以通过单一化将基本晶片100W分成多个半导体芯片100a。
参考图17C，半导体芯片100a可以附接至载体衬底6000上的粘合部件6200。半导体芯片100a与粘合部件6200接触的表面是在其上形成芯片焊盘130的表面。粘合部件6200可以是，例如，带。这个带是稍后易于分离的可分离带。例如，这个带可以是能够通过紫外光辐射易于移除的层压材料或紫外光膜。
在半导体芯片100a的附接之前，可以执行图案化工艺以促进半导体芯片100a在带上的对准。通过图案化工艺形成的图案是针对待附接管芯（例如，半导体芯片100a）的对准标记，因而，半导体芯片100a可以准确地附接至形成图案的位置。从而可以精确地引导随后的工艺。
可以根据需要的半导体封装件的尺寸适当地控制要附接在载体衬底6000上的半导体芯片之间的距离。当前，半导体芯片100a的尺寸已经减小，但半导体封装件的尺寸是标准的。因此，在减小半导体芯片之间的距离方面有限制。例如，在扇出结构中，重新分配线可以从半导体芯片的下表面的期望的（或可替换地，预定的）部分延伸到不存在半导体芯片的内部密封件300，并且连接部件连接至重新分配线的延伸部分。
参考图17D，在附接了半导体芯片100a之后，内部密封件300可以密封半导体芯片100a。由于每个半导体芯片100a的形成了芯片焊盘130的下表面被附接至载体衬底6000的粘合部件6200，所以半导体芯片100a的侧表面和上表面可以被内部密封件300围绕。然而，半导体芯片100a的下表面没有被内部密封件300密封。内部密封件300可以与参考图1描述的内部密封件300相同。
参考图17E，在形成内部密封件300之后，可以从载体衬底6000分离包括半导体芯片100a和内部密封件300在内的封装件复合体7000。在这个分离之后，半导体芯片100a的下表面可以从内部密封件300暴露出来。在下文中，将封装件复合体7000上下颠倒地示出以便于理解。换言之，半导体芯片100a的形成了芯片焊盘130的下表面面向上形成。
参考图17F，可以在半导体芯片100a的下表面和内部密封件300的一些部分上形成重新分配线170。可以通过使用光刻法或印刷法由导电材料（例如，诸如银（Ag）、铜（Cu）、金（Au）、镍（Ni）或钯（Pd）之类的金属）形成重新分配线170。当通过印刷法形成重新分配线170时，可以使用例如，辊子对辊子印刷或丝网印刷。例如，可以通过辊子对辊子印刷形成种子金属并且在种子金属上形成电镀金属来形成重新分配线170。重新分配线170可以形成为多层或单层。
参考图17G，在形成重新分配线170之后，可以通过光刻或印刷形成保护层180。当通过印刷形成保护层180时，可以通过压印（例如，丝网印刷）由阻焊剂形成保护层180。
保护层180可以形成在重新分配线170的上表面上、在半导体芯片100a的没有形成重新分配线170的下表面的部分上、以及内部密封件300的没有形成重新分配线170的上表面的部分上。保护层180可以由聚合物形成，并且可以包括开口，重新分配线170的期望的（或可替换地，预定的）部分通过该开口暴露出来。虽然在示例实施例中开口只暴露了重新分配线170的上表面，但是在一些情况下也可以暴露重新分配线170的侧表面。保护层180可以具有大约5μm至大约20μm的厚度。
参考图17H，可以在保护层180的开口中形成连接部件140。连接部件140可以是，例如，焊料球。连接部件140可以构成扇出结构的球栅阵列（BGA）。根据示例实施例，焊料球可以直接布置在重新分配线170上。重新分配线170可以形成为Ag/Ni/Au多层，以实现，例如，焊料的浸润的改进并减少或防止扩散。
虽然在示例实施例中通过布置在半导体芯片100a之外来以扇出结构形成连接部件140，但是也可以如图11的半导体封装件10000j那样以扇入结构形成连接部件140。在一些情况下，还可以按照扇入结构和扇出结构的结合形成连接部件140。
参考图17I，在形成连接部件140之后，可以执行将封装件复合体70000单一化成各个内部封装件1000j的分离工艺。通过这个基于单一化的分离工艺，可以完成图12的半导体封装件10000k中的内部封装件1000j。此后，可以执行图16C和图16E以及图15E至图15J的工艺来完成对图12的半导体封装件10000k的制造。根据示例实施例，可以不执行图16D所示的层叠多个半导体芯片的工艺。
图18是包括根据本发明思想的示例实施例的半导体封装件的存储器卡10的示意图。
参考图18，控制器11和存储器12可以布置在存储器卡10中，以便彼此交换电信号。例如，当控制器11发出命令时，存储器12可以传送数据。控制器11和/或存储器12可以包括根据本发明思想的示例实施例的半导体封装件。存储器12可以包括存储器阵列（未示出）或存储器阵列库（未示出）。
存储器卡10可以用在诸如卡之类的存储器器件中，例如，存储条卡、智能媒体（SM）卡、安全数据（SD）卡、小型SD卡或多媒体卡（MMC）。
图19是包括根据本发明思想的示例实施例的半导体封装件的电子系统80的框图。
参考图19，电子系统80可以包括控制器81、输入/输出（I/O）设备82、存储器83和接口84。电子系统80可以是发送或接收信息的系统或者是移动系统。移动系统可以是PDA、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器或存储器卡。
控制器81可以运行程序并控制电子系统80。控制器81可以是微处理器、数字信号处理器、微控制器或者与这些器件类似的器件。I/O设备82可以用于电子系统80的输入或输出数据。
电子系统80可以经由I/O设备82连接至外部设备，例如，个人计算机或网络，因而电子系统80可以与外部设备交换数据。I/O设备82可以是小键盘、键盘或显示器。存储器83可以存储用于操作控制器81的代码和/或数据，并且/或者存储控制器81处理的数据。控制器81和存储器83可以包括根据本发明思想的示例实施例的半导体封装件。接口84可以是电子系统80与其他外部设备之间的数据传送路径。控制器81、I/O设备82、存储器83和接口84可以经由总线85彼此通信。
例如，电子系统80可以用在移动电话、MP3播放器、导航设备、便携式多媒体播放器（PMP）、固态盘（SSD）或家用电器中。
图20是应用了根据本发明思想的示例实施例的半导体封装件的固态盘（SSD）设备30的截面图。图19的电子系统80可以应用于SSD设备30。
参考图20，SSD设备30可以包括存储器封装件31、SSD控制器33、DRAM35和主板37。
存储器封装件31、SSD控制器33、DRAM35等可以包括根据本发明思想的示例实施例的半导体封装件。使用具有其他结构的半导体封装件的SSD设备也可以包括在本发明思想中，所述其他结构使用了具有不同杨氏模量的内部密封件和外部密封件。
存储器封装件31可以通过图1的外部连接部件2400安装在主板37上，并且可以包括四个存储器封装件PKG1、PKG2、PKG3和PKG4，如图20所示。然而，根据SSD控制器33的通道支持状态可以安装多于四个存储器封装件31。当存储器封装件31由多通道形成时，可以将安装的存储器封装件31的数量减少到小于四个。
存储器封装件31可以经由诸如按照BGA方式的焊料球之类的外部连接部件2400安装在主板37上。然而，也可以按照其他方法安装存储器封装件31。例如，可以按照下列方式安装存储器封装件31，针栅阵列（PGA）方式、带载体封装（TCP）方式、板上芯片（COB）方式、无引线四角扁平（QFN）方式、四角扁平封装（QFP）方式等。
SSD控制器33可以包括八个通道。八个通道可以按照一一对应的方式连接到四个存储器封装件PKG1、PKG2、PKG3和PKG4的对应通道以控制包括在存储器封装件31中的半导体芯片。
SSD控制器33可以包括允许信号以基于以下标准的方法与外部设备通信的程序，所述标准为串行高级技术附件（SATA）标准、并行高级技术附件（PATA）标准或者小型计算机系统接口（SCSI）标准。SATA标准的示例可以不仅包括所谓的SATA-1标准，还可以包括所有基于SATA的标准，例如SATA-2、SATA-3、外部SATA（e-SATA）。PATA标准的示例可以包括所有基于集成驱动器电子（IDE）的标准，诸如IDE和增强IDE（E-IDE）。
SSD控制器33可以执行EEC、FTL等。SSD控制器33也可以按照封装件形式安装在主板37上。SSD控制器33可以按照BGA方式、PGA方式、TCP方式、COB方式、QFN方式、QFP方式等安装在主板37上，与存储器封装件31类似。
DRAM35是辅助存储器器件，并且可以作为在SSD控制器33与存储器封装件31之间的数据交换期间的缓冲器。DRAM35也可以按照各种方式安装在主板37上，例如，BGA方式、PGA方式、TCP方式、COB方式、QFN方式、QFP方式等。
主板37可以是PCB、柔性PCB、有机衬底、陶瓷衬底、带衬底等。主板37可以包括具有上表面和下表面的芯板（core board）（未示出），以及形成在上表面和下表面的每一个上的树脂层（未示出）。可以按照多层结构形成树脂层，并且信号层、接地层或者形成布线图案的功率层可以插入在多层结构的多个层之间。可以在每个树脂层上形成特定的布线图案。在图20中，在主板37上示出的细小图案可以表示布线图案或多个无源元件。可以在主板37的一侧（例如，左侧）上形成用于与外部设备通信的接口39。
图21是应用了根据本发明思想的示例实施例的半导体封装件的电子设备的示意透视图。
图21示出了作为电子设备的移动电话40，对该电子设备应用了图20的电子系统80。电子系统80还可以用在便携式笔记本、MP3播放器、导航设备、SSD、卡或家用电器中。
在根据本发明思想的半导体封装件及其制造方法中，可以通过形成具有不同杨氏模量的材料的内部密封件和内部封装件之外的外部密封件来解决在封装工艺期间产生的处理困难和翘曲问题。换言之，在封装工艺中，内部密封件可以由具有较小的杨氏模量的材料形成，而外部密封件可以由具有较大的杨氏模量的材料形成。
因此，可以改进半导体工艺的产量，并且还可以改进最终半导体封装件的可靠性。
虽然已经结合本发明思想的示例实施例示出并说明了本发明思想，但是应当理解，在不背离权利要求的精神和范围的情况下可以进行形式和细节上的各种改变。

Claims (39)

1.一种半导体封装件，包括：
内部封装件，其包括至少一个半导体芯片，所述至少一个半导体芯片利用内部密封件进行密封；
外部衬底，在其上安装所述内部封装件；以及
外部密封件，其对所述内部封装件进行密封，所述内部密封件的杨氏模量小于所述外部密封件的杨氏模量，其中
所述内部封装件包括硅通路、具有下表面的内部衬底、以及在所述下表面上连接至所述硅通路的连接部件，
所述至少一个半导体芯片在所述内部衬底上，并且经过所述硅通路连接至所述连接部件，并且
所述内部衬底通过所述连接部件安装在所述外部衬底上。
2.权利要求1的半导体封装件，其中所述内部密封件的杨氏模量不大于所述外部密封件的杨氏模量的十分之一。
3.权利要求1的半导体封装件，其中
所述内部密封件包括硅树脂基材料、热固性材料、热塑性材料、和紫外光固化材料中的至少一种材料，并且
所述外部密封件包括环氧树脂基材料、热固性材料、热塑性材料和紫外光固化材料中的至少一种材料。
4.权利要求3的半导体封装件，其中所述热固性材料包括丙烯酸聚合物添加剂以及下列中的至少一种：酚类硬化剂、酸酐类硬化剂以及胺类硬化剂。
5.权利要求1的半导体封装件，其中
所述内部密封件和所述外部密封件由相同的树脂形成，并且
所述外部密封件比所述内部密封件包含更大密度的填料。
6.权利要求1的半导体封装件，其中当所述至少一个半导体芯片与多个半导体芯片相对应时，所述多个半导体芯片中的一些是存储器芯片，而另一些是逻辑芯片。
7.权利要求1的半导体封装件，其中当所述至少一个半导体芯片与多个半导体芯片相对应时，所述多个半导体芯片在所述内部衬底上以多层结构构成层叠芯片部分。
8.权利要求7的半导体封装件，其中
在所述至少一个半导体芯片的每一个中有芯片硅通路和连接至所述芯片硅通路的芯片连接部件，或者在所述至少一个半导体芯片的除最上面的半导体芯片以外的所有半导体芯片的每一个中有芯片硅通路和连接至所述芯片硅通路的芯片连接部件，并且
所述半导体芯片经过所述芯片硅通路和所述芯片连接部件彼此电连接。
9.权利要求1的半导体封装件，其中
当所述至少一个半导体芯片与多个半导体芯片相对应时，所述多个半导体芯片中的一些构成第一层叠芯片部分，而另一些构成第二层叠芯片部分，并且
所述第一层叠芯片部分和所述第二层叠芯片部分布置在所述内部衬底上以便彼此间隔开。
10.权利要求9的半导体封装件，其中
所述第一层叠芯片部分和所述第二层叠芯片部分都由存储器芯片形成，或者
所述第一层叠芯片部分由存储器芯片形成，所述第二层叠芯片部分由逻辑芯片形成。
11.权利要求1的半导体封装件，其中所述内部衬底是包括构成所述内部封装件的多个半导体芯片的有源晶片，或者是包括构成所述内部封装件的多个单元中间层的中间层衬底。
12.权利要求1的半导体封装件，其中所述内部衬底的侧表面被所述内部密封件密封。
13.权利要求1的半导体封装件，其中所述内部衬底的侧表面从所述内部密封件暴露出来。
14.权利要求1的半导体封装件，还包括：
下列两种底层填料中的至少一种：在所述至少一个半导体芯片与所述内部衬底之间的内部底层填料和在所述内部封装件与所述外部衬底之间的外部底层填料。
15.权利要求14的半导体封装件，所述底层填料包括环氧树脂。
16.权利要求1的半导体封装件，其中所述内部封装件是晶片级封装件。
17.权利要求1的半导体封装件，其中所述内部封装件具有扇入或扇出结构。
18.权利要求1的半导体封装件，其中所述内部密封件对暴露了顶面的所述至少一个半导体芯片进行密封。
19.权利要求1的半导体封装件，其中所述至少一个半导体芯片包括：
第一芯片；以及
在水平方向上与所述第一芯片间隔开的第二芯片。
20.权利要求19的半导体封装件，还包括：
与所述第一芯片和所述第二芯片中的至少一个间隔开的无源元件。
21.一种半导体封装件，包括：
在其中具有硅通路的内部衬底；
在所述内部衬底上的层叠芯片部分，所述层叠芯片部分是至少一个半导体芯片的层叠；
对所述层叠芯片部分进行密封的内部密封件；
在其上安装所述内部衬底的外部衬底；以及
对所述内部衬底、所述层叠芯片部分和所述内部密封件进行密封的外部密封件，所述外部密封件的杨氏模量大于所述内部密封件的杨氏模量。
22.权利要求21的半导体封装件，其中所述内部密封件的杨氏模量不大于所述外部密封件的杨氏模量的十分之一。
23.权利要求21的半导体封装件，其中所述层叠芯片部分包括至少两个层叠芯片部分。
24.权利要求21的半导体封装件，其中所述内部衬底的平面面积等于或者大于所述层叠芯片部分的平面面积。
25.权利要求24的半导体封装件，其中当所述内部衬底的平面面积等于所述层叠芯片部分的平面面积时，所述内部密封件布置在所述内部衬底的侧表面上。
26.一种制造半导体封装件的方法，该方法包括步骤：
通过利用内部密封件对至少一个半导体芯片进行密封来形成内部封装件，所述内部封装件包括硅通路、具有下表面的内部衬底、以及在所述下表面上连接至所述硅通路的连接部件，所述至少一个半导体芯片在所述内部衬底上，并且经过所述硅通路连接至所述连接部件；
在外部衬底上安装所述内部封装件，所述内部衬底通过所述连接部件安装在所述外部衬底上；以及
利用外部密封件对所述内部封装件进行密封，所述外部密封件比所述内部密封件具有更大的杨氏模量。
27.权利要求26的方法，其中所述内部密封件的杨氏模量不大于所述外部密封件的杨氏模量的十分之一。
28.权利要求26的方法，其中
形成所述内部封装件的步骤包括：
形成内部衬底，所述内部衬底具有硅通路；
在所述内部衬底上形成多个层叠芯片部分，所述多个层叠芯片部分的每一个包括半导体芯片的层叠；
通过利用所述内部密封件对所述多个层叠芯片部分进行密封；以及
将密封的多个层叠芯片部分分成独立的内部封装件，每个内部封装件包括至少一个层叠芯片部分。
29.权利要求28的方法，其中每个内部封装件包括至少两个层叠芯片部分。
30.权利要求26的方法，其中
形成所述内部封装件的步骤包括：
制备基本晶片，所述基本晶片包括硅通路和连接部件，所述连接部件在所述基本晶片的下表面上并且连接至所述硅通路；
将所述基本晶片粘接在第一载体衬底上，使得所述基本晶片的下表面面对所述第一载体衬底；
形成多个层叠芯片部分，所述多个层叠芯片部分的每一个包括在所述基本晶片的上表面上的半导体芯片的层叠；
利用所述内部密封件对所述多个层叠芯片部分进行密封；以及
通过将所述第一载体衬底从所述基本晶片分离来暴露所述连接部件。
31.权利要求30的方法，其中
形成所述内部封装件的步骤还包括：
将第二载体衬底粘接至所述多个层叠芯片部分中的至少一个层叠芯片部分的上表面和所述内部密封件的上表面；
经过所述连接部件对所述层叠芯片部分执行管芯电特性拣选测试；
将密封的层叠芯片部分分成独立的内部封装件，每个独立的内部封装件包括所述多个层叠芯片部分中的至少一个层叠芯片部分；以及
将所述内部封装件从所述第二载体衬底分离。
32.权利要求26的方法，其中
形成所述内部封装件的步骤包括：
制备基本晶片，该基本晶片包括多个单元内部衬底，每个单元内部衬底包括至少一个硅通路和至少一个连接部件，所述至少一个连接部件在每个单元内部衬底的下表面上；
将基本晶片分成多个单元内部衬底；
在第一载体衬底上安装至少一个单元内部衬底，使得所述至少一个连接部件面对所述第一载体衬底；
在所述至少一个单元内部衬底上形成至少一个层叠芯片部分，所述至少一个层叠芯片部分包括至少一个半导体芯片；
利用所述内部密封件对所述至少一个单元内部衬底和所述至少一个层叠芯片部分进行密封；以及
通过将所述第一载体衬底从所述单元内部衬底分离来暴露所述连接部件。
33.权利要求32的方法，其中
形成所述内部封装件的步骤还包括：
将第二载体衬底粘接至所述至少一个层叠芯片部分的上表面和所述内部密封件的上表面；
经过所述至少一个连接部件对所述至少一个层叠芯片部分执行管芯电特性拣选测试；
将密封的单元内部衬底和密封的至少一个层叠芯片部分分成独立的内部封装件，每个独立的内部封装件包括所述至少一个层叠芯片部分；以及
将所述内部封装件从所述第二载体衬底分离。
34.权利要求26的方法，其中当所述至少一个半导体芯片与多个半导体芯片相对应时，
形成所述内部封装件的步骤包括：
形成第一层叠芯片部分和与所述第一层叠芯片部分间隔开的第二层叠芯片部分，通过在内部衬底上层叠一些半导体芯片来形成所述第一层叠芯片部分和所述第二层叠芯片部分中的每一个；并且
所述内部封装件包括所述第一层叠芯片部分和所述第二层叠芯片部分。
35.权利要求26的方法，其中在形成所述内部封装件的步骤中，所述内部封装件是晶片级封装件。
36.权利要求26的方法，其中在形成所述内部封装件的步骤中，所述内部封装件具有扇入或扇出结构。
37.一种制造半导体封装件的方法，该方法包括步骤：
形成内部衬底，该内部衬底包括硅通路；
形成多个层叠芯片部分，通过在所述内部衬底上层叠至少一个半导体芯片来形成所述多个层叠芯片部分中的每一个层叠芯片部分；
利用内部密封件对所述层叠芯片部件进行密封；
将密封的层叠芯片部分分成独立的内部封装件，每个内部封装件包括至少一个层叠芯片部分；
在外部衬底上安装多个内部封装件；
利用外部密封件对所述多个内部封装件进行密封，所述外部密封件比所述内部密封件具有更大的杨氏模量；以及
将密封的内部封装件分成独立的半导体封装件，每个半导体封装件包括所述多个内部封装件中的至少一个内部封装件。
38.权利要求37的方法，还包括步骤：
在将所述密封的内部封装件分成独立的半导体封装件之前，对所述多个内部封装件执行管芯电特性拣选测试。
39.权利要求37的方法，其中，在将所述密封的层叠芯片部分分成独立的内部封装件的步骤中，所述内部封装件包括：
至少两个层叠芯片部分，所述至少两个层叠芯片部分在所述内部衬底上彼此间隔开。
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