KR20220101335A - 복수개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법 - Google Patents

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KR20220101335A
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semiconductor chip
layer
semiconductor
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molding
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이건실
김동관
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Abstract

본 개시에 따른 반도체 패키지는 베이스 구조체; 상기 베이스 구조체 위의 제1 반도체 칩; 상기 제1 반도체 칩 위의 제2 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착막; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 포함하고, 상기 몰딩막은 상기 베이스 구조체 및 상기 제1 반도체 칩 사이에 개재되는 개재부를 포함할 수 있다.

Description

복수개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE INCLUDING A PLURALITY OF SEMICONDUCTOR CHIPS AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 패키지 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 개시는 복수개의 반도체 칩들을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 산업의 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 경량화되고 있고, 전자기기에 사용되는 반도체 패키지는 소형화 및 경량화와 함께 고성능 및 대용량이 요구되고 있다. 소형화 및 경량화와 함께 고성능 및 대용량을 구현하기 위하여, 관통 전극(through silicon via, TSV)을 포함하는 반도체 칩들 및 상기 반도체 칩들이 적층된 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.
본 발명의 목적은 신뢰성이 개선된 반도체 패키지를 제공하는 것이다.
본 개시의 일부 실시예들에 따른 반도체 패키지는 베이스 구조체; 상기 베이스 구조체 위의 제1 반도체 칩; 상기 제1 반도체 칩 위의 제2 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착막; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 포함하고, 상기 몰딩막은 상기 베이스 구조체 및 상기 제1 반도체 칩 사이에 개재되는 개재부를 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지는 베이스 구조체; 상기 베이스 구조체 위의 제1 반도체 칩; 상기 베이스 구조체 및 상기 제1 반도체 칩을 전기적으로 연결하는 제1 연결 구조체; 상기 제1 반도체 칩 위의 제2 반도체 칩; 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 전기적으로 연결하는 제2 연결 구조체; 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착막; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 포함하고, 상기 몰딩막은 제1 연결 구조체에 접하는 개재부를 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지는 베이스 구조체; 상기 베이스 구조체 위의 제1 반도체 칩; 상기 제1 반도체 칩 위의 제2 반도체 칩들; 상기 베이스 구조체 및 상기 제1 및 제2 반도체 칩들을 전기적으로 연결하는 연결 구조체들; 상기 베이스 구조체 및 상기 제1 및 제2 반도체 칩들과 중첩되는 접착막들; 및 상기 제1 및 제2 반도체 칩들 및 상기 접착막들을 덮는 몰딩막을 포함하고, 상기 몰딩막은 상기 베이스 구조체, 상기 제1 및 제2 반도체 칩들 및 상기 접착막들과 중첩되는 개재부를 포함하고, 상기 개재부는 상기 연결 구조체들 중 적어도 하나에 접하고, 상기 제1 및 제2 반도체 칩들 중 적어도 하나의 하면에 접할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지의 제조 방법은 베이스 구조체를 형성하는 것; 상기 베이스 구조체 위에 제1 반도체 칩을 제공하는 것, 상기 베이스 구조체 및 상기 제1 반도체 칩 사이에 캐비티가 정의되고; 접착막을 이용하여 상기 제1 반도체 칩 위에 제2 반도체 칩을 제공하는 것; 및 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 형성하는 것을 포함하고, 상기 몰딩막을 형성하는 것은, 상기 몰딩막의 개재부로 상기 캐비티를 채우는 것을 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지는 몰딩막의 개재부가 제공됨으로써 몰딩막, 접착막 및 보호층이 서로 접하는 3중점이 형성되지 않을 수 있고, 반도체 패키지의 신뢰성이 개선될 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 1b는 도 1a의 A영역의 확대도이다.
도 1c는 도 1b의 B영역의 확대도이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k 및 2l은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 6은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 7은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 8은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 9는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 1b는 도 1a의 A영역의 확대도이다. 도 1c는 도 1b의 B영역의 확대도이다.
도 1a를 참조하면, 반도체 패키지(1)는 베이스 구조체(100)를 포함할 수 있다. 베이스 구조체(100)는 제1 기판(110), 제1 배선층(120), 제1 하부 보호층(130), 제1 상부 보호층(140) 및 제1 관통 비아들(150)을 포함할 수 있다.
제1 기판(110)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다. 일부 실시예들에 있어서, 제1 기판(110)은 반도체 기판일 수 있다. 일 예로, 제1 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 일부 실시예들에 있어서, 제1 기판(110)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
제1 기판(110)은 제1 배선층(120) 상에 제공될 수 있다. 제1 배선층(120)은 제1 기판(110) 아래에 제공될 수 있다. 제1 배선층(120)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 제1 배선층(120)의 배선들은 도전 물질을 포함할 수 있다.
일부 실시예들에 있어서, 베이스 구조체(100)는 로직 회로를 포함할 수 있다. 일부 실시예들에 있어서, 베이스 구조체(100)는 메모리 소자를 포함할 수 있다.
제1 배선층(120)은 제1 하부 보호층(130) 상에 제공될 수 있다. 제1 배선층(120) 아래에 제1 하부 보호층(130)이 제공될 수 있다. 제1 하부 보호층(130)은 제1 배선층(120)을 보호하는 역할을 할 수 있다. 제1 하부 보호층(130)은 제1 배선층(120)의 하면을 덮을 수 있다. 제1 하부 보호층(130)은 절연 물질을 포함할 수 있다. 일 예로, 제1 하부 보호층(130)은 실리콘 질화물을 포함할 수 있다.
제1 기판(110) 상에 제1 상부 보호층(140)이 제공될 수 있다. 제1 상부 보호층(140)은 제1 기판(110)을 보호하는 역할을 할 수 있다. 제1 상부 보호층(140)은 제1 기판(110)의 상면을 덮을 수 있다. 제1 상부 보호층(140)은 절연 물질을 포함할 수 있다. 일 예로, 제1 상부 보호층(140)은 실리콘 질화물을 포함할 수 있다.
제1 관통 비아(150)는 제1 기판(110) 및 제1 상부 보호층(140)을 관통할 수 있다. 제1 관통 비아(150)는 제1 배선층(120)의 배선과 전기적으로 연결될 수 있다. 제1 관통 비아(150)는 도전 물질을 포함할 수 있다.
베이스 구조체(100)가 제1 기판(110), 제1 배선층(120) 및 제1 관통 비아(150)를 포함하는 것으로 도시 및 설명되었지만, 본 개시는 이에 제한되지 않는다. 일부 실시예들에 있어서, 베이스 구조체(100)는 인터포저일 수 있다.
베이스 구조체(100) 아래에 베이스 패드들(BPD) 및 베이스 범프들(BBP)이 제공될 수 있다. 베이스 패드(BPD)는 제1 하부 보호층(130)을 관통할 수 있다. 베이스 패드(BPD)는 제1 배선층(120)의 배선과 전기적으로 연결될 수 있다. 베이스 패드들(BPD)은 도전 물질을 포함할 수 있다. 베이스 범프(BBP)는 베이스 패드(BPD)에 연결될 수 있다. 베이스 범프들(BBP)은 도전 물질을 포함할 수 있다.
베이스 구조체(100) 위에(over) 제1 반도체 칩(200)이 제공될 수 있다. 일 예로, 제1 반도체 칩(200)은 베이스 구조체(100)의 수직 위에 제공될 수 있다. 제1 반도체 칩(200)은 베이스 구조체(100)와 제3 방향(D3)으로 이격될 수 있다. 제1 반도체 칩(200)은 베이스 구조체(100)에 인접하는 반도체 칩일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
제1 반도체 칩(200)은 제2 기판(210), 제2 배선층(220), 제2 하부 보호층(230), 제2 상부 보호층(240) 및 제2 관통 비아(250)를 포함할 수 있다.
제2 기판(210)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 일부 실시예들에 있어서, 제2 기판(210)은 반도체 기판일 수 있다. 일부 실시예들에 있어서, 제2 기판(210)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
제2 기판(210)은 제2 배선층(220) 상에 제공될 수 있다. 제2 배선층(220)은 제2 기판(210) 아래에 제공될 수 있다. 제2 배선층(220)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 제2 배선층(220)의 배선들은 도전 물질을 포함할 수 있다.
일부 실시예들에 있어서, 제1 반도체 칩(200)은 메모리 소자를 포함할 수 있다. 일 예로, 메모리 소자는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, 플래시 메모리, MRAM(Magnetic RAM), FRAM(Ferroelectric RAM), PRAM(Phase change RAM), RRAM(Resistive RAM) 등과 같은 비휘발성 메모리일 수 있다. 일부 실시예들에 있어서, 제1 반도체 칩(200)은 로직 회로를 포함할 수 있다.
제2 배선층(220)은 제2 하부 보호층(230) 상에 제공될 수 있다. 제2 배선층(220) 아래에 제2 하부 보호층(230)이 제공될 수 있다. 제2 하부 보호층(230)은 제2 배선층(220)을 보호하는 역할을 할 수 있다. 제2 하부 보호층(230)은 베이스 구조체(100)와 마주볼 수 있다. 제2 하부 보호층(230)은 베이스 구조체(100)의 제1 상부 보호층(140)과 마주볼 수 있다. 제2 하부 보호층(230)은 제2 배선층(220)의 하면을 덮을 수 있다. 제2 하부 보호층(230)은 절연 물질을 포함할 수 있다. 일 예로, 제2 하부 보호층(230)은 실리콘 질화물을 포함할 수 있다.
제2 기판(210) 상에 제2 상부 보호층(240)이 제공될 수 있다. 제2 상부 보호층(240)은 제2 기판(210)을 보호하는 역할을 할 수 있다. 제2 상부 보호층(240)은 제2 기판(210)의 상면을 덮을 수 있다. 제2 상부 보호층(240)은 절연 물질을 포함할 수 있다. 일 예로, 제2 상부 보호층(240)은 실리콘 질화물을 포함할 수 있다.
제2 관통 비아(250)는 제2 기판(210) 및 제2 상부 보호층(240)을 관통할 수 있다. 제2 관통 비아(250)는 제2 배선층(220)의 배선과 전기적으로 연결될 수 있다. 제2 관통 비아(250)는 도전 물질을 포함할 수 있다.
베이스 구조체(100) 및 제1 반도체 칩(200) 사이에 제1 연결 구조체들(CS1)이 제공될 수 있다. 제1 연결 구조체(CS1)는 베이스 구조체(100)와 제1 반도체 칩(200)을 전기적으로 연결할 수 있다. 제1 연결 구조체(CS1)는 도전 물질을 포함할 수 있다. 각각의 제1 연결 구조체(CS1)는 상부 패드(UPD), 하부 패드(LPD) 및 연결 범프(CBP)를 포함할 수 있다.
제1 연결 구조체(CS1)의 상부 패드(UPD)는 제1 반도체 칩(200)의 제2 하부 보호층(230)을 관통할 수 있다. 제1 연결 구조체(CS1)의 상부 패드(UPD)는 제1 반도체 칩(200)의 제2 배선층(220)의 배선에 전기적으로 연결될 수 있다. 제1 연결 구조체(CS1)의 상부 패드(UPD)는 도전 물질을 포함할 수 있다.
제1 연결 구조체(CS1)의 하부 패드(LPD)는 베이스 구조체(100)의 제1 상부 보호층(140) 상에 제공될 수 있다. 제1 연결 구조체(CS1)의 하부 패드(LPD)는 베이스 구조체(100)의 제1 관통 비아(150)에 전기적으로 연결될 수 있다. 제1 연결 구조체(CS1)의 하부 패드(LPD)는 도전 물질을 포함할 수 있다.
제1 연결 구조체(CS1)의 연결 범프(CBP)는 제1 연결 구조체(CS1)의 상부 패드(UPD) 및 하부 패드(LPD) 사이에 제공될 수 있다. 제1 연결 구조체(CS1)의 연결 범프(CBP)는 제1 연결 구조체(CS1)의 상부 패드(UPD) 및 하부 패드(LPD)를 전기적으로 연결할 수 있다. 제1 연결 구조체(CS1)의 연결 범프(CBP)는 도전 물질을 포함할 수 있다.
제1 반도체 칩(200) 위에 복수개의 제2 반도체 칩들(300)이 제공될 수 있다. 일 예로, 복수개의 제2 반도체 칩들(300)은 제1 반도체 칩(200)의 수직 위에 제공될 수 있다. 복수개의 제2 반도체 칩들(300)은 제1 반도체 칩(200) 위에서 제3 방향(D3)을 따라 적층될 수 있다. 제1 반도체 칩(200) 및 제1 반도체 칩(200)에 인접하는(가장 가까운) 제2 반도체 칩(300)은 제3 방향(D3)으로 이격될 수 있다. 제2 반도체 칩들(300)은 제3 방향(D3)으로 서로 이격될 수 있다. 도 1에는 제1 반도체 칩(200) 위에 적층된 제2 반도체 칩들(300)의 개수가 2개인 것으로 도시 되었지만, 제2 반도체 칩들(300)의 개수는 이에 제한되지 않는다.
각각의 제2 반도체 칩들(300)은 제3 기판(310), 제3 배선층(320), 제3 하부 보호층(330), 제3 상부 보호층(340) 및 제3 관통 비아(350)를 포함할 수 있다.
제3 기판(310)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 일부 실시예들에 있어서, 제3 기판(310)은 반도체 기판일 수 있다. 일부 실시예들에 있어서, 제3 기판(310)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
제3 기판(310)은 제3 배선층(320) 상에 제공될 수 있다. 제3 배선층(320)은 제3 기판(310) 아래에 제공될 수 있다. 제3 배선층(320)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 제3 배선층(320)의 배선들은 도전 물질을 포함할 수 있다.
일부 실시예들에 있어서, 제2 반도체 칩(300)은 메모리 소자를 포함할 수 있다. 일부 실시예들에 있어서, 제2 반도체 칩(300)은 로직 회로를 포함할 수 있다.
제3 배선층(320)은 제3 하부 보호층(330) 상에 제공될 수 있다. 제3 배선층(320) 아래에 제3 하부 보호층(330)이 제공될 수 있다. 제3 하부 보호층(330)은 제3 배선층(320)을 보호하는 역할을 할 수 있다. 제3 하부 보호층(330)은 제3 배선층(320)의 하면을 덮을 수 있다. 제3 하부 보호층(330)은 절연 물질을 포함할 수 있다. 일 예로, 제3 하부 보호층(330)은 실리콘 질화물을 포함할 수 있다.
제3 기판(310) 상에 제3 상부 보호층(340)이 제공될 수 있다. 제3 상부 보호층(340)은 제3 기판(310)을 보호하는 역할을 할 수 있다. 제3 상부 보호층(340)은 제3 기판(310)의 상면을 덮을 수 있다. 제3 상부 보호층(340)은 절연 물질을 포함할 수 있다. 일 예로, 제3 상부 보호층(340)은 실리콘 질화물을 포함할 수 있다.
제3 관통 비아(350)는 제3 기판(310) 및 제3 상부 보호층(340)을 관통할 수 있다. 제3 관통 비아(350)는 제3 배선층(320)의 배선과 전기적으로 연결될 수 있다. 제3 관통 비아(350)는 도전 물질을 포함할 수 있다.
제2 반도체 칩들(300) 위에 제3 반도체 칩(400)이 제공될 수 있다. 일 예로, 제3 반도체 칩(400)은 제2 반도체 칩들(300)의 수직 위에 제공될 수 있다. 제3 반도체 칩(400)은 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300)과 제3 방향(D3)으로 이격될 수 있다. 제1 내지 제3 반도체 칩들(200, 300, 400)은 베이스 구조체(100) 위에서 제3 방향(D3)을 따라 순차적으로 적층될 수 있다. 베이스 구조체(100) 및 제1 내지 제3 반도체 칩들(200, 300, 400)은 제3 방향(D3)으로 중첩될 수 있다.
제3 반도체 칩(400)은 제4 기판(410), 제4 배선층(420) 및 제4 하부 보호층(430)을 포함할 수 있다.
제4 기판(410)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장되는 플레이트의 형태를 가질 수 있다. 일부 실시예들에 있어서, 제4 기판(410)은 반도체 기판일 수 있다. 일부 실시예들에 있어서, 제4 기판(410)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
제4 기판(410)은 제4 배선층(420) 상에 제공될 수 있다. 제4 배선층(420)은 제4 기판(410) 아래에 제공될 수 있다. 제4 배선층(420)은 배선들 및 배선들을 둘러싸는 절연막을 포함할 수 있다. 제4 배선층(420)의 배선들은 도전 물질을 포함할 수 있다.
일부 실시예들에 있어서, 제3 반도체 칩(400)은 메모리 소자를 포함할 수 있다. 일부 실시예들에 있어서, 제3 반도체 칩(400)은 로직 회로를 포함할 수 있다.
제4 배선층(420)은 제4 하부 보호층(430) 상에 제공될 수 있다. 제4 배선층(420) 아래에 제4 하부 보호층(430)이 제공될 수 있다. 제4 하부 보호층(430)은 제4 배선층(420)을 보호하는 역할을 할 수 있다. 제4 하부 보호층(430)은 제4 배선층(420)의 하면을 덮을 수 있다. 제4 하부 보호층(430)은 절연 물질을 포함할 수 있다. 일 예로, 제4 하부 보호층(430)은 실리콘 질화물을 포함할 수 있다.
각각의 제2 연결 구조체들(CS2)이 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이, 제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 각각 제공될 수 있다.
각각의 제2 연결 구조체들(CS2)은 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)을 전기적으로 연결하거나, 제2 반도체 칩들(300)을 전기적으로 연결하거나, 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300)을 전기적으로 연결할 수 있다. 제2 연결 구조체(CS2)는 도전 물질을 포함할 수 있다. 각각의 제2 연결 구조체들(CS2)은 상부 패드(UPD), 하부 패드(LPD) 및 연결 범프(CBP)를 포함할 수 있다.
제2 연결 구조체(CS2)의 상부 패드(UPD)는 제2 반도체 칩(300)의 제3 하부 보호층(330)을 관통하거나, 제3 반도체 칩(400)의 제4 하부 보호층(430)을 관통할 수 있다. 제2 연결 구조체(CS2)의 상부 패드(UPD)는 제2 반도체 칩(300)의 제3 배선층(320)의 배선에 전기적으로 연결되거나, 제3 반도체 칩(400)의 제4 배선층(420)의 배선에 전기적으로 연결될 수 있다. 제2 연결 구조체(CS2)의 상부 패드(UPD)는 도전 물질을 포함할 수 있다.
제2 연결 구조체(CS2)의 하부 패드(LPD)는 제1 반도체 칩(200)의 제2 상부 보호층(240) 상에 제공되거나, 제2 반도체 칩(300)의 제3 상부 보호층(340) 상에 제공될 수 있다. 제2 연결 구조체(CS2)의 하부 패드(LPD)는 제1 반도체 칩(200)의 제2 관통 비아(250)에 전기적으로 연결되거나, 제2 반도체 칩(300)의 제3 관통 비아(350)에 전기적으로 연결될 수 있다. 제2 연결 구조체(CS2)의 하부 패드(LPD)는 도전 물질을 포함할 수 있다.
제2 연결 구조체(CS2)의 연결 범프(CBP)는 제2 연결 구조체(CS2)의 상부 패드(UPD) 및 하부 패드(LPD) 사이에 제공될 수 있다. 제2 연결 구조체(CS2)의 연결 범프(CBP)는 제2 연결 구조체(CS2)의 상부 패드(UPD) 및 하부 패드(LPD)를 전기적으로 연결할 수 있다. 제2 연결 구조체(CS2)의 연결 범프(CBP)는 도전 물질을 포함할 수 있다.
제1 및 제2 연결 구조체들(CS1, CS2)은 베이스 구조체(100) 및 제1 내지 제3 반도체 칩들(200, 300, 400)을 전기적으로 연결할 수 있다.
접착막들(AD)이 제1 내지 제3 반도체 칩들(200, 300, 400) 사이에 제공될 수 있다. 각각의 접착막들(AD)은 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이, 제2 반도체 칩들(300) 사이, 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 각각 제공될 수 있다. 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)은 접착막(AD)을 사이에 두고 제3 방향(D3)으로 이격될 수 있다. 제2 반도체 칩들(300)은 접착막(AD)을 사이에 두고 제3 방향(D3)으로 이격될 수 있다. 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300)은 접착막(AD)을 사이에 두고 제3 방향(D3)으로 이격될 수 있다. 접착막들(AD)은 제1 내지 제3 반도체 칩들(200, 300, 400)을 서로 접착시킬 수 있다. 각각의 접착막들(AD)은 각각의 제2 연결 구조체들(CS2)을 둘러쌀 수 있다.
제1 반도체 칩(200), 제2 반도체 칩들(300) 및 접착막들(AD)을 덮는 몰딩막(MD)이 제공될 수 있다. 몰딩막(MD)은 베이스 구조체(100) 상에 제공될 수 있다. 몰딩막(MD)은 제1 내지 제3 반도체 칩들(200, 300, 400) 및 접착막들(AD)을 둘러싸는 베이스부(BA) 및 베이스 구조체(100)와 제1 반도체 칩(200) 사이에 개재되는 개재부(IN)를 포함할 수 있다. 몰딩막(MD)의 베이스부(BA)는 몰딩막(MD)의 개재부(IN)를 둘러쌀 수 있다. 설명의 편의를 위해 몰딩막(MD)의 베이스부(BA) 및 개재부(IN)를 구분하여 설명하지만, 몰딩막(MD)의 베이스부(BA) 및 개재부(IN)는 서로 경계 없이 연결되는 일체의 구조를 가질 수 있다. 몰딩막(MD)의 베이스부(BA) 및 개재부(IN)는 동일한 물질을 포함할 수 있다.
몰딩막(MD)의 개재부(IN)는 제1 연결 구조체들(CS1)을 둘러쌀 수 있다. 몰딩막(MD)의 개재부(IN)는 제1 연결 구조체들(CS1)과 동일한 레벨에 배치될 수 있다. 베이스 구조체(100) 및 제1 반도체 칩(200)은 몰딩막(MD)의 개재부(IN)를 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 몰딩막(MD)의 개재부(IN)는 베이스 구조체(100), 제1 내지 제3 반도체 칩들(200, 300, 400) 및 접착막들(AD)과 제3 방향(D3)으로 중첩될 수 있다. 몰딩막(MD)의 개재부(IN)의 제1 방향(D1)으로의 폭은 제1 내지 제3 반도체 칩들(200, 300, 400)의 제1 방향(D1)으로의 폭과 동일할 수 있다. 일 예로, 몰딩막(MD)의 개재부(IN)의 수평 방향으로의 폭은 제1 내지 제3 반도체 칩들(200, 300, 400)의 수평 방향으로의 폭과 동일할 수 있다.
도 1b를 참조하면, 몰딩막(MD)의 개재부(IN)의 하면(INB)은 베이스 구조체(100)의 상면(TS1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN)의 하면(INB)은 베이스 구조체(100)의 제1 상부 보호층(140)의 상면(TS1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN)의 상면(INT)은 제1 반도체 칩(200)의 하면(BS1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN)는 제1 반도체 칩(200)의 하면(BS1)의 전부를 덮을 수 있다. 몰딩막(MD)의 개재부(IN)의 상면(INT)은 제1 반도체 칩(200)의 제2 하부 보호층(230)의 하면(BS1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN)는 제1 반도체 칩(200)의 제2 하부 보호층(230)의 하면(BS1)의 전부를 덮을 수 있다.
몰딩막(MD)의 개재부(IN)는 제1 연결 구조체(CS1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN)의 측벽(INS)은 제1 연결 구조체(CS1)의 측벽(SW1)에 접할 수 있다. 몰딩막(MD)의 개재부(IN) 및 제1 반도체 칩(200)의 제2 하부 보호층(230)이 제1 연결 구조체(CS1)의 측벽(SW1)의 전부를 덮을 수 있다. 몰딩막(MD)의 개재부(IN)는 제1 연결 구조체(CS1)의 상부 패드(UPD), 하부 패드(LPD) 및 연결 범프(CBP)에 접할 수 있다.
몰딩막(MD)의 베이스부(BA)는 제1 반도체 칩(200)의 측벽(SW2)에 접할 수 있다. 몰딩막(MD)의 베이스부(BA)는 제1 반도체 칩(200)의 제2 하부 보호층(230)의 측벽(SW3)의 전부를 덮을 수 있다.
몰딩막(MD)의 개재부(IN)의 하면(INB)의 레벨은 제1 연결 구조체(CS1)의 하면(BS2)의 레벨과 동일할 수 있다. 몰딩막(MD)의 개재부(IN)의 하면(INB)은 제1 연결 구조체(CS1)의 하면(BS2)과 공면을 이룰 수 있다. 몰딩막(MD)의 개재부(IN)의 하면(INB)의 레벨은 제1 연결 구조체(CS1)의 하부 패드(LPD)의 하면(BS2)의 레벨과 동일할 수 있다. 몰딩막(MD)의 개재부(IN)의 하면(INB)은 제1 연결 구조체(CS1)의 하부 패드(LPD)의 하면(BS2)과 공면을 이룰 수 있다.
몰딩막(MD)의 개재부(IN)의 상면(INT)의 레벨은 제1 연결 구조체(CS1)의 상면(TS2)의 레벨보다 낮을 수 있다. 몰딩막(MD)의 개재부(IN)의 상면(INT)의 레벨은 제1 연결 구조체(CS1)의 상부 패드(UPD)의 상면(TS2) 및 하면 사이의 레벨일 수 있다.
접착막들(AD) 중 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이에 개재되는 접착막(AD)이 제1 접착막(AD1)으로 정의될 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)의 상면(TS3) 및 측벽(SW2)에 접할 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)의 상면(TS3)의 전부를 덮을 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)의 제2 상부 보호층(240)의 상면(TS3)의 전부를 덮을 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)의 제2 상부 보호층(240)의 측벽(SW4)의 전부를 덮을 수 있다. 제1 반도체 칩(200)의 제2 상부 보호층(240)은 제1 접착막(AD1)에 의해 몰딩막(MD)의 베이스부(BA)와 이격될 수 있다.
제1 접착막(AD1)은 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)의 하면(BS3) 및 측벽(SW5)에 접할 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)의 제3 하부 보호층(330)의 하면(BS3)의 전부를 덮을 수 있다. 제1 접착막(AD1)은 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)의 제3 하부 보호층(330)의 측벽(SW6)의 전부를 덮을 수 있다. 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)의 제3 하부 보호층(330)은 제1 접착막(AD1)에 의해 몰딩막(MD)의 베이스부(BA)와 이격될 수 있다.
제1 접착막(AD1)은 제2 연결 구조체(CS2)에 접할 수 있다. 제1 접착막(AD1)은 제2 연결 구조체(CS2)의 측벽에 접할 수 있다. 제1 접착막(AD1)의 최하부의 레벨은 제1 반도체 칩(200)의 상면(TS3)의 레벨보다 낮을 수 있다. 제1 접착막(AD1)의 최상부의 레벨은 제2 반도체 칩(300)의 하면(BS3)의 레벨보다 높을 수 있다.
제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 제공되는 접착막들(AD)은 제1 접착막(AD1)과 유사할 수 있다.
베이스 구조체(100)와 제1 반도체 칩(200) 사이의 제3 방향(D3)으로의 거리가 제1 거리(L1)로 정의될 수 있다. 다시 말하면, 베이스 구조체(100)의 상면(TS1)과 제1 반도체 칩(200)의 하면(BS1) 사이의 제3 방향(D3)으로의 거리가 제1 거리(L1)로 정의될 수 있다. 몰딩막(MD)의 개재부(IN)의 하면(INB)과 상면(INT) 사이의 제3 방향(D3)으로의 거리는 제1 거리(L1)와 동일할 수 있다. 몰딩막(MD)의 개재부(IN)의 제3 방향(D3)으로의 폭이 제1 거리(L1)와 동일할 수 있다. 일 예로, 몰딩막(MD)의 개재부(IN)의 수직 방향으로의 폭이 제1 거리(L1)와 동일할 수 있다.
제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이의 제3 방향(D3)으로의 거리가 제2 거리(L2)로 정의될 수 있다. 다시 말하면, 제1 반도체 칩(200)의 상면(TS3)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300)의 하면(BS3) 사이의 제3 방향(D3)으로의 거리가 제2 거리(L2)로 정의될 수 있다. 제1 접착막(AD1)의 제3 방향(D3)으로의 최소 폭이 제2 거리(L2)와 동일할 수 있다. 일 예로, 제1 접착막(AD1)의 수직 방향으로의 최소 폭이 제2 거리(L2)와 동일할 수 있다. 제2 반도체 칩들(300) 사이의 제3 방향(D3)으로의 거리 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이의 제3 방향(D3)으로의 거리는 제2 거리(L2)와 동일할 수 있다.
제1 거리(L1)와 제2 거리(L2)는 다를 수 있다. 일부 실시예들에 있어서, 제1 거리(L1)는 제2 거리(L2)보다 작을 수 있다. 예를 들어, 제1 거리(L1) 및 제2 거리(L2)는 5㎛ 내지 20㎛일 수 있다.
도 1c를 참조하면, 몰딩막(MD)은 제1 물질막(ML1) 및 제1 필러들(FI1)을 포함할 수 있다. 몰딩막(MD)의 베이스부(BA) 및 개재부(IN) 각각은 제1 물질막(ML1)의 일부 및 제1 필러들(FI1)을 포함할 수 있다. 제1 물질막(ML1)은 제1 필러들(FI1)을 둘러쌀 수 있다. 제1 필러들(FI1)은 제1 물질막(ML1) 내에 제공될 수 있다. 제1 물질막(ML1)은 고분자 물질을 포함할 수 있다. 일 예로, 제1 물질막(ML1)은 에폭시 수지를 포함할 수 있다. 제1 필러들(FI1)은 세라믹 물질을 포함할 수 있다. 일 예로, 제1 필러들(FI1)은 실리콘 산화물을 포함할 수 있다.
예를 들어, 몰딩막(MD)의 제1 필러들(FI1)의 함량은 70wt% 이상일 수 있다. 예를 들어, 몰딩막(MD)은 25℃에서 5GPa 내지 20GPa의 영률(Young's modulus)을 가질 수 있다. 예를 들어, 몰딩막(MD)은 90℃ 내지 200℃의 유리전이 온도를 가질 수 있다. 예를 들어, 몰딩막(MD)은 유리전이 온도 이하에서 5ppm 내지 40ppm의 열팽창 계수를 가질 수 있고, 유리전이 온도 이상에서 20ppm 내지 100ppm의 열팽창 계수를 가질 수 있다. 예를 들어, 제1 필러들(FI1)의 최대 직경은 5㎛ 이하일 수 있다.
제1 접착막(AD1)은 몰딩막(MD)과 다른 물질을 포함할 수 있다. 제1 접착막(AD1)과 몰딩막(MD) 사이에 제1 접착막(AD1)과 몰딩막(MD)을 구분하는 경계가 형성될 수 있다. 제1 접착막(AD1)은 제2 물질막(ML2) 및 제2 필러들(FI2)을 포함할 수 있다. 제2 물질막(ML2)은 제2 필러들(FI2)을 둘러쌀 수 있다. 제2 필러들(FI2)은 제2 물질막(ML2) 내에 제공될 수 있다. 제2 물질막(ML2)은 제1 물질막(ML1)과 다른 물질을 포함할 수 있다. 제2 물질막(ML2)은 접착성 고분자 물질을 포함할 수 있다. 제2 필러들(FI2)은 세라믹 물질을 포함할 수 있다. 일 예로, 제2 필러들(FI2)은 실리콘 산화물을 포함할 수 있다.
예를 들어, 몰딩막(MD)의 제1 필러들(FI1)의 함량은 제1 접착막(AD1)의 제2 필러들(FI2)의 함량의 1.5배 내지 2.5배일 수 있다. 제2 필러(FI2)의 평균 직경은 제1 필러(FI1)의 평균 직경보다 작을 수 있다.
제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 제공되는 접착막들(AD)은 제1 접착막(AD1)과 동일하게 제2 물질막(ML2) 및 제2 필러들(FI2)을 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지는 베이스 구조체(100)와 제1 반도체 칩(200) 사이에 몰딩막(MD)의 개재부(IN)가 제공됨에 따라, 보호층(상부 보호층 또는 하부 보호층), 몰딩막(MD) 및 접착막(AD)이 서로 접하는 3중점이 형성되지 않을 수 있다. 이에 따라, 3중점에 스트레스가 집중되는 현상이 방지될 수 있어, 반도체 패키지의 신뢰성이 향상될 수 있다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k 및 2l은 본 개시의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 제1 기판(110), 제1 배선층(120), 제1 하부 보호층(130) 및 제1 관통 비아들(150)을 포함하는 베이스 구조체(100)를 형성할 수 있다. 일부 실시예들에 있어서, 베이스 구조체(100)를 형성하는 것은, 제1 기판(110)을 형성하는 것, 제1 기판(110) 내에 제1 관통 비아들(150)을 형성하는 것, 제1 기판(110) 상에 제1 배선층(120)을 형성하는 것, 및 제1 배선층(120) 상에 제1 하부 보호층(130)을 형성하는 것을 포함할 수 있다. 베이스 구조체(100) 상에 베이스 패드들(BPD)을 형성할 수 있다. 각각의 베이스 패드들(BPD) 상에 각각의 베이스 범프들(BBP)을 형성할 수 있다.
도 2b를 참조하면, 제1 글루층(GL1)을 이용하여 베이스 구조체(100)를 제1 캐리어 기판(CAR1)에 부착할 수 있다.
베이스 구조체(100)의 제1 하부 보호층(130)은 제1 글루층(GL1)에 접할 수 있다. 베이스 범프들(BBP)은 제1 글루층(GL1)에 의해 둘러싸일 수 있다. 예를 들어, 제1 글루층(GL1)은 아크릴계 고분자를 포함할 수 있다.
도 2c를 참조하면, 베이스 구조체(100)의 제1 기판(110)의 일부를 제거할 수 있다. 일 예로, 제1 기판(110)의 일부는 에치 백 공정 또는 그라인딩 공정을 통해 부분적으로 제거될 수 있다. 제1 기판(110)의 일부가 제거되어, 제1 관통 비아들(150)이 노출될 수 있다. 제1 기판(110) 상에 제1 상부 보호층(140)을 형성할 수 있다. 일부 실시예들에 있어서, 제1 상부 보호층(140)을 형성하는 것은, 제1 기판(110) 상에 제1 관통 비아들(150)을 덮는 제1 예비 상부 보호층을 형성하는 것 및 제1 예비 상부 보호층의 상부를 제거하여 제1 관통 비아들(150)을 노출시키는 제1 상부 보호층(140)을 형성하는 것을 포함할 수 있다. 각각의 제1 관통 비아들(150) 상에 각각의 하부 패드들(LPD)을 형성할 수 있다.
도 2d를 참조하면, 위에서 설명한 공정들과 유사한 공정들을 통해, 제2 기판(210), 제2 배선층(220), 제2 하부 보호층(230) 및 제2 관통 비아들(250)을 포함하는 제1 예비 반도체 칩(p200), 상부 패드들(UPD) 및 연결 범프들(CBP)을 형성할 수 있다. 제2 글루층(GL2)을 이용하여 제1 예비 반도체 칩(p200)을 제2 캐리어 기판(CAR2)에 부착할 수 있다. 제2 기판(210) 상에 제2 상부 보호층(240)을 형성할 수 있다. 각각의 제2 관통 비아들(250) 상에 각각의 하부 패드들(LPD)을 형성할 수 있다.
제1 예비 반도체 칩(p200)의 제2 상부 보호층(240) 및 하부 패드들(LPD)을 덮는 제1 테이프(TP1)를 형성할 수 있다. 제1 테이프(TP1)는 제1 예비 반도체 칩(p200)의 제2 상부 보호층(240) 및 하부 패드들(LPD)에 접할 수 있다.
도 2e를 참조하면, 제1 테이프(TP1)를 이용하여 제1 예비 반도체 칩(p200)을 뒤집을 수 있다. 제1 예비 반도체 칩(p200)이 뒤집혀, 제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)이 제1 예비 반도체 칩(p200) 위에 배치될 수 있다.
제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)을 제거할 수 있다. 제2 캐리어 기판(CAR2) 및 제2 글루층(GL2)이 제거되어, 제1 예비 반도체 칩(p200) 상의 상부 패드들(UPD) 및 연결 범프들(CBP)이 노출될 수 있다.
도 2f를 참조하면, 제1 예비 반도체 칩(p200)의 제2 하부 보호층(230), 상부 패드들(UPD) 및 연결 범프들(CBP)을 덮는 제2 테이프(TP2)를 형성할 수 있다. 제2 테이프(TP2)는 제1 예비 반도체 칩(p200)의 제2 하부 보호층(230), 상부 패드들(UPD) 및 연결 범프들(CBP)에 접할 수 있다. 제1 테이프(TP1) 및 제2 테이프(TP2)를 이용하여 제1 예비 반도체 칩(p200)을 뒤집을 수 있다. 제1 예비 반도체 칩(p200)이 뒤집혀, 제1 테이프(TP1)가 제1 예비 반도체 칩(p200) 위에 배치될 수 있다.
일부 실시예들에 있어서, 위에서 설명한 것과 달리, 제1 예비 반도체 칩(p200)을 뒤집는 공정 없이 제2 글루층(GL2) 및 제2 캐리어 기판(CAR2)을 제거할 수 있고, 제2 테이프(TP2)를 형성할 수 있다.
도 2g를 참조하면, 제1 예비 반도체 칩(p200)이 복수개의 제1 반도체 칩들(200)로 분리될 수 있다. 일부 실시예들에 있어서, 제1 예비 반도체 칩(p200)을 복수개의 제1 반도체 칩들(200)로 분리하는 것은, 제1 예비 반도체 칩(p200) 상의 제1 테이프(TP1)를 제거하는 것, 및 제1 예비 반도체 칩(p200)을 분리하는 것을 포함할 수 있다. 예를 들어, 제1 예비 반도체 칩(p200)은 다이싱(dicing) 공정을 통해 제1 반도체 칩들(200)로 분리될 수 있다. 분리된 제1 반도체 칩들(200)은 제2 테이프(TP2)에 의해 서로 연결될 수 있다.
제1 예비 반도체 칩(p200)을 복수개의 제1 반도체 칩들(200)로 분리하는 것은, 제2 상부 보호층(240)을 복수개로 분리하는 것, 제2 기판(210)을 복수개로 분리하는 것, 제2 배선층(220)을 복수개로 분리하는 것, 및 제2 하부 보호층(230)을 복수개로 분리하는 것을 포함할 수 있다.
도 2h를 참조하면, 각각의 제1 반도체 칩들(200)을 베이스 구조체(100) 위에 제공할 수 있다. 각각의 제1 반도체 칩들(200)은 베이스 구조체(100)에 실장될 수 있다. 제1 반도체 칩(200)을 베이스 구조체(100) 위에 제공하는 것은, 제2 테이프(TP2)에서 제1 반도체 칩(200)을 분리하는 것, 및 제1 반도체 칩(200)에 연결된 연결 범프들(CBP)과 베이스 구조체(100)에 연결된 하부 패드들(LPD)을 본딩하는 것을 포함할 수 있다. 일 예로, 제1 반도체 칩(200)에 연결된 연결 범프들(CBP)과 베이스 구조체(100)에 연결된 하부 패드들(LPD)은 열 압착 공정, 매스 리플로우(mass reflow) 공정 또는 레이저 어시스티드 본딩(laser assisted bonding) 공정을 통해 본딩될 수 있다.
제1 반도체 칩(200)에 연결된 연결 범프(CBP)와 베이스 구조체(100)에 연결된 하부 패드(LPD)가 본딩되어, 상부 패드(UPD), 연결 범프(CBP) 및 하부 패드(LPD)를 포함하는 제1 연결 구조체(CS1)가 형성될 수 있다.
제1 반도체 칩(200) 및 베이스 구조체(100)는 제1 연결 구조체(CS1)를 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 제1 반도체 칩(200)과 베이스 구조체(100) 사이에 제공되는 빈 공간이 캐비티(CA)로 정의될 수 있다. 제1 반도체 칩(200)의 하면과 베이스 구조체(100)의 상면 사이의 공간이 캐비티(CA)로 정의될 수 있다.
캐비티(CA)에 의해 제1 연결 구조체들(CS1)이 노출될 수 있다. 캐비티(CA)에 의해 베이스 구조체(100)의 상면 및 제1 반도체 칩(200)의 하면이 노출될 수 있다. 캐비티(CA)는 제1 반도체 칩(200)의 하면의 전부를 노출시킬 수 있다. 캐비티(CA)는 제1 반도체 칩(200)의 제2 하부 보호층(230)의 하면의 전부를 노출시킬 수 있다.
도 2i를 참조하면, 위에서 설명한 공정들과 유사한 공정들을 통해, 제3 기판(310), 제3 배선층(320), 제3 하부 보호층(330), 제3 상부 보호층(340) 및 제3 관통 비아들(350)을 포함하는 제2 예비 반도체 칩(p300), 상부 패드들(UPD), 하부 패드들(LPD) 및 연결 범프들(CBP)을 형성할 수 있다. 제2 예비 반도체 칩(p300)의 제3 상부 보호층(340) 및 하부 패드들(LPD)을 덮는 제3 테이프(TP3)를 형성할 수 있다. 제3 테이프는 제2 예비 반도체 칩(p300)의 제3 상부 보호층(340) 및 하부 패드들(LPD)에 접할 수 있다.
제2 예비 반도체 칩(p300)의 제3 하부 보호층(330), 상부 패드들(UPD) 및 연결 범프들(CBP)을 덮는 예비 접착막(pAD) 및 예비 접착막(pAD)을 지지하는 제4 테이프(TP4)를 형성할 수 있다. 예비 접착막(pAD)은 제2 예비 반도체 칩(p300)의 제3 하부 보호층(330), 상부 패드들(UPD) 및 연결 범프들(CBP)에 접할 수 있다. 제4 테이프(TP4)는 제2 예비 반도체 칩(p300)의 제3 하부 보호층(330), 상부 패드들(UPD) 및 연결 범프들(CBP)과 이격될 수 있다. 일부 실시예들에 있어서, 제4 테이프(TP4) 및 예비 접착막(pAD)을 형성하는 것은, 제4 테이프(TP4) 상에 예비 접착막(pAD)을 형성하는 것, 및 제2 예비 반도체 칩(p300)을 예비 접착막(pAD)에 부착하는 것을 포함할 수 있다. 일 예로, 예비 접착막(pAD)은 접착성 고분자 물질 및 세라믹 물질을 포함할 수 있다.
도 2j를 참조하면, 제2 예비 반도체 칩(p300)을 복수개의 제2 반도체 칩들(300)로 분리할 수 있고, 예비 접착막(pAD)을 복수개의 접착막들(AD)로 분리할 수 있다. 예를 들어, 제2 예비 반도체 칩(p300) 및 예비 접착막(pAD)은 한번의 다이싱 공정을 통해 제2 반도체 칩들(300) 및 접착막들(AD)로 동시에 분리될 수 있다. 일부 실시예들에 있어서, 제3 테이프(TP3)가 제거된 후, 제2 예비 반도체 칩(p300) 및 예비 접착막(pAD)이 분리될 수 있다. 분리된 제2 반도체 칩들(300) 및 분리된 접착막들(AD)은 제4 테이프(TP4)에 의해 서로 연결될 수 있다.
도 2k를 참조하면, 각각의 제2 반도체 칩들(300)을 각각의 제1 반도체 칩들(200) 위에 제공할 수 있다. 각각의 제2 반도체 칩들(300)을 각각의 제1 반도체 칩들(200)에 실장할 수 있다. 제2 반도체 칩(300)을 제1 반도체 칩(200) 위에 제공하는 것은, 제4 테이프(TP4)에서 제2 반도체 칩(300) 및 접착막(AD)을 분리하는 것, 제2 반도체 칩(300)에 연결된 연결 범프들(CBP)과 제1 반도체 칩(200)에 연결된 하부 패드들(LPD)을 본딩하는 것, 및 접착막(AD)을 이용하여 제2 반도체 칩(300)과 제1 반도체 칩(200)을 부착시키는 것을 포함할 수 있다. 일 예로, 제2 반도체 칩(300)에 연결된 연결 범프들(CBP)과 제1 반도체 칩(200)에 연결된 하부 패드들(LPD)은 열 압착 공정 또는 매스 리플로우 공정을 통해 본딩될 수 있다.
제2 반도체 칩(300)이 제1 반도체 칩(200) 위에 제공되면서, 제2 반도체 칩(300)과 제1 반도체 칩(200) 사이의 접착막(AD)의 형태가 변할 수 있다. 제2 반도체 칩(300)에 연결된 연결 범프(CBP)와 제1 반도체 칩(200)에 연결된 하부 패드(LPD)가 본딩되어, 상부 패드(UPD), 연결 범프(CBP) 및 하부 패드(LPD)를 포함하는 제2 연결 구조체(CS2)가 형성될 수 있다.
도 2l을 참조하면, 위에서 설명한 공정들과 유사한 공정들을 통해, 제2 및 제3 반도체 칩들(300, 400)이 베이스 구조체(100) 위에 순차적으로 제공될 수 있다. 제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 접착막들(AD)이 형성될 수 있다. 베이스 구조체(100), 제1 내지 제3 반도체 칩들(200, 300, 400) 및 접착막들(AD)은 캐비티(CA, 도 2h 참조)와 제3 방향(D3)으로 중첩될 수 있다.
베이스 구조체(100)의 상면 및 제1 내지 제3 반도체 칩들(200, 300, 400)을 덮는 몰딩막(MD)을 형성할 수 있다. 몰딩막(MD)은 제1 반도체 칩(200)과 베이스 구조체(100) 사이의 캐비티(CA)를 채울 수 있다. 제1 반도체 칩(200)과 베이스 구조체(100) 사이의 캐비티(CA)를 몰딩막(MD)의 개재부(IN)로 채울 수 있다.
베이스 구조체(100)에서 제1 캐리어 기판(CAR1) 및 제1 글루층(GL1)을 분리할 수 있다. 베이스 구조체(100)에서 제1 캐리어 기판(CAR1) 및 제1 글루층(GL1)을 분리한 후, 베이스 구조체(100)를 복수개의 베이스 구조체들(100)로 분리할 수 있고, 몰딩막(MD)을 복수개의 몰딩막들(MD)로 분리할 수 있다. 예를 들어, 베이스 구조체(100) 및 몰딩막(MD)은 다이싱 공정을 통해 분리될 수 있다.
본 개시의 일부 실시예들에 따른 반도체 패키지의 제조 방법은 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이, 제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에는 접착막들(AD)을 형성하고, 제1 반도체 칩(200)과 베이스 구조체(100) 사이에는 몰딩막(MD)의 개재부(IN)를 형성할 수 있다. 몰딩막(MD)의 개재부(IN)를 형성하는 영역의 개수가 상대적으로 적으므로, 몰딩막(MD)을 형성하는 공정의 난이도가 상대적으로 쉬울 수 있다.
도 3은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 반도체 패키지(2)는 베이스부(BAa) 및 개재부(INa)를 포함하는 몰딩막(MDa)을 포함할 수 있다. 몰딩막(MDa)의 개재부(INa)는 제3 반도체 칩(400) 및 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 개재될 수 있다. 반도체 패키지(2)는 접착막들(ADa)을 포함할 수 있다. 각각의 접착막들(ADa)은 베이스 구조체(100) 및 제1 반도체 칩(200) 사이, 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이, 및 제2 반도체 칩들(300) 사이에 각각 개재될 수 있다.
도 4는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 반도체 패키지(3)는 베이스부(BAb) 및 개재부(INb)를 포함하는 몰딩막(MDb)을 포함할 수 있다. 몰딩막(MDb)의 개재부(INb)는 제2 반도체 칩들(300) 사이에 개재될 수 있다. 반도체 패키지(3)는 접착막들(ADb)을 포함할 수 있다. 각각의 접착막들(ADb)은 베이스 구조체(100) 및 제1 반도체 칩(200) 사이, 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이, 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 각각 개재될 수 있다.
몰딩막(MDb)의 개재부(INb)는 제2 반도체 칩들(300) 사이에 개재되는 것으로 도시 및 설명 되었지만, 본 개시는 이에 제한되지 않는다. 일부 실시예들에서, 도 4에 도시된 것과 달리, 몰딩막(MDb)의 개재부(INb)는 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이에 제공될 수 있다.
도 5는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 5를 참조하면, 반도체 패키지(4)는 제1 접착막(ADc1) 및 제2 접착막들(ADc2)을 포함할 수 있다. 제1 접착막(ADc1)은 제1 반도체 칩(200) 및 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이에 개재될 수 있다. 각각의 제2 접착막들(ADc2)은 제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 각각 개재될 수 있다.
제1 접착막(ADc1)과 제2 접착막(ADc2)은 서로 다른 물질을 포함할 수 있다. 일 예로, 제1 접착막(ADc1)과 제2 접착막(ADc2)은 서로 다른 접착성 고분자 물질을 포함할 수 있다. 제1 반도체 칩(200) 및 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이의 제3 방향(D3)으로의 거리는 제2 반도체 칩들(300) 사이의 제3 방향(D3)으로의 거리와 다를 수 있다. 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이의 제3 방향(D3)으로의 거리는 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이의 제3 방향(D3)으로의 거리와 다를 수 있다.
제1 접착막(ADc1)의 제3 방향(D3)으로의 최소 폭은 제2 접착막(ADc2)의 제3 방향(D3)으로의 최소 폭과 다를 수 있다. 일 예로, 제1 접착막(ADc1)의 수직 방향으로의 최소 폭은 제2 접착막(ADc2)의 수직 방향으로의 최소 폭과 다를 수 있다.
제1 접착막(ADc1)은 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이에 개재되고, 각각의 제2 접착막들(ADc2)은 제2 반도체 칩들(300) 사이 및 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 각각 개재되는 것으로 도시 및 설명하였지만, 본 개시는 이에 제한되지 않는다. 예를 들어, 일부 실시예들에서, 각각의 제1 접착막들(ADc1)이 제1 반도체 칩(200)과 제1 반도체 칩(200)에 인접하는 제2 반도체 칩(300) 사이 및 제2 반도체 칩들(300) 사이에 개재되고, 제2 접착막(ADc2)이 제3 반도체 칩(400)과 제3 반도체 칩(400)에 인접하는 제2 반도체 칩(300) 사이에 개재될 수 있다.
도 6은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 6을 참조하면, 반도체 패키지(5)는 베이스 구조체(100d), 베이스 구조체(100d) 위에 순차적으로 적층된 제1 반도체 칩(200d), 제2 반도체 칩들(300d) 및 제3 반도체 칩(400d)을 포함할 수 있다. 각각의 접착막들(ADd)이 제1 반도체 칩(200d)과 제1 반도체 칩(200d)에 인접하는 제2 반도체 칩(300d) 사이, 제2 반도체 칩들(300d) 사이들, 및 제3 반도체 칩(400d)과 제3 반도체 칩(400d)에 인접하는 제2 반도체 칩(300d) 사이에 각각 개재될 수 있다. 제1 내지 제3 반도체 칩들(200d, 300d, 400d)의 개수가 8개인 것으로 도시 및 설명되었지만, 본 개시는 이에 제한되지 않는다.
도 7은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 7을 참조하면, 반도체 패키지(6)는 베이스 구조체(100e), 베이스 구조체(100e) 위에 순차적으로 적층된 제1 반도체 칩(200e), 제2 반도체 칩들(300e) 및 제3 반도체 칩(400e)을 포함할 수 있다.
몰딩막(MDe)은 베이스부(BAe) 및 베이스부(BAe)에 연결된 복수개의 개재부들(INe)을 포함할 수 있다. 접착막들(ADe) 및 개재부들(INe)은 베이스 구조체(100e) 및 제1 내지 제3 반도체 칩들(200e, 300e, 400e) 사이의 공간들에 임의로 개재될 수 있다. 예를 들어, 도시된 것과 같이, 베이스 구조체(100e) 및 제1 내지 제3 반도체 칩들(200e, 300e, 400e) 사이의 공간들에 5개의 접착막들(ADe) 및 3개의 개재부들(INe)이 개재될 수 있다. 그러나, 본 개시에서 베이스 구조체(100e) 및 제1 내지 제3 반도체 칩들(200e, 300e, 400e) 사이의 공간들에 개재되는 접착막들(ADe) 및 개재부들(INe)의 위치 및 개수는 이에 제한되지 않는다.
도 8은 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 8을 참조하면, 반도체 패키지(7)는 패키지 기판(500)을 포함할 수 있다. 예를 들어, 패키지 기판(500)은 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(500)에 전기적으로 연결되는 외부 단자들(510)이 제공될 수 있다. 외부 단자들(510)은 패키지 기판(500)의 아래에 제공될 수 있다. 외부 단자들(510)은 도전 물질을 포함할 수 있다. 외부 단자들(510)을 통해 반도체 패키지(7)가 외부 장치(예를 들면, 메인 보드)에 실장될 수 있다.
패키지 기판(500) 위에 인터포저(600)가 제공될 수 있다. 패키지 기판(500)과 인터포저(600)를 전기적으로 연결하는 제1 연결 단자들(610)이 제공될 수 있다. 제1 연결 단자들(610)은 패키지 기판(500)과 인터포저(600) 사이에 제공될 수 있다. 제1 연결 단자들(610)은 도전 물질을 포함할 수 있다. 패키지 기판(500)과 인터포저(600) 사이에 제1 언더필막(620)이 제공될 수 있다.
인터포저(600) 위에 프로세서 칩(700)이 제공될 수 있다. 예를 들어, 프로세서 칩(700)은 그래픽 처리 장치(GPU) 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서 칩(700)과 인터포저(600)를 전기적으로 연결하는 제2 연결 단자들(710)이 제공될 수 있다. 제2 연결 단자들(710)은 프로세서 칩(700)과 인터포저(600) 사이에 제공될 수 있다. 제2 연결 단자들(710)은 도전 물질을 포함할 수 있다. 프로세서 칩(700)과 인터포저(600) 사이에 제2 언더필막(720)이 제공될 수 있다.
인터포저(600) 위에 베이스 구조체(100f) 및 제1 내지 제3 반도체 칩들(200f, 300f, 400f)이 제3 방향(D3)을 따라 순차적으로 제공될 수 있다. 베이스 구조체(100f) 및 제1 내지 제3 반도체 칩들(200f, 300f, 400f)은 프로세서 칩(700)과 제1 방향(D1)으로 이격될 수 있다. 베이스 구조체(100f)와 인터포저(600) 사이에 제3 언더필막(820)이 제공될 수 있다.
각각의 접착막들(ADf)이 제1 반도체 칩(200f)과 제1 반도체 칩(200f)에 인접하는 제2 반도체 칩(300f) 사이, 제2 반도체 칩들(300f) 사이 및 제3 반도체 칩(400f)과 제3 반도체 칩(400f)에 인접하는 제2 반도체 칩(300f) 사이에 각각 제공될 수 있다.
제1 반도체 칩(200f), 제2 반도체 칩들(300f) 및 접착막들(ADf)을 덮는 제1 몰딩막(MD1)이 제공될 수 있다. 제1 몰딩막(MD1)은 베이스부(BA1) 및 개재부(IN1)를 포함할 수 있다. 제1 몰딩막(MD1)의 개재부(IN1)는 베이스 구조체(100f) 및 제1 반도체 칩(200f) 사이에 개재될 수 있다. 제1 몰딩막(MD1)은 베이스 구조체(100f) 및 제1 반도체 칩(200f) 사이의 제1 연결 구조체(CS1f)와 접할 수 있다. 제1 몰딩막(MD1)의 개재부(IN1)는 베이스 구조체(100f) 및 제1 반도체 칩(200f) 사이의 제1 연결 구조체(CS1f)와 접할 수 있다. 제1 몰딩막(MD1)은 제1 내지 제3 언더필막들(620, 720, 820)과 다른 물질을 포함할 수 있다.
베이스 구조체(100f), 제1 내지 제3 반도체 칩들(200f, 300f, 400f), 및 프로세서 칩(700)을 덮는 제2 몰딩막(MD2)이 제공될 수 있다. 제2 몰딩막(MD2)은 인터포저(600)의 상면을 덮을 수 있다. 제2 몰딩막(MD2)은 제2 언더필막(720) 및 제3 언더필막(820)과 접할 수 있다. 제2 몰딩막(MD2)과 제2 언더필막(720) 사이에 제2 몰딩막(MD2)과 제2 언더필막(720)을 구분하는 경계가 형성될 수 있다. 제2 몰딩막(MD2)과 제3 언더필막(820) 사이에 제2 몰딩막(MD2)과 제3 언더필막(820)을 구분하는 경계가 형성될 수 있다. 제2 몰딩막(MD2)은 제1 내지 제3 언더필막들(620, 720, 820)과 다른 물질을 포함할 수 있다.
도 9는 본 개시의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 9를 참조하면, 반도체 패키지(8)는 패키지 기판(500), 외부 단자들(510), 인터포저(600), 제1 연결 단자들(610), 제1 언더필막(620), 프로세서 칩(700) 및 제2 연결 단자들(710)을 포함할 수 있다.
인터포저(600) 위에 베이스 구조체(100g) 및 제1 내지 제3 반도체 칩들(200g, 300g, 400g)이 제3 방향(D3)으로 순차적으로 제공될 수 있다. 각각의 접착막들(ADg)이 베이스 구조체(100g)와 제1 반도체 칩(200g) 사이, 제1 반도체 칩(200g)과 제1 반도체 칩(200g)에 인접하는 제2 반도체 칩(300g) 사이, 제2 반도체 칩들(300g) 사이 및 제3 반도체 칩(400g)과 제3 반도체 칩(400g)에 인접하는 제2 반도체 칩(300g) 사이에 각각 제공될 수 있다.
제1 반도체 칩(200g), 제2 반도체 칩들(300g) 및 접착막들(ADg)을 덮는 제1 몰딩막(MD1g)이 제공될 수 있다. 제1 몰딩막(MD1g)은 베이스 구조체(100g)와 제1 반도체 칩(200g) 사이의 제1 연결 구조체(CS1g)와 이격될 수 있다. 제1 몰딩막(MD1g)과 제1 연결 구조체(CS1g) 사이에 접착막(ADg)의 일부가 개재될 수 있다.
베이스 구조체(100g), 제1 내지 제3 반도체 칩들(200g, 300g, 400g), 및 프로세서 칩(700)을 덮는 제2 몰딩막(MD2g)이 제공될 수 있다. 제2 몰딩막(MD2g)은 베이스부(BA2) 및 베이스부(BA2)에 연결되는 개재부들(IN2)을 포함할 수 있다. 각각의 개재부들(IN2)은 베이스 구조체(100g)와 인터포저(600) 사이 또는 프로세서 칩(700)과 인터포저(600) 사이에 개재될 수 있다. 각각의 개재부들(IN2)은 제2 연결 단자들(710) 또는 베이스 범프들(BBPg)을 둘러쌀 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 베이스 구조체
200: 제1 반도체 칩
300: 제2 반도체 칩
400: 제3 반도체 칩
MD: 몰딩막
AD: 접착막

Claims (10)

  1. 베이스 구조체;
    상기 베이스 구조체 위의 제1 반도체 칩;
    상기 제1 반도체 칩 위의 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착막; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 포함하고,
    상기 몰딩막은 상기 베이스 구조체 및 상기 제1 반도체 칩 사이에 개재되는 개재부를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 개재부는 상기 베이스 구조체의 상면 및 상기 제1 반도체 칩의 하면에 접하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 베이스 구조체 및 상기 제1 반도체 칩은 상기 개재부를 사이에 두고 서로 이격되며,
    상기 베이스 구조체와 상기 제1 반도체 칩 사이의 수직 방향으로의 거리는 5㎛ 내지 20㎛인 반도체 패키지.
  4. 제1항에 있어서,
    상기 베이스 구조체 및 상기 제1 반도체 칩을 전기적으로 연결하는 연결 구조체를 더 포함하고,
    상기 개재부는 상기 연결 구조체에 접하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 개재부의 측벽은 상기 연결 구조체의 측벽에 접하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 베이스 구조체와 마주보는 하부 보호층을 포함하고,
    상기 몰딩막은 상기 하부 보호층의 측벽의 전부를 덮는 반도체 패키지.
  7. 제1항에 있어서,
    상기 개재부는 상기 제1 반도체 칩의 하면의 전부를 덮는 반도체 패키지.
  8. 베이스 구조체;
    상기 베이스 구조체 위의 제1 반도체 칩;
    상기 베이스 구조체 및 상기 제1 반도체 칩을 전기적으로 연결하는 제1 연결 구조체;
    상기 제1 반도체 칩 위의 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩을 전기적으로 연결하는 제2 연결 구조체;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이의 접착막; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 접착막을 덮는 몰딩막을 포함하고,
    상기 몰딩막은 제1 연결 구조체에 접하는 개재부를 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 접착막은 상기 제2 연결 구조체에 접하는 반도체 패키지.
  10. 제8항에 있어서,
    상기 개재부는 상기 제1 연결 구조체와 동일한 레벨에 배치되는 반도체 패키지.
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