CN103700633B - 半导体封装件 - Google Patents

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Abstract

提供了一种半导体封装件。所述半导体封装件包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上。第一底填充层位于第二半导体芯片和第一半导体芯片之间；第二底填充层位于第三半导体芯片和第二半导体芯片之间；第三底填充层位于第四半导体芯片和第三半导体芯片之间。在一些实施例中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。

Description

半导体封装件
本申请要求于2012年9月27日在韩国知识产权局提交的第10-2012-0108270号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及半导体封装件和制造半导体封装件的方法，更具体地讲，涉及包括多个半导体芯片的半导体封装件和制造半导体封装件的方法。
背景技术
随着电子行业继续发展，对半导体装置的进一步集成的需求愈发高涨。特别地，继续期望小型化、质轻和多功能的装置。
与这些一起，需要小型化、质轻和多功能的半导体封装件来容纳电子装置。特别地，半导体封装工业已经看到了在同一封装件中封装多个半导体芯片的趋势。然而，当多个芯片被包括在同一、单个半导体封装件中时，故障的可能性增大，可靠性降低。
发明内容
发明构思提供了将故障最小化并增强可靠性的半导体封装件、包括这样的装置的系统以及制造半导体封装件的方法。
根据本发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上；第一底填充层，位于第二半导体芯片和第一半导体芯片之间；第二底填充层，位于第三半导体芯片和第二半导体芯片之间；第三底填充层，位于第四半导体芯片和第三半导体芯片之间，其中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。
在一些实施例中，第一半导体芯片与第二半导体芯片、第二半导体芯片与第三半导体芯片以及第三半导体芯片与第四半导体芯片均分别具有彼此接触的多个相对应的导电接触。
在一些实施例中，第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿到芯片的下表面的贯穿电极。
在一些实施例中，第一半导体芯片的第一水平宽度大于第二半导体芯片的第二水平宽度，第三半导体芯片的第三水平宽度大于第四半导体芯片的第四水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度基本等于第三半导体芯片的第三水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度大于第三半导体芯片的第三水平宽度。
在一些实施例中，第二底填充层超出第二半导体芯片的侧壁突出。
在一些实施例中，半导体封装件还包括：成型层，位于第二半导体芯片的侧壁处以及位于第二半导体芯片的顶表面的一部分上，其中，第二底填充层位于在第二半导体芯片的顶表面的所述一部分上的成型层和第三半导体芯片之间。
在一些实施例中，半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片的侧壁处，其中，第二底填充层是所述成型层的一部分。
在一些实施例中，第一底填充层、第二底填充层和第三底填充层均包括粘合材料、粘合膜和能够流动液体填充材料中的一种或多种。
在一些实施例中，所述半导体封装件还包括：基体，第一半导体芯片安装到基体，基体与第一半导体芯片具有彼此接触的多个相对应的导电接触，以及基体底填充层，位于第一半导体芯片的下表面和基体之间。
在一些实施例中，基体底填充层包括粘合膜、粘合层和能够流动的填充材料中的至少一种。
在一些实施例中，第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
在一些实施例中，所述半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片的侧壁处以及位于第四半导体芯片的顶表面上。
根据本发明构思的一个方面，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上；第一底填充层，位于第二半导体芯片和第一半导体芯片之间；第二底填充层，位于第三半导体芯片和第二半导体芯片之间；第三底填充层，位于第四半导体芯片和第三半导体芯片之间；成型层，位于第二半导体芯片的侧壁处以及位于第二半导体芯片的顶表面的一部分上，其中，第二底填充层位于在第二半导体芯片的顶表面的所述一部分上的成型层与第三半导体芯片之间。
在一些实施例中，第一半导体芯片与第二半导体芯片、第二半导体芯片与第三半导体芯片以及第三半导体芯片与第四半导体芯片均分别具有彼此接触的多个相对应的导电接触。
在一些实施例中，第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿到芯片的下表面的贯穿电极。
在一些实施例中，第一半导体芯片的第一水平宽度大于第二半导体芯片的第二水平宽度，第三半导体芯片的第三水平宽度大于第四半导体芯片的第四水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度基本等于第三半导体芯片的第三水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度大于第三半导体芯片的第三水平宽度。
在一些实施例中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。
在一些实施例中，第二底填充层包括与第一底填充层和第三底填充层相同的材料。
在一些实施例中，第二底填充层超出第二半导体芯片的侧壁突出。
在一些实施例中，半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片的侧壁处，其中，第二底填充层是成型层的一部分。
在一些实施例中，第一底填充层、第二底填充层和第三底填充层均包括粘合材料、粘合膜和可流动的底填充层中的一种或多种。
在一些实施例中，半导体封装件还包括：基体，第一半导体芯片安装到基体，基体与第一半导体芯片具有彼此接触的多个相对应的导电接触，以及基体底填充层，位于第一半导体芯片的下表面和基体之间。
在一些实施例中，基体底填充层包括粘合膜、粘合层和可流动的填充材料中的至少一种。
在一些实施例中，第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
在一些实施例中，半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片、第四半导体芯片的侧壁处以及位于第四半导体芯片的顶表面上。
根据本发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上，第一半导体芯片与第二半导体芯片、第二半导体芯片与第三半导体芯片以及第三半导体芯片与第四半导体芯片均分别具有彼此接触的多个相对应的导电接触；第一底填充层，位于第二半导体芯片和第一半导体芯片之间；第二底填充层，位于第三半导体芯片和第二半导体芯片之间；第三底填充层，位于第四半导体芯片和第三半导体芯片之间，其中，第一半导体芯片的第一水平宽度大于第二半导体芯片的第二水平宽度，第三半导体芯片的第三水平宽度大于第四半导体芯片的第四水平宽度。
在一些实施例中，第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿到芯片的下表面的贯穿电极。
在一些实施例中，第一半导体芯片的第一水平宽度基本等于第三半导体芯片的第三水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度大于第三半导体芯片的第三水平宽度。
在一些实施例中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。
在一些实施例中，第二底填充层包括与第一底填充层和第三底填充层相同的材料。
在一些实施例中，第二底填充层超出第二半导体芯片的侧壁突出。
在一些实施例中，所述半导体封装件还包括：成型层，位于第二半导体芯片的侧壁处以及位于第二半导体芯片的顶表面的一部分上，其中，第二底填充层位于在第二半导体芯片的顶表面的一部分上的成型层和第三半导体芯片之间。
在一些实施例中，半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片、第四半导体芯片的侧壁处，其中，第二底填充层是成型层的一部分。
在一些实施例中，第一底填充层、第二底填充层和第三底填充层均包括粘合材料、粘合膜和可流动液体填充材料中的一种或多种。
在一些实施例中，半导体封装件还包括：基体，第一半导体芯片安装到基体，基体与第一半导体芯片具有彼此接触的多个相对应的导电接触，以及基体底填充层，位于第一半导体芯片的下表面和基体之间。
在一些实施例中，基体底填充层包括粘合膜、粘合层和可流动的填充材料中的至少一种。
在一些实施例中，第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
根据本发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括第一子堆叠件、第二子堆叠件和封装件底填充层，所述第一子堆叠件包括：一个第一半导体芯片和一个第二半导体芯片，第二半导体芯片位于第一半导体芯片上；子堆叠底填充层，位于第一子堆叠件的第二半导体芯片和第一半导体芯片之间，第二子堆叠件包括：另一第一半导体芯片和另一第二半导体芯片，所述另一第二半导体芯片位于所述另一第一半导体芯片上；子堆叠底填充层，位于第二子堆叠件的第二半导体芯片和所述另一第一半导体芯片之间，第二子堆叠件位于第一子堆叠件上，封装件底填充层位于第二子堆叠件和第一子堆叠件之间，其中，第一子堆叠件和第二子堆叠件的第一半导体芯片的至少一部分具有相同的构造，第一子堆叠件和第二子堆叠件的第二半导体芯片的至少一部分具有相同的构造。
在一些实施例中，封装件底填充层包括与子堆叠底填充层不同的材料。
在一些实施例中，封装件底填充层包括与子堆叠填充层的材料相同的材料。
在一些实施例中，第一子堆叠件和第二子堆叠件中的每个的第一半导体芯片和第二半导体芯片均具有彼此接触的多个相对应的导电接触，第一子堆叠件的第二半导体芯片和第二子堆叠件的第一半导体芯片均具有彼此接触的多个相对应的导电接触。
在一些实施例中，第一子堆叠件和第二子堆叠件中的每个的第一半导体芯片和第二半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿过至芯片的下表面的贯穿电极。
在一些实施例中，第一子堆叠件的第一半导体芯片的第一水平宽度比第二半导体芯片的第二水平宽度大。
在一些实施例中，第二子堆叠件的第一半导体芯片的第一水平宽度大于所述另一第二半导体芯片的第二水平宽度。
在一些实施例中，第一子堆叠件的第一半导体芯片的水平宽度基本等于第二子堆叠件的第一半导体芯片的水平宽度。
在一些实施例中，第一子堆叠件的第一半导体芯片的水平宽度大于第二子堆叠件的第一半导体芯片的水平宽度。
在一些实施例中，封装件底填充层超出第一子堆叠件的第二半导体芯片的侧壁突出。
在一些实施例中，所述半导体封装件还包括：成型层，位于第一子堆叠件的第二半导体芯片的侧壁处以及位于第一子堆叠件的第二半导体芯片的顶表面的一部分上，其中，封装件底填充层位于在第一子堆叠件的第二半导体芯片的顶表面的一部分上的成型层和第二子堆叠件的第一半导体芯片之间。
在一些实施例中，所述半导体封装件还包括：成型层，位于第一子堆叠件和第二子堆叠件的第一半导体芯片和第二半导体芯片的侧壁处，其中，封装件底填充层是成型层的一部分。
在一些实施例中，所述半导体封装件还包括：基体，第一子堆叠件的第一半导体芯片安装到基体，基体和第一子堆叠件的第一半导体芯片具有彼此接触的多个相对应的导电接触；基体底填充层，位于第一子堆叠件的第一半导体芯片的下表面和基体之间。
在一些实施例中，基体底填充层包括粘合膜、粘合层和可流动的填充材料中的至少一种。
在一些实施例中，第一子堆叠件的第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一子堆叠件的第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
在一些实施例中，第一子堆叠件的第一半导体芯片和第二半导体芯片中的至少一部分具有相同的构造。
根据本发明构思的一方面，提供了一种方法，所述方法包括：通过在第一半导体芯片上设置第二半导体芯片形成第一子堆叠件，将第二半导体芯片和第一半导体芯片的相对应的导电接触接合，涂覆芯片底填充物以使第二半导体芯片结合到第一半导体芯片；通过将第四半导体芯片设置在第三半导体芯片上形成第二子堆叠件，将第四半导体芯片和第三半导体芯片的相对应的导电接触接合，涂覆芯片底填充物以使第四半导体芯片结合到第三半导体芯片；通过将第二子堆叠件设置在第一子堆叠件上形成芯片堆叠件，将第二堆叠件的第三半导体芯片和第一堆叠件的第二半导体芯片的相对应的导电接触接合，以及涂覆子堆叠底填充物以使第二子堆叠件的第三半导体芯片结合到第一子堆叠件的第二半导体芯片。
在一些实施例中，所述方法还包括在形成芯片堆叠件之前测试第一子堆叠件的操作和测试第二子堆叠件的操作。
在一些实施例中，在第一子堆叠件的形成中或在第二子堆叠件的形成中，涂覆芯片底填充层的步骤包括在将相对应的导电接触接合之后涂覆填充层的步骤。
在一些实施例中，在第一子堆叠件的形成中或在第二子堆叠件的形成中，涂覆底填充层的步骤包括在将相对应的导电接触接合之前涂覆结合膜的步骤。
在一些实施例中，在芯片堆叠件的形成中，涂覆底填充层的步骤包括在将相对应的导电接触接合之后涂覆填充层。
在一些实施例中，在芯片堆叠件的形成中，涂覆底填充层的步骤包括在将相对应的导电接触接合之前涂覆结合膜。
在一些实施例中，在芯片堆叠件的形成中，涂覆子堆叠底填充物以使第二子堆叠件的第三半导体芯片结合到第一子堆叠件的第二半导体芯片的步骤包括将成型层涂覆到芯片堆叠件的顶部和侧壁，从而成型层穿过第一子堆叠件和第二子堆叠件之间的空间以填充所述空间并将第三半导体芯片结合到第二半导体芯片。
在一些实施例中，用于芯片底填充的材料与用于子堆叠底填充的材料不同。
在一些实施例中，用于芯片底填充的材料与用于子堆叠底填充的材料相同。
在一些实施例中，在涂覆子堆叠底填充物以将第二子堆叠件的第三半导体芯片结合到第一子堆叠件的第二半导体芯片之后，子堆叠底填充层超出第一子堆叠件的第二半导体芯片的侧壁突出。
在一些实施例中，所述方法还包括，在形成芯片堆叠件之前，在第一子堆叠件的第二半导体芯片的顶部和侧壁形成成型层，位于第二半导体芯片的顶部的成型层包括暴露第二半导体芯片的上导电接触的开口，其中，在形成芯片堆叠件之后，子堆叠底填充层位于成型层和第二子堆叠件的第三半导体芯片之间。
在一些实施例中，第一半导体芯片的第一水平宽度大于第二半导体芯片的第二水平宽度。
在一些实施例中，第三半导体芯片的第三水平宽度大于第四半导体芯片的第四水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度基本等于第三半导体芯片的第三水平宽度。
在一些实施例中，第一半导体芯片的第一水平宽度大于第三半导体芯片的第三水平宽度。
在一些实施例中，形成第一子堆叠件的步骤包括：通过在第一晶片的多个第一半导体芯片上设置第二晶片的多个第二半导体芯片，将第二晶片的多个第二半导体芯片和第一晶片的多个第一半导体芯片的相对应的导电接触接合，涂覆芯片底填充物以将多个第二半导体芯片结合到多个第一半导体芯片，来形成第一子堆叠件。
在一些实施例中，所述方法还包括：在将相对应的导电接触接合之后并在涂覆芯片底填充物之前，切割第二晶片的多个第二芯片。
在一些实施例中，在切割多个第二芯片之前将第二子堆叠件设置在第一子堆叠件上。
在一些实施例中，所述方法还包括：在形成芯片堆叠件之前，切割第一晶片和第二晶片的第一芯片和第二芯片以形成多个第一子堆叠件并切割第二子堆叠件的第三芯片和第四芯片。
在一些实施例中，所述方法还包括：在接合相对应的导电接触之后并在涂覆芯片底填充物之前，切割第二晶片的多个第二芯片。
在一些实施例中，形成第二子堆叠件的步骤包括：通过将第四晶片的多个第四半导体芯片设置在第三晶片的多个第三半导体芯片上，将第四晶片的多个第四半导体芯片和第三晶片的多个第三半导体芯片的相对应的导电接触接合，涂覆芯片底填充物以将多个第四半导体芯片结合到多个第三半导体芯片，来形成第二子堆叠件。
在一些实施例中，所述方法还包括：在切割第二晶片的第二芯片和第四晶片的第四芯片之前，切割第一晶片的第一芯片和第三晶片的第三芯片。
根据本发明构思的一方面，提供了一种存储系统，所述存储系统包括：存储控制器，产生命令和地址信号；存储模块，包括多个存储装置，存储模块接收命令和地址信号并响应来向至少一个存储装置存储数据以及从所述至少一个存储装置取回数据，其中，每个存储装置包括半导体封装件，所述半导体封装件包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上；第一底填充层，位于第二半导体芯片和第一半导体芯片之间；第二底填充层，位于第三半导体芯片和第二半导体芯片之间；第三底填充层，位于第四半导体芯片和第三半导体芯片之间，其中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。
这里公开的任意实施例可以应用于存储系统。
根据本发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括：第一堆叠结构，包括具有第一贯穿电极的第一半导体芯片和跨过第一底填充层堆叠在第一半导体芯片上并包括第二贯穿电极的至少一个第二半导体芯片；第二堆叠结构，包括具有第三贯穿电极的第三半导体芯片和跨过第二底填充层堆叠在第三半导体芯片上的至少一个第四半导体芯片，其中，第二堆叠结构跨过第三底填充层堆叠在第一堆叠结构上，其中，第三底填充层包括与第一底填充层或第二底填充层的物理性质不同的物理性质的成分。
第三底填充层可以填充在第一堆叠结构和第二堆叠结构之间的空间中。
第三底填充层的侧表面可以相对于第二堆叠结构的侧表面突出。
第一底填充层至第三底填充层中的每个可以包括填充剂，第三底填充层的填充剂与第三底填充层的比例可以小于第一底填充层的填充剂与第一底填充层的比例或者第二底填充层的填充剂与第二底填充层的比例。
第一底填充层至第三底填充层中的每个可以包括填充剂，添加到第三底填充层的填充剂的尺寸可以小于添加到第一底填充层或第二底填充层的填充剂的尺寸。
半导体封装件还可以包括：印刷电路板，第一堆叠结构安装在印刷电路板上；成型构件，形成在印刷电路板上并围绕第一堆叠结构和第二堆叠结构，其中，第四半导体芯片可以通过第一贯穿电极至第三贯穿电极电连接到印刷电路板。
第二半导体芯片的水平横截面宽度可以小于第一半导体芯片的水平横截面宽度，成型构件可以形成在第一半导体芯片的上表面的一部分上，从而围绕半导体芯片的侧表面。
第四半导体芯片的水平横截面宽度可以小于第三半导体芯片的水平横截面宽度，成型层可以形成在第三半导体芯片的上表面的一部分上，从而围绕第四半导体芯片的侧表面。
成型构件可以围绕第一堆叠结构的上表面的一部分。
成型构件可以由与第三底填充层相同的材料形成。
第三半导体芯片的水平横截面宽度可以等于或大于第二半导体芯片的水平横截面宽度。
根据本发明构思的另一方面，提供了一种半导体封装件，所述半导体封装件包括顺序地堆叠的第一半导体芯片至第四半导体芯片，其中，第一半导体芯片至第三半导体芯片分别包括第一贯穿电极至第三贯穿电极，其中，第四半导体芯片电连接到第一贯穿电极和第三贯穿电极，其中，第一半导体芯片的水平横截面宽度大于第二半导体芯片的水平横截面宽度，其中，第三半导体芯片的水平横截面宽度大于第二半导体芯片和第四半导体芯片中的每个的水平横截面宽度。
第一半导体芯片的水平横截面宽度可以与第三半导体芯片的水平横截面宽度相同。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，所述方法包括：在第一半导体芯片上跨过第一底填充层堆叠第二半导体芯片；在第三半导体芯片上跨过第二底填充层堆叠第四半导体芯片；将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上。
将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上的步骤可以包括：将堆叠在第三半导体芯片上的第四半导体芯片跨过第三底填充层堆叠在堆叠在第一半导体芯片上的第二半导体芯片上，第三底填充层包括具有与第一底填充层或第二底填充层的物理性质不同的物理性质的成分。
所述方法还可以包括：在将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上之前，将第二半导体芯片堆叠在其上的第一半导体芯片附着到印刷电路板，在将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上之后，在印刷电路板上形成成型构件，使得覆盖第一半导体芯片至第四半导体芯片并且填充在第二半导体芯片和第三半导体芯片之间，其中，成型构件、第一底填充层和第二底填充层中的每个包括填充剂，并且成型构件的填充剂与成型构件的比例大于第一底填充层的填充剂与第一底填充层的比例或者第二底填充层的填充剂与第二底填充层的比例。
将第二半导体芯片堆叠在第一半导体芯片上的步骤可以包括：制备包括多个第一半导体芯片的第一半导体晶片，每个第一半导体芯片包括第一贯穿电极；将均包括第二贯穿电极的多个第二半导体芯片堆叠在第一半导体晶片上，以分别对应于多个第一半导体芯片，使得第一贯穿电极分别电连接到第二贯穿电极。
所述方法还可以包括：在将多个第二半导体芯片堆叠在第一半导体晶片上之前，形成第一成型层以覆盖多个第二半导体芯片；去除第一成型层的一部分，从而暴露第二贯穿电极。
将第四半导体芯片堆叠在第三半导体芯片上的步骤可以包括：制备包括多个第三半导体芯片的第三半导体晶片，每个第三半导体芯片包括第三贯穿电极；将分别对应于多个第三半导体芯片的多个第四半导体芯片堆叠在第三半导体晶片上，从而电连接到第三贯穿电极。
所述方法还可以包括：在将第二半导体芯片堆叠在第一半导体晶片上之后，将第一半导体晶片切割成包括彼此相对应的第一半导体芯片和第二半导体芯片的第一堆叠结构；在将第四半导体芯片堆叠在第三半导体晶片上之后，将第三半导体晶片切割成包括彼此相对应的第三半导体芯片和第四半导体芯片的第二堆叠结构，其中，将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上的步骤可以包括：将第二堆叠结构堆叠在第一堆叠结构上。
所述方法还可以包括：在将第四半导体芯片堆叠在第三半导体晶片上之后，将第三半导体晶片切割成包括彼此相对应的第三半导体芯片和第四半导体芯片的第二堆叠结构，其中，将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上的步骤可以包括：将第二堆叠结构堆叠在堆叠在第一半导体晶片上的第二半导体芯片上；切割第一半导体晶片使得第二堆叠结构堆叠在包括彼此相对应的第一半导体芯片和第二半导体芯片的第一堆叠结构上。
将堆叠在第三半导体芯片上的第四半导体芯片堆叠在堆叠在第一半导体芯片上的第二半导体芯片上的步骤可以包括：将第四半导体芯片堆叠在其上的第三半导体晶片堆叠在堆叠在第一半导体晶片的第二半导体芯片上；一起切割第一半导体晶片和第三半导体晶片，使得包括彼此相对的第三半导体芯片和第四半导体芯片的第二堆叠结构堆叠在包括彼此相对应的第一半导体芯片和第二半导体芯片的第一堆叠结构上。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，所述方法包括：形成第一堆叠结构，包括第二贯穿电极的至少一个第二半导体芯片堆叠在包括第一贯穿电极的第一半导体芯片上；形成第二堆叠结构，至少一个第四半导体芯片堆叠在包括第三贯穿电极的第三半导体芯片上；将第二堆叠结构堆叠在第一堆叠结构上，使得第四半导体芯片电连接到第一贯穿电极至第三贯穿电极。
形成第一堆叠结构的步骤可以包括在第一半导体芯片和第二半导体芯片之间通过利用毛细管底填充方法形成第一底填充层，形成第二堆叠结构的步骤可以包括在第三半导体芯片和第四半导体芯片之间通过利用毛细管底填充方法形成第二底填充层。
可以执行将第二堆叠结构堆叠在第一堆叠结构上的步骤，使得为非导电膜的第三底填充层设置在第一堆叠结构和第二堆叠结构之间。
附图说明
通过结合附图进行的下面的详细描述，将更清楚地理解本发明构思的示例性实施例，其中：
图1至图20是根据本发明构思的实施例的制造半导体封装件的方法的剖视图；
图1是根据本发明构思的实施例的用于制备第一半导体晶片的操作的剖视图；
图2是根据本发明构思的实施例的用于形成第一连接凸起的操作的剖视图；
图3是根据本发明构思的实施例的用于将第一半导体晶片附着到第一运载件基板的操作的剖视图；
图4是根据本发明构思的实施例的用于暴露第一贯穿电极的操作的剖视图；
图5是根据本发明构思的实施例的用于形成第一下保护层的操作的剖视图；
图6是根据本发明构思的实施例的用于形成第一下焊盘的操作的剖视图；
图7是根据本发明构思的实施例的制备多个第二半导体芯片的操作的剖视图；
图8是根据本发明构思的实施例的用于在第一半导体晶片上堆叠第二半导体芯片的操作的剖视图；
图9是根据本发明构思的实施例的用于形成第一底填充层的操作的剖视图；
图10是根据本发明构思的实施例的用于形成第一成型层的操作的剖视图；
图11是根据本发明构思的实施例的用于暴露第二贯穿电极的操作的剖视图；
图12是根据本发明构思的实施例的用于执行第一测试的操作的剖视图；
图13是根据本发明构思的实施例的用于在第三半导体芯片上堆叠第四半导体芯片的操作的剖视图；
图14是根据本发明构思的实施例的用于形成第二成型层的操作的剖视图；
图15是根据本发明构思的实施例的用于执行第二测试的操作的剖视图；
图16是根据本发明构思的实施例的用于形成第一堆叠结构的操作的剖视图；
图17是根据本发明构思的实施例的用于形成第二堆叠结构的操作的剖视图；
图18是根据本发明构思的实施例的用于在印刷电路板上安装第一堆叠结构的操作的剖视图；
图19是根据本发明构思的实施例的用于在第一堆叠结构上堆叠第二堆叠结构的操作的剖视图；
图20是根据本发明构思的实施例的半导体封装件的剖视图；
图21至图24是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图21是根据本发明构思的另一实施例的用于形成第三底填充层的操作的剖视图；
图22是根据本发明构思的另一实施例的用于形成附着有第三底填充层的第二堆叠结构的操作的剖视图；
图23是根据本发明构思的另一实施例的将第二堆叠结构跨过第三底填充层堆叠在第一堆叠结构上的操作的剖视图；
图24是根据本发明构思的另一实施例的半导体封装件的剖视图；
图25至图26是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图25是根据本发明构思的另一实施例的将第二堆叠结构堆叠在堆叠在第一半导体晶片上的第二半导体芯片上的操作的剖视图；
图26是根据本发明构思的另一实施例的半导体封装件的剖视图；
图27至图28是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图27是根据本发明构思的另一实施例的通过利用第三底填充层将第二堆叠结构堆叠在堆叠在第一半导体晶片的第二半导体芯片上的操作的剖视图；
图28是根据本发明构思的另一实施例的半导体封装件的剖视图；
图29至图30是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图29是根据本发明构思的另一实施例的通过利用毛细管底填充方法形成第三底填充层的操作的剖视图；
图30是根据本发明构思的另一实施例的半导体封装件的剖视图；
图31至图32是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图31是根据本发明构思的另一实施例的将其上堆叠有第四半导体芯片的第三半导体晶片堆叠在其上堆叠有第二半导体芯片的第一半导体晶片上的操作的剖视图；
图32是根据本发明构思的另一实施例的半导体封装件的剖视图；
图33至图34是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图33是根据本发明构思的另一实施例的通过利用第三底填充层将其上堆叠有第四半导体芯片的第三半导体晶片堆叠在其上堆叠有第二半导体芯片的第一半导体晶片上的操作的剖视图；
图34是根据本发明构思的另一实施例的半导体封装件的剖视图；
图35至图40是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图35是根据本发明构思的另一实施例的用于将第一半导体晶片附着到第一运载件基板的操作的剖视图；
图36是根据本发明构思的另一实施例的用于执行第一测试的操作的剖视图；
图37是根据本发明构思的另一实施例的将其上堆叠有第四半导体芯片的第三半导体晶片堆叠在其上堆叠有第二半导体芯片的第一半导体晶片上的操作的剖视图；
图38是根据本发明构思的另一实施例的用于将图37的所得结构附着到初始的运载件基板的操作的剖视图；
图39是根据本发明构思的另一实施例的用于形成外部连接凸起的操作的剖视图；
图40是根据本发明构思的另一实施例的半导体封装件的剖视图；
图41至图48是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图41是根据本发明构思的另一实施例的用于将第二半导体晶片附着到第二运载件基板的操作的剖视图；
图42是根据本发明构思的另一实施例的用于制备第二半导体芯片的操作的剖视图；
图43是根据本发明构思的另一实施例的用于将第二半导体芯片堆叠在第一半导体晶片上的操作的剖视图；
图44是根据本发明构思的另一实施例的用于形成第一成型层的操作的剖视图；
图45是根据本发明构思的另一实施例的用于暴露第二贯穿电极的操作的剖视图；
图46是根据本发明构思的另一实施例的用于形成第二后焊盘的操作的剖视图；
图47是根据本发明构思的另一实施例的用于形成第一堆叠结构的操作的剖视图；
图48是根据本发明构思的另一实施例的半导体封装件的剖视图；
图49是根据本发明构思的实施例的半导体封装件的剖视图；
图50是根据本发明构思的另一实施例的半导体封装件的剖视图；
图51是根据本发明构思的另一实施例的半导体封装件的剖视图；
图52是根据本发明构思的另一实施例的半导体封装件的剖视图；
图53是根据本发明构思的另一实施例的半导体封装件的剖视图；
图54是根据本发明构思的另一实施例的半导体封装件的剖视图；
图55是根据本发明构思的另一实施例的半导体封装件的剖视图；
图56至图61是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图；
图56是根据本发明构思的另一实施例的将第二半导体晶片堆叠在第一半导体晶片上的操作的剖视图；
图57是根据本发明构思的另一实施例的用于暴露第二贯穿电极的操作的剖视图；
图58是根据本发明构思的另一实施例的用于形成第二后焊盘244的操作的剖视图；
图59是根据本发明构思的另一实施例的将第四半导体晶片堆叠在第三半导体晶片上的操作的剖视图；
图60是根据本发明构思的另一实施例的半导体封装件的剖视图；
图61是根据本发明构思的另一实施例的半导体封装件的剖视图；
图62是根据本发明构思的实施例的存储模块的平面图；
图63是包括根据本发明构思的实施例的半导体封装件的系统的结构图；以及
图64是包括根据本发明构思的实施例的半导体封装件的存储卡的结构图。
具体实施方式
现在将参照附图更充分地描述本发明构思，在附图中示出了本发明的示例性实施例。然而，本发明构思可以以许多不同的形式实施，并且不应被解释为限制于这里阐述的实施例；相反，提供这些实施例，使得本公开将是彻底的和完整的，并且将把本发明构思的构思充分地传达给本领域技术人员。在附图中，为清晰起见，夸大了层和区域的厚度。
将理解的是，当元件（例如，层、区域或基板）被称作“在”另一元件“上”、“连接到”另一元件或“结合到”另一元件时，该元件可直接在另一元件上、直接连接到另一元件、直接结合到另一元件，或者可存在中间元件。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层或者“直接结合到”另一元件或层时，不存在中间元件或层。用来描述元件或层之间的关系的其他词语应该以相似的方式（例如，“在......之间”对比“直接在......之间”、“邻近”对比“直接邻近”等）来解释。
将理解的是，尽管这里使用术语第一和第二来描述各个元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被命名为第二元件，同样，在不脱离本公开的教导的情况下，第二元件可以被命名为第一元件。
除非上下文中具有明确不同的含义，否则以单数使用的表述包括复数的表达。另外，将理解的是，诸如“包括”和/或“包含”的术语意在表明存在特征、数目、步骤、动作、组件、部件或它们的组合，并且不意在排除一个或多个其他特征、数目、步骤、动作、组件、部件或它们的组合可以存在或者可被添加的可能性。
这里使用的术语或词语具有与本发明构思的实施例的技术方面相对应的含义，从而最恰当地表达本发明构思的实施例。
现在将参照附图更充分地描述本发明构思，在附图中示出了本发明的示例性实施例。
图1至图20是根据本发明构思的实施例的制造半导体封装件的方法的剖视图。
图1是根据本发明构思的实施例的用于制备第一半导体晶片W1的操作的剖视图。
参照图1，制备第一半导体晶片W1。第一半导体晶片W1可以包括多个被设计成沿着第一划道（first scribe lane）SL1彼此分离的第一半导体芯片C1。在一些实施例中，第一半导体芯片C1包括第一半导体基板100、第一半导体装置110和第一贯穿电极120。第一半导体基板100可以具有彼此相对的第一上表面102和第一下表面104a。在一些实施例中，第一半导体装置110可以形成在第一半导体基板100的第一上表面102上。在一些实施例中，第一贯穿电极120可以形成为从第一半导体基板100的第一上表面102穿过第一半导体装置110延伸到第一半导体基板100中。
在一些实施例中，第一半导体基板100可以包括例如硅（Si）。可选择地，在不同的实施例中，第一半导体基板100可以包括诸如锗（Ge）的半导体原子或诸如碳化硅（SiC）、砷化镓（GaAs）、砷化铟（InAs）和磷化铟（InP）的化合物半导体。可选择地，第一半导体基板100可以包括绝缘件上硅（SOI）结构。例如，第一半导体基板100可以包括埋置氧化物（BOX）层。第一半导体基板100可以包括导电区域，例如，利用杂质掺杂的阱或利用杂质掺杂的结构。此外，第一半导体基板100可以具有诸如浅沟槽隔离（STI）结构的各种装置分离结构。
第一半导体装置110可以包括系统大规模集成（LSI）、闪速存储器、动态随机存取存储器（DRAM）、静态随机存取存储器（SRAM）、电可擦可编程只读存储器（EEPROM）、相变随机存取存储器（PRAM）、磁性随机存取存储器（MRAM）、电阻随机存取存储器（RRAM）或其他合适的电路、系统或存储装置。详细地讲，第一半导体装置110可以包括各种类型的多个独立装置。在各个实施例中，多个独立装置可以包括各种微电子器件，例如，互补型金属绝缘体半导体（CMOS）晶体管、金属氧化物半导体场效应晶体管（MOSFET）、系统大规模集成（LSI）、诸如CMOS成像传感器（CIS）的图像传感器、微机电系统（MEMS）、有源元件、无源元件等。多个独立装置可以连接到第一半导体基板100的导电区域。第一半导体装置110还可以包括将多个独立装置中的至少两个或多个独立装置电连接到第一半导体基板100的导电区域的导线或导电塞。此外，多个独立装置可以分别通过绝缘层与其他相邻的独立装置电分离。
第一半导体装置110可以包括用于将多个独立装置连接到形成在第一半导体基板100上的其他布线的多个布线结构。多个布线结构可以包括金属布线层和通孔塞。金属布线层和通孔塞可以包括布线阻挡层和布线金属层。布线阻挡层可以包括从钛（Ti）、TiN、钽（Ta）和TaN中选择的至少一种材料。布线金属层可以包括从钨（W）、铝（Al）和铜（Cu）中选择的至少一种金属。金属布线层和通孔塞可以由相同的材料形成。可选择地，金属布线层和通孔塞中的至少一部分可以由不同的材料形成。多个金属布线层和/或多个通孔塞可以包括多层结构。即，布线结构可以包括通过交替地堆叠两个或更多个金属布线层或两个或更多个通孔塞形成的多层结构。第一半导体装置110还可以包括用于保护布线结构和其他下结构免受外部冲击或湿气影响的钝化层。
第一贯穿电极120可以从第一半导体基板100的第一上表面102延伸到第一半导体基板100中。第一贯穿电极120的至少一部分可以为柱的形状。在这种情况下，第一贯穿电极120可以包括与第一贯穿电极120的表面相对应的阻挡层和填充在阻挡层中的填充导电层。阻挡层可以包括从Ti、TiN、Ta、TaN、钌（Ru）、钴（Co）、锰（Mn）、WN、镍（Ni）和NiB中选择的至少一种材料。填充导电层可以包括从Cu、诸如CuSn、CuMg、CuNi、CuZn、CuPd、CuAu、CuRe或CuW的Cu合金、W、W合金、Ni、Ru和Co中选择的至少一种材料。绝缘层可以设置在第一半导体基板100和第一贯穿电极120之间。绝缘层可以包括氧化物层、氮化物层、碳层、聚合物、它们的组合或其他合适的绝缘层。
第一贯穿电极120可以由穿过第一半导体基板100的至少一部分填充的导电材料形成，并可以通过部分去除基板100来得到。例如，第一贯穿电极120可以包括阻挡层和填充在阻挡层中的填充导电层。可选择地，例如，第一贯穿电极120可以包括阻挡层、填充在阻挡层中的填充导电层以及金属布线层和/或通孔塞中的一部分。
图2是根据本发明构思的实施例的用于形成第一连接凸起134的操作的剖视图。
参照图2，电连接到第一贯穿电极120的第一连接凸起134形成在第一半导体基板100上。在形成第一连接凸起134之前，可以在第一贯穿电极120与第一连接凸起134之间形成第一连接焊盘132。
图3是根据本发明构思的实施例的用于将第一半导体晶片W1附着到第一运载件基板10的操作的剖视图。
参照图3，其上形成有第一连接凸起134的第一半导体晶片W1附着到第一运载件基板10。第一运载件基板10可以包括第一支撑基板12和第一粘合材料层14。第一半导体晶片W1可以附着到第一运载件基板10，使得第一连接凸起134可以面对第一运载件基板10。在一些实施例中，第一连接凸起134可以被第一粘合材料层14围绕。在一些实施例中，第一半导体基板100的第一上表面102的被第一连接凸起134暴露的部分可以接触第一粘合材料层14。
图4是根据本发明构思的实施例的用于暴露第一贯穿电极120的操作的剖视图。
参照图4，去除第一半导体基板100的一部分，以暴露第一贯穿电极120。第一贯穿电极120可以在第一半导体基板100的第一下表面104上方被暴露。由于第一贯穿电极120在第一半导体基板100的第一下表面104上方被暴露，因此第一贯穿电极120可以形成为贯穿第一半导体基板100。可选择地，第一半导体基板100的一部分可以被去除，使得第一贯穿电极120可以从第一下表面104突出。
在一些实施例中，为了暴露第一贯穿电极120，可以通过利用化学机械抛光（CMP）工艺、回蚀刻工艺（etch-back process）或它们的结合来去除第一半导体基板100的一部分。
图5是根据本发明构思的实施例的用于形成第一下保护层142的操作的剖视图。
参照图5，第一下保护层142形成为覆盖第一半导体晶片W1的暴露表面，即，第一半导体基板100的第一下表面104。在一些实施例中，第一下保护层142可以通过利用例如旋转涂覆工艺或喷涂工艺形成。在一些实施例中，第一下保护层142可以由例如绝缘聚合物形成。为了形成第一下保护层142，绝缘聚合物层可以形成为覆盖第一半导体基板100的第一下表面104和第一贯穿电极120的暴露部分，然后可以通过回蚀刻工艺部分去除绝缘聚合物层以暴露第一贯穿电极120。
图6是根据本发明构思的实施例的用于形成第一下焊盘144的操作的剖视图。
参照图6，形成电连接到第一贯穿电极120的被第一下保护层142暴露的部分的第一下焊盘144。在一些实施例中，可以省略第一下焊盘144。
图7是根据本发明构思的实施例的制备多个第二半导体芯片C2的操作的剖视图。
参照图7，制备第二半导体芯片C2。为了制备第二半导体芯片C2，可以对第二半导体晶片（未示出）进行处理。如在图1至图4中示出的用于制备第一半导体晶片W1的操作中，第二半导体晶片被设计成第二半导体芯片C2。
在一些实施例中，第二半导体晶片可以包括具有与通过与第一半导体晶片W1的工艺相同的工艺形成的相同类型的独立装置的半导体晶片。可以通过将第二半导体晶片附着到第二运载件基板20然后将第二半导体晶片切割成第二半导体芯片C2，使多个第二半导体芯片C2彼此分离。在一些实施例中，第二半导体芯片C2包括第二半导体基板200、第二半导体装置210和第二贯穿电极220。第二半导体基板200可以具有彼此相对的第二上表面202和第二下表面204。第二贯穿电极220可以形成为贯穿第二半导体基板200。
第二半导体芯片C2可以是包括与第一半导体芯片C1的独立装置或装置相同的独立装置或装置的相同类型的半导体芯片。可选择地，第二半导体芯片C2可以是包括与第一半导体芯片C1的独立装置或装置不同的独立装置或装置的不同类型的半导体芯片。
到目前为止还没有详细描述的图7中示出的部件除了术语“第一”被“第二”代替、“标号1×”或“1××”被标号“2×”或“2××”代替以外，与图1至图4的部件相同，因此，这里将不再给出这些部件的详细描述。
图8是根据本发明构思的实施例的用于在第一半导体晶片W1上堆叠第二半导体芯片C2的操作的剖视图。
参照图8，第二半导体芯片C2与图7中示出的第二运载件基板20分离，并堆叠在图6中示出的第一半导体晶片W1上。第二半导体芯片C2可以堆叠在第一半导体晶片W1上，以分别对应于包括在第一半导体晶片W1中的第一半导体芯片C1。即，多个第二半导体芯片C2可以堆叠在第一半导体芯片C1上，以分别对应于第一半导体芯片C1。
第二半导体芯片C2可以堆叠在第一半导体芯片C1上，使得第一贯穿电极120和第二贯穿电极220中的一些或全部可以彼此电连接。为了使第一贯穿电极120和第二贯穿电极220彼此电连接，第二半导体芯片C2可以堆叠在第一半导体芯片C1上，使得第二半导体芯片C2的第二连接凸起234可以分别接触第一半导体芯片C1的第一下焊盘144。在没有形成第一下焊盘144的实施例中，第二连接凸起234可以直接接触第一贯穿电极120，例如，第一贯穿电极120的暴露部分。
第二半导体芯片C2可以堆叠在第一半导体芯片C1上，然后可以执行回流工艺，从而加强第二连接凸起234与第一下焊盘144之间的粘合或第二连接凸起234与第一贯穿电极120之间的粘合，从而减少其间的接触电阻。
图9是根据本发明构思的实施例的用于形成第一底填充层150的操作的剖视图。
参照图9，第一底填充层150形成在第一半导体芯片C1和第二半导体芯片C2之间。第一底填充层150可以填充第一半导体芯片C1和第二半导体芯片C2之间的整个空间、体积或区域。在一些实施例中，第一底填充层150可以形成为全部围绕第二连接凸起234。在一些实施例中，第一底填充层150可以形成为覆盖第二半导体芯片C2的第二上表面202的被第二连接凸起234暴露的部分。第一底填充层150可以形成为具有沿着从第二半导体芯片C2朝着第一半导体芯片C1的方向增加宽度的水平横截面。
在一些实施例中，第一底填充层150可以通过利用例如毛细管底填充方法形成。在一些实施例中，第一底填充层150可以由例如环氧树脂形成。在一些实施例中，可以向第一底填充层150添加填充剂。填充剂可以由例如二氧化硅形成。在一些实施例中，填充剂可以具有例如0.1μm至几μm的尺寸，并且可以具有大约0.3μm至大约1μm的平均尺寸。可以向第一底填充层150添加大约55wt%至大约75wt%的填充剂。即，填充剂与第一底填充层150的比例可以为大约55wt%至大约75wt%。
图1至图9示出了其中包括第二半导体芯片C2的单层堆叠在第一半导体芯片C1上的情况。本发明构思不限于此。例如，包括第二半导体芯片C2的多个层可以顺序地堆叠在第一半导体芯片C1上。
图10是根据本发明构思的实施例的用于形成第一成型层160的操作的剖视图。
参照图10，第一成型层160形成在第一半导体晶片W1上以覆盖第二半导体芯片C2。在一些实施例中，第一成型层160可以形成为覆盖第二半导体芯片C2的第二下表面204和第二半导体芯片C2的侧表面。在一些实施例中，第一成型层160可以由例如环氧树脂成型化合物（epoxy mold compound（EMC））形成。在一些实施例中，可以向第一成型层160中添加填充剂。填充剂可以由例如二氧化硅形成。填充剂可以具有例如几μm至几十μm的尺寸，并且可以具有大约2μm至大约10μm的平均尺寸。可以向第一成型层160添加大约80wt%至大约90wt%的填充剂。即，第一成型层160的填充剂与第一成型层160的比例可以为大约80wt%至大约90wt%。填充剂可以通常包括球形部分的二氧化硅材料。填充剂的不同尺寸和不同浓度提供了不同的粘合特性。
图11是根据本发明构思的实施例的用于暴露第二贯穿电极220的操作的剖视图。
参照图11，通过去除部分第一成型层160形成第一孔162，以暴露第二贯穿电极220。例如，可以通过利用激光钻孔方法去除第一成型层160的部分来形成第一孔162。
图12是根据本发明构思的实施例的用于执行第一测试的操作的剖视图。
参照图12，可以去除第一成型层160的部分，以降低形成在第二半导体芯片C2的第二下表面204上的第一成型层160的厚度。在一些实施例中，为了去除部分第一成型层160，可以使用化学机械抛光（CMP）、回蚀刻或它们的结合。
在一些实施例中，可以在形成图11中示出的第一孔162之前执行降低第一成型层160的厚度的操作。在执行形成图10中示出的第一成型层160的操作中，可以调节第一成型层160的厚度，因此，降低第一成型层160的厚度的操作可以不是必须的，因此可以省略。
可以通过访问通过第一成型层160的第一孔162暴露的第二贯穿电极220来执行确定第一半导体芯片C1和第二半导体芯片C2的故障是否发生的第一测试。
图13是根据本发明构思的实施例的用于在第三半导体芯片C3上堆叠第四半导体芯片C4的操作的剖视图。
参照图13，第四半导体芯片C4堆叠在包括多个第三半导体芯片C3的第三半导体晶片W3上。第三半导体晶片W3可以利用与图1至图6中示出的用于形成第一半导体晶片W1的工艺相似或相同的工艺形成。第四半导体芯片C4可以利用图7中示出的用于形成第二半导体芯片C2的工艺相似或相同的工艺形成。
在一些实施例中，第三半导体芯片C3可以是包括与在图1中示出的第一半导体芯片C1的独立装置或装置相同的独立装置或装置的相同类型的半导体芯片。可选择地，第三半导体芯片C3可以是包括与第一半导体芯片C1的独立装置或装置不同的独立装置或装置的不同类型的半导体芯片。第四半导体芯片C4可以是包括与第一半导体芯片C1的独立装置或装置相同的独立装置或装置的相同类型的半导体芯片。可选择地，第四半导体芯片C4可以是包括与第一半导体芯片C1的独立装置或装置不同的独立装置或装置的不同类型的半导体芯片。
在一些实施例中，第四半导体芯片C4中可以不需要与第二半导体芯片C2的第二贯穿电极220相对应的特定贯穿电极。可选择地，在一些实施例中，与第二半导体芯片C2的第二贯穿电极220相对应的贯穿电极还可以形成在第四半导体芯片C4中。
多个第四半导体芯片C4可以堆叠在第三半导体晶片W3上，从而分别对应于包括在第三半导体晶片W3中的多个第三半导体芯片C3。即，第四半导体芯片C4可以堆叠在第三半导体芯片C3上。第四半导体芯片C4可以堆叠在第三半导体芯片C3上，从而被电连接到第三贯穿电极320。第四半导体芯片C4可以堆叠在第三半导体芯片C3上，然后可以执行回流工艺，从而加强第四连接凸起434与第三下焊盘344之间的粘合或第四连接凸起434与第三贯穿电极320之间的粘合，从而减少其间的接触电阻。
然后，在第三半导体芯片C3与第四半导体芯片C4之间形成第二底填充层350。在一些实施例中，第二底填充层350可以填充第三半导体芯片C3与第四半导体芯片C4之间的整个空间、体积或区域。在一些实施例中，第二底填充层350可以形成为完全围绕第四连接凸起434。在一些实施例中，可以通过利用例如毛细管底填充方法形成第二底填充层350。第二底填充层350可以具有与图9中示出的第一底填充层150的物理性质相同或相似的物理性质，或者可选择地，可以具有不同的物理性质。
图13示出了包括第四半导体芯片C4的单层堆叠在第三半导体芯片C3上的情况。本发明构思不限于此。因此，包括第四半导体芯片C4的多个层可以顺序地堆叠在第三半导体芯片C3上。在这种情况下，分别对应于图7中示出的第二半导体芯片C2的第二贯穿电极220的第四贯穿电极（未示出）可以可选择地形成在多个第四半导体芯片C4中的除了与第四半导体芯片C4相对应的最上层以外的剩余的第四半导体芯片C4中。
到目前为止还没有描述的图13中示出的部件与图1至图9的部件相同，或者与图1至图9的部件相似，除了术语“第一”和“第二”分别被“第三”和“第四”代替，标号“1×/2×”和“1××/2××”分别被“3×/4×”和“3××/4××”代替以外，因此，这里将不给出对这些部件的详细描述。
图14是根据本发明构思的实施例的用于形成第二成型层360的操作的剖视图。
参照图14，第二成型层360形成在第三半导体晶片W3上以填充第四半导体芯片C4之间的空间。在一些实施例中，第二成型层360可以形成为覆盖第四半导体芯片C4的侧表面。图14示出了第二成型层360形成为暴露第四半导体芯片C4的第四下表面404的情况。然而，本发明构思不限于此。例如，在一些实施例中，第二成型层360可以形成为覆盖第四半导体芯片C4的第四下表面404。
可选择地，可以利用成型材料层来形成第二成型层360以覆盖第四半导体芯片C4的第四下表面404，然后去除成型材料层的一部分，从而暴露第四半导体芯片C4的第四下表面404。
在一些实施例中，第二成型层360可以具有与图10中示出的第一成型层160的物理性质相同或相似的物理性质。
图15是根据本发明构思的实施例的用于执行第二测试的操作的剖视图。
参照图15，其上堆叠有第四半导体芯片C4的第三半导体晶片W3与图14中示出的第三运载件基板30分离，并附着到第四运载件基板40。与第三半导体晶片W3附着到第三运载件基板30的情况相比，第三半导体晶片W3的其上堆叠有第四半导体芯片C4的反转结构附着到第四运载件基板40。因此，其上堆叠有第四半导体芯片C4的第三半导体晶片W3可以附着到第四运载件基板40，使得第四半导体芯片C4可以面对第四运载件基板40。
然后，可以通过访问第三半导体芯片C3的第三连接凸起334来执行确定第三半导体芯片C3和第四半导体芯片C4是否发生故障的第二测试。
图16是根据本发明构思的实施例的用于形成第一堆叠结构M1的操作的剖视图。
参照图16，可以执行图12中示出的第一测试，然后可以沿着第一划道SL1将第一半导体晶片W1切割成或另外划分成包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的多个第一堆叠结构M1。
第一堆叠结构M1可以包括包含第一贯穿电极120的第一半导体芯片C1和跨过第一底填充层150堆叠在第一半导体芯片C1上并且包括第二贯穿电极220的至少一个第二半导体芯片C2。
第二半导体芯片C2的水平横截面宽度可以小于第一半导体芯片C1的水平横截面宽度。第一成型层160可以形成在第一半导体芯片C1的一部分上和第二半导体芯片C2的侧壁处，从而围绕第二半导体芯片C2的侧表面。第一成型层160可以形成在第二半导体芯片C2的第二下表面204的一部分上，从而位于第一堆叠结构M1的上表面的至少一部分上。
出于本公开的目的，与半导体芯片的宽度相关的术语“水平宽度”或“水平横截面宽度”指的是芯片的从芯片的第一侧壁或边缘201到芯片的第二侧壁或边缘的宽度。在图16中示出的本示例中，将第一芯片C1的水平宽度标记为W1，同时将第二芯片C2的宽度标记为W2。在这个示例中可以看到，第一芯片C1的第一水平宽度W1大于第二芯片C2的第二水平宽度W2。
在一些实施例中，第一半导体芯片C1和第二半导体芯片C2可以为相同类型的半导体芯片。在这种情况下，用于将第二半导体芯片C2与第二半导体芯片C2的主半导体晶片分离或者将第二半导体芯片C2与第二半导体芯片C2的主半导体晶片切开的刀片的切口宽度可以大于用于将第一半导体芯片C1与第一半导体芯片C1的主第一半导体晶片分离的刀片的切口宽度。结果，已分离的第二半导体芯片C2的水平横截面宽度可以小于已分离的第一半导体芯片C1的水平横截面宽度。
可选择地，在一些实施例中，第一半导体芯片C1和第二半导体芯片C2可以是不同类型的半导体芯片。在这种情况下，第二半导体芯片C2的水平横截面宽度可以小于第一半导体芯片C1的水平横截面宽度。
图17是根据本发明构思的实施例的用于形成第二堆叠结构M2的操作的剖视图。
参照图17，执行图15中示出的第二测试，然后沿着第三划道SL3将第三半导体晶片W3切割成包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2。
第二堆叠结构M2可以包括包含第三贯穿电极320的第三半导体芯片C3和形成在第三半导体芯片C3上位于第二底填充层350上的至少一个第四半导体芯片C4。
在一些实施例中，第四半导体芯片C4的水平横截面宽度W4可以比第三半导体芯片C3的水平横截面宽度W3小。
第二成型层360可以在第四半导体芯片C4的侧壁处形成在第三半导体芯片C3的一部分上，从而围绕第四半导体芯片C4的侧表面。第二成型层360可以形成在第二堆叠结构M2的上表面的部分（即，第四半导体芯片C4的一部分）上。
第三半导体芯片C3和第四半导体芯片C4可以是相同类型的半导体芯片。在这种情况下，用于将第四半导体芯片C4与第四半导体芯片C4的主半导体晶片分离或者将第四半导体芯片C4与第四半导体芯片C4的主半导体晶片切开的刀片的切口宽度可以大于用于将第三半导体芯片C3与第三半导体芯片C3的主第三半导体晶片分离的刀片的切口宽度。结果，已分离的第四半导体芯片C4的水平横截面宽度可以小于已分离的第三半导体芯片C3的水平横截面宽度。
可选择地，第三半导体芯片C3和第四半导体芯片C4可以是不同类型的半导体芯片。在这种情况下，第四半导体芯片C4的水平横截面宽度可以小于第三半导体芯片C3的水平横截面宽度。
图18是根据本发明构思的实施例的用于将第一堆叠结构M1安装到印刷电路板500的操作的剖视图。
参照图18，第一堆叠结构M1安装到印刷电路板500。在一些实施例中，印刷电路板500包括基体基板510、第一接触端子522和第二接触端子524，第一接触端子522和第二接触端子524分别形成在基体基板510的上表面和下表面上，使得穿过阻焊层530而被暴露。
基体基板510可以包括从酚树脂、环氧树脂和聚酰亚胺中选择的至少一种材料。例如，基体基板510可以包括从FR4、四官能环氧树脂（tetrafunctional epoxy）、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪、聚酰胺短纤席材（thermount）、氰酸酯、聚酰亚胺和液晶聚合物中选择的至少一种材料。第一接触端子522和第二接触端子524可以包括Cu、Ni、不锈钢或铍铜合金。用于将第一接触端子522和第二接触端子524彼此电连接的内部接触端子（未示出）可以形成在基体基板510中。
在一些实施例中，第一接触端子522和第二接触端子524可以对应于通过在基体基板510上形成Cu箔并使Cu箔图案化形成的电路布线的在阻焊层530上方被暴露的部分。
第一接触端子522可以电连接到第一半导体芯片C1的第一连接凸起134。第一堆叠结构M1可以安装在印刷电路板500上，使得第一连接凸起134可以接触第一接触端子522。焊球、导电凸起、引线栅阵列（lead grid array（LGA））等可以形成在第二接触端子524上，使得所得结构可以连接到外部装置。
基板底填充层550可以形成在印刷电路板500和第一堆叠结构M1之间。基板底填充层550可以形成为填充第一半导体芯片C1和印刷电路板500之间的空间。基板底填充层550可以形成为完全围绕第一连接凸起134。基板底填充层550可以通过利用例如毛细管底填充方法形成。在一些实施例中，基板底填充层550可以具有与图9中示出的第一底填充层150相同或相似的物理性质。在其他实施例中，基板底填充层550可以具有与图9中示出的第一底填充层150的物理性质不同的物理性质。
图19是根据本发明构思的实施例的用于在第一堆叠结构M1上堆叠第二堆叠结构M2的操作的剖视图。
参照图19，第二堆叠结构M2堆叠在安装在印刷电路板500上的第一堆叠结构M1上。第二堆叠结构M2可以堆叠在第一堆叠结构M1上，使得第三半导体芯片C3的第三连接凸起334可以分别连接到第二半导体芯片C2的第二贯穿电极220。因此，第一半导体芯片至第四半导体芯片C1、C2、C3和C4可以在印刷电路板500上堆叠在彼此顶部上。在这个示例实施例中可以看到的是，第一芯片C1的第一水平宽度W1大于第二芯片C2的第二水平宽度W2，第三芯片C3的第三水平宽度W3大于第四芯片C4的第四水平宽度W4。
在一些实施例中，第二堆叠结构M2可以堆叠在第一堆叠结构M1上，然后可以执行回流工艺，从而加强第三连接凸起334和第二贯穿电极220之间的粘合并降低第三连接凸起334和第二贯穿电极220之间的接触电阻。
图20是根据本发明构思的实施例的半导体封装件1a的剖视图。
参照图20，覆盖第一堆叠结构M1和第二堆叠结构M2的基板成型层600形成在印刷电路板500上，以形成半导体封装件1a。基板成型层600的一部分可以用作填充在第一堆叠结构M1和第二堆叠结构M2之间的空间的第三底填充层260。
在一些实施例中，基板成型层600的物理性质可以与图10中示出的第一成型层160的物理性质和/或图14中示出的第二成型层360的物理性质相同或相似。在其它实施例中，基板成型层600的物质性质可以与图10中示出的第一成型层160的物理性质和/或图14中示出的第二成型层360的物理性质不同。
在半导体封装件1a中，第一半导体芯片至第四半导体芯片C1、C2、C3和C4可以在印刷电路板500上顺序地堆叠在彼此顶部上。在半导体封装件1a中，第一半导体芯片至第四半导体芯片C1、C2、C3和C4可以顺序地堆叠在印刷电路板500上，使得第一半导体装置至第四半导体装置110、210、310和410可以面对印刷电路板500。包括第一贯穿电极120的第一半导体芯片C1和包括第二贯穿电极220的第二半导体芯片C2可以堆叠跨过第一底填充层150。包括第三贯穿电极320的第三半导体芯片C3和包括第二底填充层350的第四半导体芯片C4可以堆叠跨过第二底填充层350。
第四半导体芯片C4可以连接到第一贯穿电极120、第二贯穿电极220和第三贯穿电极320，并且可以通过第一贯穿电极120、第二贯穿电极220和第三贯穿电极320电连接到印刷电路板500。第一贯穿电极120、第二贯穿电极220和第三贯穿电极320可以彼此顺序地连接。第二堆叠结构M2可以堆叠在第一堆叠结构M1上，使得第四半导体芯片C4可以电连接到顺序地彼此连接的第一贯穿电极120、第二贯穿电极220和第三贯穿电极320。
可以通过利用相似的方法将第一半导体芯片C1和第三半导体芯片C3与它们各自的主半导体晶片分离。因此，第一半导体芯片C1的水平横截面宽度可以与第三半导体芯片C3的水平横截面宽度基本相同。可以通过利用相似的方法将第二半导体芯片C2和第四半导体芯片C4与它们各自的主半导体晶片分离。第一半导体芯片C1的水平横截面宽度可以大于第二半导体芯片C2的水平横截面宽度。第三半导体芯片C3的水平横截面宽度可以大于第四半导体芯片C4的水平横截面宽度。因此，在一些实施例中，第三半导体芯片C3的水平横截面宽度可以大于第二半导体芯片C2的水平横截面宽度。
第一堆叠结构M1和第二堆叠结构M2可以堆叠跨过第三底填充层260，第三底填充层260是基板成型层600的一部分。即，第二半导体芯片C2和第三半导体芯片C3可以堆叠跨过第三底填充层260。
第三底填充层260可以包括具有与第一底填充层150的物理性质或第二底填充层350的物理性质不同的物理性质的物质。例如，第一底填充层150、第二底填充层350和第三底填充层260均可以包括填充剂。在这种情况下，第三底填充层260的填充剂与第三底填充层260的比例可以大于或小于第一底填充层150的填充剂与第一底填充层150的比例，第三底填充层260的填充剂与第三底填充层260的比例可以大于或小于第二底填充层350的填充剂与第二底填充层350的比例。此外，添加到第三底填充层260的填充剂的尺寸可以大于或小于添加到第一底填充层150或第二底填充层350的填充剂的尺寸。
第一成型层160、第二成型层360和基板成型层600可以包括具有相同或相似物理性质的组分。在这种情况下，在完成的半导体封装件1a中，第一成型层160、第二成型层360和基板成型层600可以被认为是彼此没有分离且彼此一体的成型构件160、360和600。
在各种实施例中，包括在成型构件160、360和600的每个成型构件中的填充剂的比例可以大于或小于第一底填充层150或第二底填充层350中的填充剂的比例。例如，可以向成型构件160、360和600中的每个成型构件添加大约80wt%至大约90wt%的添加剂。即，包括在成型构件160、360和600的每个成型构件中的填充剂的比例可以为大约80wt%至大约90wt%。例如，成型构件160、360和600可以均包括具有几μm至几十μm的尺寸并且平均尺寸为大约2μm至大约10μm的填充剂。
成型构件160、360和600可以形成在印刷电路板500上，并且可以围绕第一堆叠结构M1和第二堆叠结构M2。作为成型构件160、360和600中的一个的第一成型层160可以形成在第一半导体芯片C1的一部分上，以围绕第二半导体芯片C2的侧表面。作为成型构件160、360和600中的一个的第二成型层360可以形成在第三半导体芯片C3的一部分上，以围绕第四半导体芯片C4的侧表面。
在半导体封装件1a中，由于成型构件160、360和600可以部分地用作第三底填充层260，第三底填充层260可以由与成型构件160、360和600的材料相同的材料形成。
贯穿本说明书，第一底填充层160、第二底填充层360、第三底填充层260和基板底填充层550中的术语“底填充层”可以指的是具有将各个芯片的表面彼此结合的粘合性质的层。所述术语不一定指通过预定的制造方法形成的层或由预定材料形成的层，而是相反可以指的是填充相邻的半导体芯片之间的区域（例如，填充半导体芯片之间的空间或半导体芯片和印刷电路板之间的空间）的材料层。在各个实施例中，底填充层可以包括引起流动到两个相邻的芯片之间的区域或体积中的可流动的材料，或者可以另外包括粘合材料或粘合膜。
在图20中示出的半导体封装件1a中，堆叠两个堆叠结构M1和M2。然而，本发明构思不限于此。例如，包括三个或更多个堆叠结构的半导体封装件可以通过堆叠两个或更多个与第一堆叠结构M1相同或相似的堆叠结构，然后在所得结构上进一步堆叠与第二堆叠结构M2相同或相似的堆叠结构来形成。
半导体封装件1a可以包括至少四个半导体芯片C1、C2、C3和C4。然而，在一些实施例中，通过形成包括至少两个堆叠的半导体芯片的第一堆叠结构M1和第二堆叠结构M2（这里被称为“子堆叠件”）来形成半导体封装件1a。在此之后，通过再次堆叠包括至少两个堆叠的半导体芯片的第一子堆叠结构M1和第二子堆叠结构M2来形成半导体封装件，从而形成子堆叠结构的堆叠件。这与顺序地堆叠独立的至少四个半导体芯片C1、C2、C3和C4的工艺相反。
第一子堆叠结构M1和第二子堆叠结构M2中的每个子堆叠结构可以被认为包括各自的子堆叠底填充层（也就是，这个示例实施例中的层150、350）。第二子堆叠结构M2位于第一子堆叠结构M1上，并与第一子堆叠结构M1电连接，底填充层260位于第一子堆叠结构M1和第二子堆叠结构M2之间。位于第一子堆叠结构M1和第二子堆叠结构M2之间的底填充层260在这里可以被称为封装件底填充。封装件底填充260可以是与子堆叠底填充层150、350不同或相同的材料。
当形成第一堆叠结构M1和第二堆叠结构M2时，在半导体芯片C1和半导体芯片C2之间以及半导体芯片C3和半导体芯片C4之间分别形成第一底填充层150和第二底填充层350，并且可以执行回流工艺，从而增加粘合性并且降低接触电阻。此外，当第二堆叠结构M2堆叠在第一堆叠结构M1上时，可以形成第三底填充层260，可以执行用来增强粘合性并降低接触电阻的单独的回流工艺。因此，第一底填充层150、第二底填充层350和第三底填充层260可以有效地填充在包括在半导体封装件1a中的至少四个半导体芯片C1、C2、C3和C4之间，四个半导体芯片C1、C2、C3和C4之间的粘合性可以增大，四个半导体芯片C1、C2、C3和C4之间的接触电阻可以降低。
当形成第一堆叠结构M1和第二堆叠结构M2时，可以执行用于确定半导体芯片C1/C2和C3/C4的故障是否发生的测试。因此，在半导体封装件1a的制造中可以避免使用有缺陷的堆叠结构。因此，可以使整个半导体封装件1a的故障的可能性最小化，并且可以增加可靠性。
图21至图24是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图21是根据本发明构思的另一实施例的用于形成第三底填充层270的操作的剖视图。详细地，在图15中示出的操作之后，执行图21中示出的操作。
参照图21，第三底填充层270形成为覆盖第四半导体芯片C4堆叠在其上的第三半导体晶片W3的第三上表面302。第三底填充层270可以形成为完全围绕第三连接凸起334。第三底填充层270可以形成为被涂覆到第三半导体晶片W3的第三上表面302的被第三连接凸起334暴露的部分。
在一些实施例中，可以通过附着非导电膜（NCF）形成第三底填充层270。第三底填充层270可以包括例如环氧树脂。在一些实施例中，可以向第三底填充层270添加填充剂。填充剂可以由例如二氧化硅形成。填充剂可以具有例如0.01μm至几μm的尺寸，并且可以具有大约0.05μm至大约0.25μm的平均尺寸。可以向第三底填充层270添加大约30wt%至大约50wt%的填充剂。即，填充剂与第三底填充层270的比例可以为大约30%至大约50%。
图22是根据本发明构思的另一实施例的用于形成附着有第三底填充层270的第二堆叠结构M2的操作的剖视图。
参照图21和图22，附着第三底填充层270，然后沿着第三划道SL3将第三半导体晶片W3切割成包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2。因此，第三底填充层270可以附着到第二堆叠结构M2。具体地，第三底填充层270可以附着到第二堆叠结构M2的第三半导体芯片C3的第三上表面302。
图23是根据本发明构思的另一实施例的将第二堆叠结构M2跨过第三底填充层270堆叠在第一堆叠结构M1上的操作的剖视图。
参照图23，第一堆叠结构M1安装在印刷电路板500上。基板底填充层550可以形成在印刷电路板500和第一堆叠结构M1之间。第一堆叠结构M1可以通过利用与图16的方法相同的方法形成，并且可以通过利用与图18的方法相同的方法附着到印刷电路板500上。
然后，第二堆叠结构M2堆叠在堆叠在印刷电路板500上的第一堆叠结构M1上。第二堆叠结构M2可以堆叠在第一堆叠结构M1上，使得第三半导体芯片C3的第三连接凸起334可以分别连接到第二半导体芯片C2的第二贯穿电极220。当附着第二堆叠结构M2时，可以施加预定量的物理压力，从而第三连接凸起334可以连接到第二半导体芯片C2的第二贯穿电极220。由于压力，第三连接凸起334和第二贯穿电极220可以穿过第三底填充层270彼此连接。可以引起第三底填充层270填充第一堆叠结构M1和第二堆叠结构M2之间的空间。由于在第二堆叠结构M2的附着期间施加的压力，第三底填充层270的侧表面可以相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图24是根据本发明构思的另一实施例的半导体封装件1b的剖视图。
参照图24，通过在印刷电路板500上形成基板成型层600来形成半导体封装件1b，以覆盖第一堆叠结构M1和第二堆叠结构M2。
第三底填充层270可以包括具有与第一填充层150或第二底填充层350的物理性质不同的物理性质的成份。例如，第一底填充层150、第二底填充层350和第三底填充层270可以均包括填充剂。在这种情况下，第三底填充层270的填充剂与第三底填充层270的比例可以小于第一底填充层150的填充剂与第一底填充层150的比例或第二底填充层350的填充剂与第二底填充层350的比例。此外，添加到第三底填充层270的填充剂的尺寸可以小于添加到第一底填充层150或第二底填充层350的填充剂的尺寸。
图25至图26是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图25是根据本发明构思的另一实施例的将第二堆叠结构M2堆叠在堆叠在第一半导体晶片W1上的第二半导体芯片C2上的操作的剖视图。详细地，在图1至图15和图17中示出的操作之后执行图25中示出的操作。
参照图25，第二堆叠结构M2堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上。第二堆叠结构M2可以堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，使得第三半导体芯片C3的第三连接凸起334可以分别连接到第二半导体芯片C2的第二贯穿电极220。
图26是根据本发明构思的另一实施例的半导体封装件1c的剖视图。
参照图25和图26，将第二堆叠结构M2堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，然后沿着第一划道SL1将第一半导体晶片W1切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。
可以通过利用切口宽度小于邻近的第二堆叠结构M2之间的间隔的刀片切割第一半导体晶片W1，使得可以沿着图25中示出的邻近的第二堆叠结构M2之间的间隙切割第一半导体晶片W1。因此，第一堆叠结构M1a的水平横截面宽度可以大于第二堆叠结构M2的水平横截面宽度，第一半导体芯片C1的水平横截面宽度可以大于第三半导体芯片C3的水平横截面宽度。
然后，通过将第二堆叠结构M2堆叠在其上的第一堆叠结构M1a安装在印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1a和第二堆叠结构M2来形成半导体封装件1c。基板成型层600的一部分可以用作填充在第一堆叠结构M1a和第二堆叠结构M2之间的第三底填充层260。
图27至图28是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图27是根据本发明构思的另一实施例的通过利用第三底填充层270将第二堆叠结构M2堆叠在堆叠在第一半导体晶片W1上的第二半导体芯片C2上的操作的剖视图。详细地，图27中示出的操作是在图1至图15、图21和图22中示出的操作之后执行的操作。
参照图27，第三底填充层270附着到其的第二堆叠结构M2堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上。第二堆叠结构M2可以堆叠在第二半导体芯片C2上，使得第三半导体芯片C3的第三连接凸起334可以分别连接到第二半导体芯片C2的第二贯穿电极220。当附着第二堆叠结构M2时，可以施加预定压力，使得第三连接凸起334可以连接到第二半导体芯片C2的第二贯穿电极220。由于压力，第三连接凸起334和第二贯穿电极220可以穿过第三底填充层270而彼此连接。由于在第二堆叠结构M2的附着期间施加的压力，第三底填充层270的侧表面可以相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图28是根据本发明构思的另一实施例的半导体封装件1d的剖视图。
参照图28，通过利用第三底填充层270将第二堆叠结构M2堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，然后沿着第一划道SL1将第一半导体晶片W1割切成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。
可以通过利用切口宽度小于邻近的第二堆叠结构M2之间的间隔的刀片切割第一半导体晶片W1，使得可以沿着图27中示出的邻近的第二堆叠结构M2之间的间隙切割第一半导体晶片W1。因此，第一堆叠结构M1a的水平横截面宽度可以大于第二堆叠结构M2的水平横截面宽度，第一半导体芯片C1的水平横截面宽度可以大于第三半导体芯片C3的水平横截面宽度。
然后，通过将第二堆叠结构M2堆叠在其上的第一堆叠结构M1a安装到印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1a和第二堆叠结构M2来形成半导体封装件1d。
图29至图30是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图29是根据本发明构思的另一实施例的通过利用毛细管底填充方法形成第三底填充层250的操作的剖视图。图29中示出的操作是在图25中示出的操作之后执行的操作。
参照图29，第二堆叠结构M2堆叠在第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，如图25中所示，然后在第二堆叠结构M2和第二半导体芯片C2之间形成第三底填充层250。第三底填充层250可以填充第二堆叠结构M2和第二半导体芯片C2之间的整个空间。第三底填充层250可以形成为完全围绕第三连接凸起334。第三底填充层250可以形成为具有从第二堆叠结构M2朝着第二半导体芯片C2增加的水平横截面宽度。第三底填充层250可以通过利用例如毛细管底填充方法形成。第三底填充层250可以由例如环氧树脂形成。填充剂可以添加到第三底填充层250。填充剂可以由例如二氧化硅形成。填充剂可以具有例如0.1μm至几μm的尺寸，可以具有大约0.3μm至大约1μm的平均尺寸。可以向第三底填充层250添加大约55wt%至大约75wt%的填充剂。即，填充剂与第三底填充层250的比例可以为大约55wt%至大约75wt%。
图30是根据本发明构思的另一实施例的半导体封装件1e的剖视图。
参照图30，在第二堆叠结构M2和第二半导体芯片C2之间形成第三底填充层250，然后沿着第一划道C2将第一半导体晶片W1切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。
可以通过利用切口宽度小于邻近的第二堆叠结构M2之间的间隔的刀片切割第一半导体晶片W1，使得可以沿着图29中示出的邻近的第二堆叠结构M2之间的间隙切割第一半导体晶片W1。因此，第一堆叠结构M1a的水平横截面宽度可以大于第二堆叠结构M2的水平横截面宽度，第一半导体芯片C1的水平横截面宽度可以大于第三半导体芯片C3的水平横截面宽度。
然后，通过将第二堆叠结构M2堆叠在其上的第一堆叠结构M1a安装在印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1a和第二堆叠结构M2，来形成半导体封装件1e。
半导体封装件1e包括：第一底填充层150，在第一半导体芯片C1和第二半导体芯片C2之间；第二底填充层350，在第三半导体芯片C3和第四半导体芯片C4之间；第三底填充层250，在第一堆叠结构M1a和第二堆叠结构M2之间，即，在第二半导体芯片C2和第三半导体芯片C3之间。
第一底填充层150、第二底填充层350和第三底填充层250可以包括具有相同或相似的物理性质的成份。第一底填充层150和第二底填充层350的水平横截面宽度可以小于下面的半导体芯片（即，分别为第一半导体芯片C1和第三半导体芯片C3）的水平横截面宽度。即，第一底填充层150和第二底填充层350的水平横截面宽度的最大值可以是下面的半导体芯片（即，分别是第一半导体芯片C1和第三半导体芯片C3）的水平横截面宽度。然而，第三底填充层250的水平横截面宽度的最大值可以大于下面的半导体芯片（即，第二半导体芯片C2）的水平横截面宽度。此外，作为成型构件160、360和600中的一个的第一成型层160也可以设置在第三底填充层250和第二半导体芯片C2之间。例如，在这个实施例中，与这里描述的其他实施例中的一些相同，第一成型层160的部分161残留在现在为第二半导体芯片C2的顶表面而以前（参见图7）被称为“下表面”的相对应的部分上。在这个示例实施例中可以看到这个，在其他示例实施例中，第三底填充层250位于在第二半导体芯片C2上的第一成型层160的部分161和第三半导体芯片C3之间。
图31至图32是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图31是根据本发明构思的另一实施例的将其上堆叠有第四半导体芯片C4的第三半导体晶片堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上的操作的剖视图。详细地，图31示出了在图1至图15中示出的操作之后执行的操作。
参照图31，其上堆叠有第四半导体芯片C4的第三半导体晶片W3可以堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上。其上堆叠有第四半导体芯片C4的第三半导体晶片W3可以堆叠在第一半导体晶片W1上，使得第三半导体芯片C3的第三连接凸起334可以分别连接到第二半导体芯片C2的第二贯穿电极220。
第三半导体晶片W3可以堆叠在第一半导体晶片W1上，使得第三划道SL3沿着与第一运载件基板10垂直的方向可以与第一半导体晶片W1的第一划道SL1重叠。
图32是根据本发明构思的另一实施例的半导体封装件1f的剖视图。
参照图31和图32，可以将其上堆叠有第四半导体芯片C4的第三半导体晶片W3堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上，然后可以分别沿着第一划道SL1和第三划道SL3将第一半导体晶片W1和第三半导体晶片W3切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2a可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。
可以通过利用切口宽度小于邻近的第四半导体芯片C4之间的间隔和邻近的第二半导体芯片C2之间的间隔的刀片，来切割第一半导体晶片W1和第三半导体晶片W3，使得可以沿着图31中示出的邻近的第四半导体芯片C4之间的间隙和第二半导体芯片C2之间的间隙切割第一半导体晶片W1和第三半导体晶片W3。
因此，第一半导体芯片C1的水平横截面宽度可以大于第二半导体芯片C2的水平横截面宽度。第三半导体芯片C3的水平横截面宽度可以大于第四半导体芯片C4的水平横截面宽度。因此，第三半导体芯片C3的水平横截面宽度可以大于第二半导体芯片C2的水平横截面宽度。此外，第一半导体芯片C1的水平横截面宽度可以与第三半导体芯片C3的水平横截面宽度相同。
然后，通过将其上堆叠有第二堆叠结构M2a的第一堆叠结构M1a安装在印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1a和第二堆叠结构M2a，来形成半导体封装件1f。基板成型层600的一部分可以用作填充在第一堆叠结构M1a和第二堆叠结构M2a之间的空间中的第三底填充层260。
图33至图34是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图33是根据本发明构思的另一实施例的通过利用第三底填充层270将其上堆叠有第四半导体芯片C4的第三半导体晶片堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片上的操作的剖视图。图33示出了在图1至图15和图21中示出的操作之后执行的操作。
参照图33，第四半导体芯片C4可以堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上，其上形成有第三底填充层270的第三半导体晶片W3可以堆叠在第一半导体晶片W1上。当堆叠第四半导体芯片C4和附着其上形成有第三底填充层270的第三半导体晶片W3时，可以施加预定物理压力，使得第三晶片W3的第三连接凸起334可以分别连接到第二晶片的第二半导体芯片的第二贯穿电极220。由于压力，第三连接凸起334和第二贯穿电极220可以穿过第三底填充层270彼此连接。第三底填充层270可以填充在第二半导体芯片C2和第三半导体晶片W3之间的空间中。
图34是根据本发明构思的另一实施例的半导体封装件1g的剖视图。
参照图33和图34，可以将第四半导体芯片C4堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上，然后可以沿着第一划道SL1和第三划道SL3将第一半导体晶片W1和第三半导体晶片W3切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2a可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。
然后，通过将其上堆叠有第二堆叠结构M2a的第一堆叠结构M1a安装在印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1a和第二堆叠结构M2a，来形成半导体封装件1g。第三底填充层270可以填充在第一堆叠结构M1a和第二堆叠结构M2a之间的空间中。
在这个实施例中，由于与第一半导体晶片W1和第三半导体晶片W3一起切割第三底填充层270，因此第三底填充层270的侧表面将不相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）凸起。
图35至图40是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图35是根据本发明构思的另一实施例的用于将第一半导体晶片W1附着到第一运载件基板10的操作的剖视图。
参照图35，贯穿其形成第一贯穿电极120的第一半导体晶片W1可以附着到第一运载件基板10。第一运载件基板10可以包括第一支撑基板12和第一粘合材料层14。第一半导体晶片W1可以附着到第一运载件基板10，使得第一上表面102可以面对第一运载件基板10。第一上表面102可以粘合到第一粘合材料层14。
与图3中示出的第一半导体晶片W1中不同，在图35中示出的第一半导体晶片W1中没有形成第一连接焊盘132和/或第一连接凸起134。
图36是根据本发明构思的另一实施例的用于执行第一测试的操作的剖视图。具体地说，图36示出了在图35中示出的操作之后执行的并且与图4至图11中示出的操作相似的操作的操作。
参照图36，第二半导体芯片C2堆叠在包括第一半导体芯片C1的第一半导体晶片W1上，以分别对应于第一半导体芯片C1。然后，可以通过利用穿过第一成型层160的第一孔162暴露的第二贯穿电极220执行确定第一半导体芯片C1和第二半导体芯片C2的故障是否发生的第一测试。
图37是根据本发明构思的另一实施例的将其上堆叠有第四半导体芯片C4的第三半导体晶片堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上的操作的剖视图。
参照图37，图21中示出的第四半导体芯片C4可以堆叠在其上堆叠有第二半导体芯片C2的第一半导体晶片W1上，然后第三底填充层270形成在其上的第三半导体晶片W3可以堆叠在第一半导体晶片W1上。当堆叠第四半导体芯片C4并附着第三底填充层270形成在其上的第三半导体晶片W3时，可以施加预定的物理压力，使得第三连接凸起334可以连接到第二半导体芯片C2的第二贯穿电极220。由于压力，第三连接凸起334和第二贯穿电极220可以穿过第三底填充层270彼此连接。第三底填充层270可以填充在第二半导体芯片C2和第三半导体晶片W3之间。
图38是根据本发明构思的另一实施例的用于将图37的所得结构附着到初始运载件基板15的操作的剖视图。
参照图37和图38，将从图37的所得结构中去除第一运载件基板10得到的结构附着到初始运载件基板15。第四半导体芯片C4附着到初始运载件基板15，使得第四半导体芯片C4的第四下表面404可以面对初始运载件基板15，其中，包括第三底填充层270的第三半导体晶片W3堆叠在第四半导体芯片C4上，第一半导体晶片W1堆叠在其上的第二半导体芯片C2堆叠在第三半导体晶片W3上。因此，第一半导体晶片W1的第一上表面102可以被暴露。
图39是根据本发明构思的另一实施例的用于形成外部连接凸起190的操作的剖视图。
参照图39，第一上保护层184和在第一上保护层184上方被暴露并电连接到第一贯穿电极120的重新布线层182形成在第一半导体晶片W1的第一上表面102上。然后，在重新布线层182上形成用于电连接到外部装置的外部连接凸起190。
除了在形成有第一半导体芯片C1的独立装置的区域中之外，在第一半导体芯片C1中可以形成第一贯穿电极120。因此，第一贯穿电极120可以形成在第一半导体芯片C1的第一上表面102的被限制的区域中。重新布线层182可以将第一贯穿电极120与外部连接凸起190彼此电连接，使得外部连接凸起190可以附着到第一半导体芯片C1的第一上表面102的尽可能宽的区域。
图40是根据本发明构思的另一实施例的半导体封装件1h的剖视图。
参照图40，通过附着外部连接凸起190，然后沿着第一划道SL1和第三划道SL3将第一半导体晶片W1和第三半导体晶片W3切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4，来形成半导体封装件1h。
半导体封装件1h可以是晶片级封装件（WLP），并且进一步包括电连接到第一贯穿电极120、第二贯穿电极220和第三贯穿电极320的外部连接凸起190，在晶片级封装件（WLP）中，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2a堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1a上。尽管未示出，但是包封层可以进一步形成为围绕半导体封装件1h的侧表面和第四半导体芯片C4的侧表面。包封层可以围绕半导体封装件1h的除了外部连接凸起190附着到的部分以外的侧表面。
图41至图48是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图41是根据本发明构思的另一实施例的用于将第二半导体晶片W2附着到第二运载件基板20的操作的剖视图。
参照图41，第二连接凸起234形成在其上的第二半导体晶片W2可以附着到第二运载件基板20。第二半导体晶片W2可以附着到第二运载件基板20，使得第二连接凸起234可以面对第二运载件基板20。第二连接凸起234可以被第二粘合材料层24围绕。
第二半导体晶片W2可以包括通过第二划道SL2彼此分离的多个第二半导体芯片C2。第二半导体芯片C2包括第二半导体基板200、第二半导体装置210和第二贯穿电极220。第二半导体基板200可以包括彼此相对的第二上表面202和第二下表面204b。与图3中示出的第一半导体晶片W1相同，第二半导体晶片W2可以包括第二下表面204b，第二贯穿电极220在第二下表面204b上方没有被暴露，并且第二下表面204b通过制备相对厚的层然后去除第二半导体基板200的一部分来形成。然而，本发明构思不限于此。即，可以省略去除第二半导体基板200的一部分的操作。
图42是根据本发明构思的另一实施例的用于制备第二半导体芯片C2的操作的剖视图。
参照图41和图42，沿着第二划道SL2将第二半导体晶片W2切割成多个第二半导体芯片C2。
图43是根据本发明构思的另一实施例的用于将第二半导体芯片C2堆叠在第一半导体晶片W1上的操作的剖视图。
参照图43，将第二半导体芯片C2与在图42中示出的第二运载件基板20分离，将第二半导体芯片C2堆叠在图6中示出的第一半导体晶片W1上。多个第二半导体芯片C2可以堆叠在第一半导体晶片W1上，从而分别对应于包括在第一半导体晶片W1中的第一半导体芯片C1。即，第二半导体芯片C2可以堆叠在第一半导体芯片C1上。然后，第一底填充层150可以形成在第一半导体芯片C1和第二半导体芯片C2之间。第一底填充层150可以填充在第一半导体芯片C1和第二半导体芯片C2之间的整个空间中。第一底填充层150可以形成为完全围绕第二连接凸起234。第一底填充层150可以形成为覆盖第二半导体芯片C2的第二上表面202的被第二连接凸起234暴露的部分。第一底填充层150可以具有从第二半导体芯片C2朝着第一半导体芯片C1增加的水平横截面宽度。第一底填充层150可以利用例如毛细管底填充方法形成。
图44是根据本发明构思的另一实施例的用于形成第一成型层162的操作的剖视图。
参照图44，第一成型层162形成在第一半导体晶片W1上，以覆盖第二半导体芯片C2。第一成型层162可以形成为覆盖第二半导体芯片C2的第二下表面204b和侧表面。第一成型层162可以由例如环氧树脂成型化合物（EMC）形成。
图45是根据本发明构思的另一实施例的用于暴露第二贯穿电极220的操作的剖视图。
参照图45，部分去除第一成型层162和第二半导体基板200，以暴露第二贯穿电极220。第二贯穿电极220可以在被部分去除的第二半导体基板200的第二下表面204上方被暴露。可以去除第二半导体基板200的一部分和第一成型层162的一部分，使得第二贯穿电极220可以相对于第二下表面204突出。由于第二贯穿电极220在第二半导体基板200的第二下表面204上方被暴露，因此第二贯穿电极220可以穿过第二半导体基板200形成。
为了暴露第二贯穿电极220，第二半导体基板200的一部分和第一成型层162的一部分可以通过利用化学机械抛光（CMP）工艺、回蚀刻工艺、它们的结合或其他合适的工艺来去除。
可以部分去除第一成型层162和第二半导体基板200，以暴露第二贯穿电极220，因此，可以部分保留第一成型层162以填充在邻近的第二半导体芯片C2之间的空间中。
图46是根据本发明构思的另一实施例的用于形成第二后焊盘244的操作的剖视图。
参照图46，第二后保护层242形成为覆盖第二下表面204，并暴露贯穿第二半导体芯片C2的第二贯穿电极220，其中，第二下表面204是第二半导体芯片C2的暴露表面。第二后保护层242可以通过利用例如旋转涂覆工艺或喷涂工艺形成。第二后保护层242可以由例如绝缘聚合物形成。
然后，第二后焊盘244形成为电连接到在第二后保护层242上方暴露的第二贯穿电极220。可以选择性地省略第二后焊盘244。
然后，可以通过利用第二后焊盘244或第二贯穿电极220执行图12中示出的用于确定第一半导体芯片C1和第二半导体芯片C2的故障是否发生的第一测试。
图47是根据本发明构思的另一实施例的用于形成第一堆叠结构M1b的操作的剖视图。
参照图46和图47，沿着第一划道SL1将第一半导体晶片W1切割成包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1b。
图48是根据本发明构思的另一实施例的半导体封装件1i的剖视图。
参照图48，通过利用图47中示出的第一堆叠结构M1b和图17中示出的第二堆叠结构M2形成半导体封装件1i。为了形成半导体封装件1i，可以执行与图18至图20中示出的操作相似的操作。
即，将第一堆叠结构M1b安装在印刷电路板500上，然后将第二堆叠结构M2附着到第一堆叠结构M1b。然后，通过在印刷电路板500上形成基板成型层600来形成半导体封装件1i，从而覆盖第一堆叠结构M1b和第二堆叠结构M2。
基板成型层600的一部分可以用作填充在第一堆叠结构M1b和第二堆叠结构M2之间的第三底填充层260。
图49是根据本发明构思的实施例的半导体封装件1j的剖视图。
参照图49，与图21至图24相似，通过将第二堆叠结构M2跨过第三底填充层270堆叠在第一堆叠结构M1b上，并形成基板成型层600，来形成半导体封装件1j。
第三底填充层270的侧表面因在第二堆叠结构M2的附着期间施加的压力而相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图50是根据本发明构思的另一实施例的半导体封装件1k的剖视图。
参照图50，与图25和图26相似，第二堆叠结构M2可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，然后沿着第一划道SL1将第一半导体晶片W1切割成彼此相对应的第一堆叠结构M1c和第二堆叠结构M2。然后，通过将彼此相对应的第一堆叠结构M1c和第二堆叠结构M2附着到印刷电路板500并形成基板成型层600，来形成半导体封装件1k。
图51是根据本发明构思的另一实施例的半导体封装件1l的剖视图。
参照图51，与图27和图28相似，第三底填充层270形成在其上的第二堆叠结构M2可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，然后可以沿着第一划道SL1将第一半导体晶片W1切割成彼此相对应的第一堆叠结构M1c和第二堆叠结构M2。然后，通过将彼此相对应的第一堆叠结构M1c和第二堆叠结构M2附着到印刷电路板500并形成基板成型层600，来形成半导体封装件1l。
第三底填充层270可以填充在第一堆叠结构M1c和第二堆叠结构M2之间的空间中。第三底填充层270的侧表面因在第二堆叠结构M2的附着期间施加的压力而可以相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图52是根据本发明构思的另一实施例的半导体封装件1m的剖视图。
参照图52，与图29和图30相似，第二堆叠结构M2可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上，然后可以形成第三底填充层250以填充在第二半导体芯片C2和第二堆叠结构M2之间。然后，可以沿着第一划道SL1将第一半导体晶片W1切割成彼此相对应的第一堆叠结构M1c和第二堆叠结构M2，将第一堆叠结构M1c和第二堆叠结构M2附着到印刷电路板500并形成基板成型层600，来形成半导体封装件1m。
图53是根据本发明构思的另一实施例的半导体封装件1n的剖视图。
参照图53，与图31和图32相似，第四半导体芯片C4堆叠在其上的第三半导体晶片W3可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上。然后，沿着第一划道SL1和第三划道SL3将第一半导体晶片W1和第三半导体晶片W3切割成彼此相对应的第一堆叠结构M1c和第二堆叠结构M2a，将第一堆叠结构M1c和第二堆叠结构M2a附着到印刷电路板500并形成基板成型层600，来形成半导体封装件1n。
图54是根据本发明构思的另一实施例的半导体封装件1o的剖视图。
参照图54，与图33和图34相似，第四半导体芯片C4堆叠在其上的第三半导体晶片W3可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上。然后，通过沿着第一划道SL1和第三划道SL3将第一半导体晶片W1和第三半导体晶片W3切割成彼此相对应的第一堆叠结构M1c和第二堆叠结构M2a，将第一堆叠结构M1c和第二堆叠结构M2a附着到印刷电路板500并形成基板成型层600，来形成半导体封装件1o。
由于第三底填充层270与第一半导体晶片W1和第三半导体晶片W3一起被切割，因此第三底填充层270的侧表面不相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图55是根据本发明构思的另一实施例的半导体封装件1p的剖视图。
参照图55，与图37至图40相似，第四半导体芯片C4堆叠在其上的第三半导体晶片W3可以堆叠在图46中示出的第二半导体芯片C2堆叠在其上的第一半导体晶片W1上。然后，通过形成重新布线层182和外部连接凸起190，然后沿着第一划道SL1和第三划道SL3切割第一半导体晶片W1和第三半导体晶片W3，来形成半导体封装件1p。
由于第三底填充层270与第一半导体晶片W1和第三半导体晶片W3一起被切割，因此第三底填充层270的侧表面不相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
图48至图55中示出的半导体封装件1i、1j、1k、1l、1m、1n、1o和1p可以通过利用下述方法形成，即，除了暴露第二半导体芯片C2的第二贯穿电极220的方法（即，使用图41至图46中示出的方法代替图7至图12中示出的方法）以外，通过利用与制造图20、24、26、28、30、32、34和40中示出的半导体封装件1a、1b、1c、1d、1e、1f、1g和1h相同的方法来形成。因此，将不会给出对其的重复解释。
图56至图61是根据本发明构思的另一实施例的制造半导体封装件的方法的剖视图。
图56是根据本发明构思的另一实施例的将第二半导体晶片W2堆叠在第一半导体晶片W1上的操作的剖视图。
参照图56，在图41中示出的第二半导体晶片W2跨过第一底填充层170堆叠在图6中示出的第一半导体晶片W1上。第二半导体晶片W2跨过第一底填充层170堆叠在第一半导体晶片W1上，使得包括在第二半导体晶片W2中的第二半导体芯片C2的第二连接凸起234可以接触第一下焊盘144或包括在第一半导体晶片W1中的第一贯穿电极120，以将第一贯穿电极120和第二贯穿电极220彼此电连接。
在一些实施例中，第一底填充层170可以具有与图21中示出的第三底填充层270的物理性质相同或相似的物理性质。在其他实施例中，第一底填充层170的物理性质可以与图21中示出的第三底填充层270的物理性质不同。
第二半导体晶片W2可以堆叠在第一半导体晶片W1上，使得第二划道SL2可以沿着与第一运载件基板10垂直的方向与第一半导体晶片W1的第一划道SL1重叠。
图57是根据本发明构思的另一实施例的用于暴露第二贯穿电极220的操作的剖视图。
参照图57，去除第二半导体基板200的一部分，以暴露第二贯穿电极220。第二贯穿电极220可以在部分去除的第二半导体基板200的第二下表面204上方被暴露。
为了暴露第二贯穿电极220，可以通过利用化学机械抛光（CMP）工艺、回蚀刻工艺或它们的结合来去除第二半导体基板200的一部分。
图58是根据本发明构思的另一实施例的用于形成第二后焊盘244的操作的剖视图。
参照图58，形成第二后保护层242以覆盖第二下表面204，并暴露第二贯穿电极220，其中，第二下表面204是第二半导体芯片C2的暴露表面。第二后保护层242可以通过利用例如旋转涂覆工艺或喷涂工艺形成。第二后保护层242可以由例如绝缘聚合物形成。
然后，形成第二后焊盘244，以电连接到在第二后保护层242上方暴露的第二贯穿电极220。可以选择性地省略第二后焊盘244。
然后，可以通过利用第二后焊盘244或第二贯穿电极220执行图12中示出的用于确定第一半导体芯片C1和第二半导体芯片C2的故障是否发生的第一测试。
图59是根据本发明构思的另一实施例的将第四半导体晶片W4堆叠在第三半导体晶片W3上的操作的剖视图。
参照图59，第四半导体晶片W4跨过第二底填充层370堆叠在第三半导体晶片W3上。第四半导体晶片W4跨过第二底填充层370堆叠在第三半导体晶片W3上，从而包括在第四半导体晶片W4中的第四半导体芯片C4的第四连接凸起434可以接触包括在第三半导体晶片W3中的第三下焊盘344或第三贯穿电极320，以将第三贯穿电极320与第四半导体芯片C4彼此电连接。第二底填充层370的物理性质与图21中示出的第三底填充层270的物理性质相同或相似。
第四半导体晶片W4可以堆叠在第三半导体晶片W3上，使得第四划道SL4可以沿着与第三运载件基板30垂直的方向与第三半导体晶片W3的第三划道SL3重叠。
第四半导体晶片W4可以是图13中示出的第四半导体芯片C4没有分离的结构。
图60是根据本发明构思的另一实施例的半导体封装件1q的剖视图。
参照图59和图60，第四半导体晶片W4堆叠在其上的第三半导体晶片W3可以堆叠在第二半导体晶片W2堆叠在其上的第一半导体晶片W1上，然后可以沿着第一划道SL1、第二划道SL2、第三划道SL3和第四划道SL4将第一半导体晶片W1、第二半导体晶片W2、第三半导体晶片W3和第四半导体晶片W4切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2d可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1d上。因此，第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4可以具有相同的水平横截面宽度。
然后，通过在印刷电路板500上安装其上堆叠有第二堆叠结构M2d的第一堆叠结构M1d，然后形成基板成型层600以覆盖第一堆叠结构M1d和第二堆叠结构M2d，来形成半导体封装件1q。基板成型层600的一部分可以用作填充在第一堆叠结构M1d和第二堆叠结构M2d之间的第三底填充层260。
图61是根据本发明构思的另一实施例的半导体封装件1r的剖视图。
参照图61，第四半导体晶片W4堆叠在其上堆叠有第二半导体晶片W2的第一半导体晶片W1上。然后，与图33相似，第三底填充层270形成在其上的第三半导体晶片W3可以堆叠在第一半导体晶片W1上。当堆叠第四半导体晶片W4并附着其上形成有第三底填充层270的第三半导体晶片W3时，可以施加预定的压力，使得第三连接凸起334可以连接到第二半导体芯片C2的第二贯穿电极220。由于压力，第三连接凸起334可以穿过第三底填充层270连接到第二贯穿电极220。第三底填充层270可以填充在第二半导体晶片W2和第三半导体晶片W3之间的空间中。
然后，沿着第一划道SL1、第二划道SL2、第三划道SL3和第四划道SL4将第一半导体晶片W1、第二半导体晶片W2、第三半导体晶片W3和第四半导体晶片W4切割成彼此相对应的第一半导体芯片C1、第二半导体芯片C2、第三半导体芯片C3和第四半导体芯片C4。因此，包括彼此相对应的第三半导体芯片C3和第四半导体芯片C4的第二堆叠结构M2d可以堆叠在包括彼此相对应的第一半导体芯片C1和第二半导体芯片C2的第一堆叠结构M1d上。
由于与第一半导体晶片W1、第二半导体晶片W2、第三半导体晶片W3和第四半导体晶片W4一起切割第三底填充层270，因此第三底填充层270的侧表面不相对于第二堆叠结构M2的侧表面（即，第三半导体芯片C3的侧表面）突出。
然后，通过将其上堆叠有第二堆叠结构M2d的第一堆叠结构M1d安装在印刷电路板500上，然后在印刷电路板500上形成基板成型层600以覆盖第一堆叠结构M1d和第二堆叠结构M2d，来形成半导体封装件1r。第三底填充层270可以填充在第一堆叠结构M1d和第二堆叠结构M2d之间的空间中。
图62是根据本发明构思的实施例的存储模块1100的平面图。
存储模块1100包括模块基板1110和附着到模块基板1110的多个半导体芯片1120。
半导体芯片1120可以包括根据本发明构思的实施例的半导体封装件。例如，半导体芯片1120可以包括图20、图24、图26、图28、图30、图32、图34、图40、图48至图60中示出半导体封装件1a、1b、1c、1d、1e、1f、1g、1h、1i、1j、1k、1l、1m、1n、1o、1p、1q和1r。
将被插入到母板的插口中的连接部1130可以形成在模块基板1110的一侧。陶瓷去耦电容器1140设置在模块基板1110上。根据本实施例的存储模块1100可以不限制于图62中示出的结构，并且可以以各种方式进行改变。
图63是包括根据本发明构思的实施例的半导体封装件的系统1200的结构图。
系统1200包括控制器1210、输入/输出装置1220、存储装置1230和接口1240。系统1200可以是可移动系统或用于发送或接收信息的系统。在本发明构思的一些实施例中，移动系统可以是便携式数码助理（PDA）、便携式计算机、网络本、无线电话、移动电话、数码音乐播放器或存储卡。控制器1210可以控制系统1200的执行程序，并且可以包括微处理器、数字信号处理器、微控制器或与这些装置类似的装置等。输入/输出装置1220可以用于输入或输出系统1200的数据。系统1200可以通过利用输入/输出装置1220连接到外部装置，例如，个人计算机或网络，并且可以与外部装置交换数据。输入/输出装置1220可以包括例如键区、键盘或显示器。
存储装置1230可以存储用于控制器1210的操作的代码和/或数据，或者可以存储经控制器1210处理的数据。存储装置1230包括根据本发明构思的实施例的半导体封装件。例如，存储装置1230可以包括图20、图24、图26、图28、图30、图32、图34、图40、图48至图55、图60和图61中示出的半导体封装件1a、1b、1c、1d、1e、1f、1g、1h、1i、1j、1k、1l、1m、1n、1o、1p、1q和1r，或这里描述的封装件的任意组合。
接口1240可以是系统1200和其他外部装置之间的数据传输通路。控制器1210、输入/输出装置1220、存储装置1230和接口1240可以通过总线1250彼此通讯。系统1200可以用在移动电话、MP3播放器、导航装置、便携式多媒体播放器（PMP）、固态盘（SSD）或家用电器中。
图64是包括根据本发明构思的实施例的半导体封装件的存储卡1300的结构图。
存储卡1300包括存储装置1310和存储控制器1320。
存储装置1310可以存储数据。在本发明构思的一些实施例中，存储装置1310具有即使在断电的情况下也通过其保留存储的数据的非易失性特性。存储装置1310包括根据本发明构思的实施例的半导体封装件。例如，存储装置1310可以包括图20、图24、图26、图28、图30、图32、图34、图40、图48至图55、图60和图61中示出的半导体封装件1a、1b、1c、1d、1e、1f、1g、1h、1i、1j、1k、1l、1m、1n、1o、1p、1q和1r，或这里描述的封装件的任意组合。
存储控制器1320可以读取存储在存储装置1310中的数据，可以响应于主机1330的读/写请求来存储存储装置1310的数据。
在一些实施例中，封装件的第一芯片C1、第二芯片C2、第三芯片C3、第四芯片C4或部分芯片可以被称为具有相同的构造。在这个意义上，芯片可以包括具有基本相同功能的电路，例如，存储单元块和相关的控制电路系统、存储块、处理电路系统等。在一些实施例中，具有在这个意义上的相同构造的这些芯片可以具有不同的横截面宽度W1、W2、W3、W4，即使它们可以被称为具有相同的构造。在其他示例实施例中，芯片C1、芯片C2、芯片C3、芯片C4中的一个或多个可以具有不同的功能。例如，封装件中的一个芯片可以包括控制电路系统，而其他芯片包括主要存储块。在其他示例中，封装件中的一个芯片可以包括存储主电路，而其他芯片中的一个或多个包括存储从电路。这些组合中的任何一个以及在封装件中的芯片中的电路构造的其他合适的组合也在本发明构思的范围内。
尽管已经参照本发明构思的示例性实施例具体地示出并描述了本发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以对此做出形式和细节上的各种改变。

Claims (25)

1.一种半导体封装件，所述半导体封装件包括：
第一半导体芯片；第二半导体芯片，位于第一半导体芯片上；第三半导体芯片，位于第二半导体芯片上；第四半导体芯片，位于第三半导体芯片上；以及
第一底填充层，位于第二半导体芯片和第一半导体芯片之间；第二底填充层，位于第三半导体芯片和第二半导体芯片之间；第三底填充层，位于第四半导体芯片和第三半导体芯片之间；
成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片的侧壁处，其中，第二底填充层是所述成型层的一部分，
其中，第二底填充层包括与第一底填充层和第三底填充层不同的材料。
2.如权利要求1所述的半导体封装件，其中，第一半导体芯片和第二半导体芯片均具有彼此接触的多个相对应的导电接触，第二半导体芯片和第三半导体芯片均具有彼此接触的多个相对应的导电接触，第三半导体芯片和第四半导体芯片均具有彼此接触的多个相对应的导电接触。
3.如权利要求2所述的半导体封装件，其中，第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿到芯片的下表面的贯穿电极。
4.如权利要求1所述的半导体封装件，其中，第一半导体芯片的第一水平宽度大于第二半导体芯片的第二水平宽度，以及
第三半导体芯片的第三水平宽度大于第四半导体芯片的第四水平宽度。
5.如权利要求4所述的半导体封装件，其中，第一半导体芯片的第一水平宽度等于第三半导体芯片的第三水平宽度。
6.如权利要求4所述的半导体封装件，其中，第一半导体芯片的第一水平宽度大于第三半导体芯片的第三水平宽度。
7.如权利要求1所述的半导体封装件，其中，第二底填充层超出第二半导体芯片的侧壁突出。
8.如权利要求1所述的半导体封装件，所述半导体封装件还包括：成型层，位于第二半导体芯片的侧壁处以及位于第二半导体芯片的顶表面的一部分上，其中，第二底填充层位于在第二半导体芯片的顶表面的所述一部分上的成型层和第三半导体芯片之间。
9.如权利要求1所述的半导体封装件，其中，第一底填充层、第二底填充层、第三底填充层均包括粘合材料、粘合膜和能够流动的液体填充材料中的一种或多种。
10.如权利要求1所述的半导体封装件，所述半导体封装件还包括：
基体，第一半导体芯片安装到所述基体，所述基体与第一半导体芯片具有彼此接触的多个相对应的导电接触，以及
基体底填充层，位于第一半导体芯片的下表面和所述基体之间。
11.如权利要求10所述的半导体封装件，其中，基体底填充层包括粘合膜、粘合层和能够流动的填充材料中的至少一种。
12.如权利要求1所述的半导体封装件，其中，第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
13.如权利要求1所述的半导体封装件，所述半导体封装件还包括：成型层，位于第一半导体芯片、第二半导体芯片、第三半导体芯片和第四半导体芯片的侧壁处以及位于第四半导体芯片的顶表面上。
14.一种半导体封装件，所述半导体封装件包括：
第一子堆叠件，包括：一个第一半导体芯片和一个第二半导体芯片，第二半导体芯片位于第一半导体芯片上；子堆叠底填充层，位于第一子堆叠件的第二半导体芯片和第一半导体芯片之间；
第二子堆叠件，包括另一第一半导体芯片和另一第二半导体芯片，所述另一第二半导体芯片位于所述另一第一半导体芯片上；子堆叠底填充层，位于第二子堆叠件的所述另一第二半导体芯片和所述另一第一半导体芯片之间，第二子堆叠件位于第一子堆叠件上；
封装件底填充层，位于第二子堆叠件和第一子堆叠件之间；
成型层，位于第一子堆叠件和第二子堆叠件的第一半导体芯片和第二半导体芯片的侧壁处，其中，封装件底填充层是所述成型层的一部分，
其中，第一子堆叠件和第二子堆叠件的第一半导体芯片的至少一部分具有相同的构造，第一子堆叠件和第二子堆叠件的第二半导体芯片的至少一部分具有相同的构造，
其中，封装件底填充层包括与子堆叠底填充层不同的材料。
15.如权利要求14所述的半导体封装件，其中，第一子堆叠件和第二子堆叠件中的每个的第一半导体芯片和第二半导体芯片均具有彼此接触的多个相对应的导电接触，以及
第一子堆叠件的第二半导体芯片和第二子堆叠件的第一半导体芯片均具有彼此接触的多个相对应的导电接触。
16.如权利要求15所述的半导体封装件，其中，第一子堆叠件和第二子堆叠件中的每个的第一半导体芯片和第二半导体芯片中的一个或多个半导体芯片的导电接触连接到从芯片的上表面穿过至芯片的下表面的贯穿电极。
17.如权利要求14所述的半导体封装件，其中，第一子堆叠件的第一半导体芯片的水平宽度比第二半导体芯片的第二水平宽度大。
18.如权利要求14所述的半导体封装件，其中，第二子堆叠件的第一半导体芯片的第一水平宽度大于所述另一第二半导体芯片的第二水平宽度。
19.如权利要求14所述的半导体封装件，其中，第一子堆叠件的第一半导体芯片的水平宽度等于第二子堆叠件的第一半导体芯片的水平宽度。
20.如权利要求14所述的半导体封装件，其中，第一子堆叠件的第一半导体芯片的水平宽度大于第二子堆叠件的第一半导体芯片的水平宽度。
21.如权利要求14所述的半导体封装件，其中，封装件底填充层超出第一子堆叠件的第二半导体芯片的侧壁突出。
22.如权利要求14所述的半导体封装件，所述半导体封装件还包括：
基体，第一子堆叠件的第一半导体芯片安装到所述基体，所述基体和第一子堆叠件的第一半导体芯片具有彼此接触的多个相对应的导电接触；以及
基体底填充层，位于第一子堆叠件的第一半导体芯片的下表面和所述基体之间。
23.如权利要求22所述的半导体封装件，其中，基体底填充层包括粘合膜、粘合层和能够流动的填充材料中的至少一种。
24.如权利要求14所述的半导体封装件，其中，第一子堆叠件的第一半导体芯片包括位于第一半导体芯片的下表面的多个导电接触，第一子堆叠件的第一半导体芯片还包括连接到所述多个导电接触的芯片堆叠连接凸起。
25.如权利要求14所述的半导体封装件，其中，第一子堆叠件的第一半导体芯片和第二半导体芯片中的至少一部分具有相同的构造。
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