CN102299086A - 半导体封装件及其制造方法和系统 - Google Patents

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朴相昱
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Abstract

本发明公开了一种半导体封装件及其制造方法和一种系统。在一个实施例中，一种半导体封装件可以包括：半导体芯片，具有形成在半导体芯片的第一表面上的芯片焊盘；密封构件，用于密封半导体芯片，并且暴露半导体芯片的第一表面；导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分。导线还接触焊盘。半导体封装件还可以包括包封剂，所述包封剂覆盖导线并且具有暴露导线的多个部分的开口。

Description

半导体封装件及其制造方法和系统
本申请要求于2010年6月28日提交到韩国知识产权局的第10-2010-0061266号韩国专利申请和于2011年3月6日提交到美国专利商标局的第13/041,422号美国专利申请的权益，上述申请的公开通过引用被完全包含于此。
技术领域
本发明构思涉及一种半导体封装件，更具体地讲，本发明构思涉及一种不必执行光刻工艺制造的半导体封装件以及一种制造该半导体封装件的方法。
背景技术
通常，对晶片执行各种半导体工艺来形成多个半导体芯片。此后，将半导体芯片安装在印刷电路板(PCB)上，以形成半导体封装件。半导体封装件均可以包括：半导体芯片；PCB，半导体芯片安装在PCB上；键合引线或凸块，用于将半导体芯片和PCB电连接；密封构件，用于密封半导体芯片。
近来，随着半导体芯片变得更加高度地集成，半导体芯片也变得更小，因此半导体封装件也需要变得更小。
发明内容
根据本发明构思的方面，提供了一种制造半导体封装件的方法。该方法可以包括以下步骤：提供具有芯片焊盘的半导体芯片；利用软平版印刷工艺形成导线，所述导线电连接到所述半导体芯片的芯片焊盘。
根据本发明构思的另一方面，一种半导体封装件可以包括：半导体芯片，具有形成在半导体芯片的第一表面上的芯片焊盘；密封构件，用于密封半导体芯片，并且暴露半导体芯片的第一表面；导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分。导线还接触芯片焊盘。半导体封装件还可以包括包封剂，所述包封剂覆盖导线并且具有暴露部分导线的开口。
根据本发明构思的一方面，提供了一种半导体封装件，所述半导体封装件包括：半导体芯片，具有位于半导体芯片的第一表面上的焊盘；密封构件，用于密封半导体芯片，并且暴露半导体芯片的第一表面；导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分，导线从所述第一表面延伸并且电连接到所述焊盘，导线包括至少两层，其中，至少两层中的上层形成在至少两层中的下层的上表面和侧表面上；包封剂，用于覆盖导线、半导体芯片的第一表面的一部分和密封构件的上表面的一部分，包封剂包括用于暴露导线的多个部分的开口。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，所述方法包括以下步骤：按照多个半导体芯片的形成有焊盘的第一表面接合到载体上的方式将所述多个半导体芯片与载体结合；通过利用密封构件密封接合到载体上的所述多个半导体芯片，形成封装件复合体；将封装件复合体与载体分离；利用软平版印刷工艺在所述多个半导体芯片的第一表面的一部分上以及密封构件的上表面的一部分上形成导线。
根据本发明构思的另一方面，提供了一种制造半导体封装件的方法，所述方法包括以下步骤：按照所述多个半导体芯片的形成有焊盘的第一表面被暴露的方式，利用密封构件密封所述多个半导体芯片；通过对所述多个半导体芯片的第一表面的一部分和密封构件执行压印工艺或者胶版印刷工艺形成电连接到所述多个半导体芯片的焊盘的导线，导线从第一表面延伸；通过执行压印工艺或者胶版印刷工艺形成包封剂，所述包封剂覆盖导线、所述多个半导体芯片的第一表面的没有形成导线的部分以及密封构件的上表面的没有形成导线的部分，所述包封剂包括暴露导线的多个部分的开口。
根据本发明构思的另一方面，提供了一种系统，所述系统包括晶片级封装件和连接到封装件的输入/输出装置，所述晶片级封装件包括：再分布图案，形成在半导体基底上；第一包封剂图案，接触再分布图案，第一包封剂图案具有暴露再分布图案的一部分的开口；外部连接端，形成在再分布图案的暴露部分上，其中，所述开口具有侧壁，所述侧壁的上部和外部连接端的侧壁分开间隙距离，间隙距离朝向包封剂图案的上表面增大。
附图说明
通过结合附图进行以下详细描述，本发明构思的示例性实施例将变得更加容易理解，在附图中：
图1是根据本发明构思的实施例的半导体封装件的剖视图；
图2是根据本发明构思的另一实施例的半导体封装件的剖视图；
图3是根据本发明构思的另一实施例的半导体封装件的剖视图；
图4是根据本发明构思的另一实施例的半导体封装件的剖视图；
图5是根据本发明构思的另一实施例的半导体封装件的剖视图；
图6至图15是用于解释根据本发明构思的实施例的制造图2中的半导体封装件的方法在制造过程中的各个阶段的半导体封装件的剖视图；
图16是用于解释根据本发明构思的另一实施例的制造图2中的半导体封装件的方法的半导体封装件的剖视图；
图17至图21是用于解释根据本发明构思的另一实施例的制造图2中的半导体封装件的方法在制造过程中的各个阶段的半导体封装件的剖视图；
图22和图23是用于解释根据本发明构思的实施例的制造图3中的半导体封装件的方法的半导体封装件的剖视图；
图24是根据本发明构思的实施例的包括图1或图2中的半导体封装件的电气电子设备的示意性框图；
图25是根据本发明构思的实施例的电子系统的框图。
具体实施方式
现在将详细描述示例性实施例，附图中示出了示例性实施例的示例。然而，示例性实施例不限于下文中示出的实施例，相反，此处的实施例用来提供对示例性实施例的范围和精神的简单并完整的理解。在附图中，为了清晰起见，夸大了层和区域的厚度。
将理解的是，当例如层、区域或基底的元件被称作“在”另一元件“上”、“连接到”另一元件、或者“结合到”另一元件时，该元件可以直接在所述另一元件上、直接连接到所述另一元件、或直接结合到所述另一元件，或者可以存在中间元件。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层、或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如这里所使用的，术语“和/或”包括所列项中的一项或多项的任意组合和所有组合。
将理解的是，尽管这里可使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与其它区域、层或部分区分开。因此，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分，而没有脱离示例性实施例教导的范围。
图1是根据本发明构思的实施例的半导体封装件1000的剖视图。
参照图1，半导体封装件1000包括半导体芯片100、密封构件200、导线(例如，金属线300)、包封剂(例如，阻焊剂(SR)400)和焊球500。
由聚合物材料形成的保护膜120可以附于半导体基底110的后表面301。焊盘130和焊盘连接件140可以用来将金属线300连接到半导体芯片100，并可以形成在半导体基底110的前表面305上。这里，半导体基底110的前表面305可以是半导体芯片100的有源表面。半导体芯片100的前表面可以称作第一表面302，半导体芯片100的后表面可以称作第二表面306。
焊盘130可以由导电材料形成，例如可以由诸如铝(Al)、铜(Cu)、银(Ag)、金(Au)等金属形成，并且可以具有大约3μm至大约10μm的厚度。在一个实施例中，焊盘连接件140可以通过镀覆形成在焊盘130上。在焊盘130上镀覆焊盘连接件140可以是电镀或者无电镀覆，并且可以使用诸如镍(Ni)、铜(Cu)、金(Au)、钯(Pd)等镀覆材料。焊盘连接件140可以是单层或者多层。例如，焊盘连接件140可以形成为镍单层或者镍/钯双层。
焊盘连接件140可以具有与凸块的厚度近似相同的厚度，从而执行凸块的功能。例如，焊盘连接件140可以具有大约5μm至大约10μm的厚度。如图1中所示，焊盘连接件140可以具有与保护层115的高度基本相同的高度。保护层115可以由例如光敏聚酰亚胺(PSPI)形成，并且可以形成在半导体基底110的第一表面305上，以保护半导体芯片100。可选地，焊盘连接件140的高度可以大于保护层115的高度，以使设置在焊盘连接件140的上部上的金属线300能够更牢固地连接到焊盘连接件140。
为了防止在半导体芯片100中形成裂纹，可以在半导体基底110的后表面301上形成保护膜120，以在通过软平版印刷工艺(例如，印刷或者SR图案化)形成金属线300的工艺过程中，保护半导体芯片100免受施加到半导体芯片100的压力影响。
密封构件200密封半导体芯片100，并且阻挡外部元素或杂质到达半导体芯片100。密封构件200可以为热硬化或者热塑性环氧树脂。在本实施例中，密封构件200可以仅覆盖半导体芯片100的第二表面306和侧表面303。因此，半导体芯片100的第一表面302可以不被密封构件200密封，并且可以通过密封构件200暴露。
金属线300可以形成在半导体芯片100的第一表面302上方，并且电连接到焊盘连接件140。金属线300可以从半导体芯片100的第一表面302朝向密封构件200延伸，从而焊球500可以形成为具有扇出结构。
根据一些实施例，与半导体芯片100的第一表面302的一部分叠置的金属线300可以直接接触密封构件200的上表面。
当焊球500中的至少一个不形成在半导体芯片100的第一表面302上方时，焊球500形成扇出结构。另一方面，当所有焊球500形成在半导体芯片100的第一表面上方时，焊球500形成扇入结构。图1中的焊球500形成扇入结构。
可以利用例如软平版印刷工艺(诸如，压印或胶版印刷(例如，滚动条式(R2R)印刷)、蜡纸印刷工艺、丝网印刷工艺或者喷墨印刷工艺)来形成金属线300。胶版印刷可以是凹版胶版印刷工艺、反像胶版印刷工艺或者板到板胶版印刷工艺(plate-to-plate offset printing process)。所述软平版印刷工艺可以为在要求于2010年5月7日提交到韩国知识产权局的第10-2010-0043052号韩国专利申请的优先权的序号为13/037,159的未结案申请中描述的工艺，该申请被委托给与当前申请的受托人相同的受托人，并且该申请的内容通过引用被完全包含于此。
压印(例如纳米压印或微米压印)是通过压制预先形成在目标上的介质上的图案而将该图案转印到另一目标上。根据一些实施例，例如纳米压印或微米压印的软平版印刷工艺可以用来形成例如金属线300的精细图案或SR图案。
金属线300可以包括种子金属310和镀覆金属330。可以首先通过诸如压印的软平版印刷工艺形成种子金属310，然后可以通过镀覆在种子金属310上形成镀覆金属330。如果期望，可以改为通过溅射或者蒸发来形成种子金属310。
种子金属310可以包括银(Ag)、铜(Cu)、金(Au)等。可以通过印刷银膏或铜膏然后烧结压印的膏，将种子金属310在半导体芯片100的第一表面302上方形成为具有预定图案。种子金属310可以具有大约3μm至大约5μm的厚度。然而，如果金属线300仅包括种子金属310，则种子金属310的厚度可以增加。例如，种子金属310可以具有大约5μm至大约10μm的厚度，从而可以在不使用镀覆金属330的情况下，将种子金属310用作金属线300。
根据本发明构思的一方面，通过压印形成的种子金属310的表面粗糙度可以高于通过蒸发或镀覆形成的层的表面粗糙度。例如，种子金属310可以具有大约3μm至大约5μm的十点平均粗糙度Rz。
镀覆金属330可以包括镍(Ni)、铜(Cu)、金(Au)、钯(Pd)等中的至少一种。例如，镀覆金属330可以形成为镍/金双层。可以通过电镀或者无电镀覆来形成镀覆金属330，并且镀覆金属330可以具有大约5μm至大约10μm的厚度。如所示，镀覆金属330可以形成在种子金属310的上表面和侧表面上。
SR 400可以形成在金属线300和密封构件200上。SR 400也可以通过软平版印刷工艺或印刷(例如，诸如R2R印刷的压印、丝网印刷等)来形成。
可以通过压印将SR 400形成为具有预定图案，例如，形成为具有暴露金属线300的预定部分的开口。焊球500可以设置在金属线300的暴露部分上。SR 400可以具有大约5μm至大约10μm的厚度。如果期望，则SR 400可以具有比大约10μm大的厚度，例如，具有大约20μm的厚度。
焊球500可以形成在SR 400的开口中，并且电连接到金属线300。所述开口的侧壁和焊球500的侧壁分开间隙距离，所述间隙距离朝向SR 400的上表面增大。焊球500可以以阵列结构形成在半导体封装件1000的外表面上，以形成球栅阵列(BGA)。如上所述，焊球500可以形成扇出结构或者扇入结构。另外，焊球500可以设置在扇入和扇出的边界部分，即，设置在半导体芯片100和密封构件200彼此接触的部分。焊球500不需要形成在热应力缓和层上，而是可以通过SR 400的开口直接形成在金属线300上。
尽管在本实施例中描述了半导体封装件1000的焊盘130、焊盘连接件140、金属线300和SR 400的材料和厚度，但是本发明不限于此。如果期望，半导体封装件1000的焊盘130、焊盘连接件140、金属线300和SR 400可以由不同的材料形成，并且可以具有不同的厚度。
根据一些实施例，由于焊盘连接件140可以通过镀覆形成在焊盘130上，所以用于在半导体封装件1000上形成凸块的光刻工艺可以不是必须的。另外，由于可以通过软平版印刷工艺(例如，压印)来形成金属线300和SR 400，所以用于半导体封装件1000上的金属线300和SR 400的光刻工艺可以不是必须的，从而简化了制造工艺，缩短了周转时间(TAT)，并且显著降低了半导体封装件1000的制造成本。
图2是根据本发明构思的另一实施例的半导体封装件1000a的剖视图。现在将描述图1中的半导体封装件1000和图2中的半导体封装件1000a之间的区别，并且这里将不重复半导体封装件1000和半导体封装件1000a之间的剩余相同元件的描述。
参照图2，本实施例的半导体封装件1000a与图1中的半导体封装件1000类似，区别在于半导体封装件1000a的焊球500具有扇出结构，而不是扇入结构。换而言之，半导体封装件1000a的焊球500不形成在半导体芯片100的第一表面302上方。
另外，在一些实施例中，焊盘连接件140可以高于保护层115。尽管焊盘130、焊盘连接件140、金属线300的种子金属310和镀覆金属330、焊球500的形状和厚度与图1中的上述元件的形状和厚度不同，但这仅是示例性的。即，在焊球500仅形成扇出结构的情况下，金属线300、焊盘130和焊盘连接件140可以具有与图1中示出的上述元件的形状和厚度相同的形状和厚度。
尽管根据图2的半导体封装件1000a的剖视图，右侧的金属线300示出为与焊盘连接件140断开，但是右侧上的金属线300可以连接到半导体封装件1000a的其它焊盘连接件140(未示出)。
图3是根据本发明构思的另一实施例的半导体封装件1000b的剖视图。现在将描述图2中的半导体封装件1000a和图3中的半导体封装件1000b之间的区别，并且这里将不重复半导体封装件1000a和半导体封装件1000b之间的剩余相同元件的描述。
参照图3，与图2中的半导体封装件1000a不同，在焊盘130上不形成焊盘连接件，并且在半导体封装件1000b中，金属线300a可以形成为单层。
可以通过软平版印刷工艺，例如，压印(R2R印刷)、丝网印刷等来形成金属线300a，并且金属线300a可以具有大约5μm至大约10μm的厚度。为了在通过压印形成金属线300a时使金属线300a直接连接到焊盘130，在焊盘130周围形成在半导体芯片100的第一表面302上的保护层115的厚度可以非常小。例如，保护层115可以具有大约1μm至大约3μm的厚度。
尽管在图3中金属线300a完全覆盖焊盘130，但是本发明不限于此，相反，金属线300a可以仅接触焊盘130的一部分。
在一个实施例中，半导体封装件1000b可以不包括焊盘连接件，而可以包括具有通过例如压印形成的单层的金属线300a，从而进一步简化了制造工艺，显著缩短了TAT，并且充分降低了半导体封装件1000b的制造成本。因此，本实施例的半导体封装件1000b可以实现为没有凸块的BGA结构封装件。
图4是根据本发明构思的另一实施例的半导体封装件1000c的剖视图。现在将描述图2中的半导体封装件1000a、图3中的半导体封装件1000b和图4中的半导体封装件1000c之间的区别，并且这里将不重复半导体封装件1000a、半导体封装件1000b和半导体封装件1000c之间的剩余相同元件的描述。
参照图4，与图3中的半导体封装件1000b不同，金属线300b形成为包括种子金属310和镀覆金属330的双层。另外，与图2中的半导体封装件1000a不同，镀覆金属330不形成在种子金属310的侧表面上。与图2中的金属线300相比，这种结构上的不同来源于图4中的形成金属线300b的不同方法。例如，本实施例的金属线300b采用通过压印形成的聚合物图案。后面将参照图17至图21对此进行更详细的描述。
图5是根据本发明构思的另一实施例的半导体封装件1000d的剖视图。现在将描述图4中的半导体封装件1000c和图5中的半导体封装件1000d之间的区别，并且这里将不重复半导体封装件1000c和半导体封装件1000d之间的剩余相同元件的描述。
参照图5，与图4中的半导体封装件1000c不同，金属线300c的镀覆金属330可以形成在种子金属310的上表面和侧表面上。同时，金属线300c仍然可以直接接触焊盘130。
图6至图15是用于解释根据本发明构思的实施例的制造图2中的半导体封装件1000a的方法的剖视图。
参照图6，通过例如无电镀覆或电镀的镀覆在焊盘130上形成焊盘连接件140。焊盘130可以由铝(Al)、铜(Cu)、银(Ag)、金(Au)等形成，并且可以具有大约3μm至大约10μm的厚度。焊盘连接件140可以使用镍(Ni)、铜(Cu)、金(Au)、钯(Pd)等，并且可以具有大约5μm至大约10μm的厚度。尽管焊盘连接件140可以形成为镍单层，但是焊盘连接件140可以可选地形成为镍/钯双层。
尽管为了保护半导体芯片100的第一表面，焊盘连接件140可以具有与保护层115的高度基本相同的高度，但是如所示出的焊盘连接件140可以高于保护层115。因此，焊盘连接件140可以从保护层115轻微地突出。可以在将半导体芯片彼此分开之前，在晶片级操作的过程中执行形成焊盘连接件140的工艺。此外，保护层115的顶表面可以与密封构件200的顶表面基本共面。
参照图7，在形成焊盘连接件140之后，进行抛光晶片的后表面(即，包含在晶片中的半导体芯片的第二表面)的背面打磨(back-up，B/L)工艺，并且可以在晶片的后表面上形成保护膜120。保护膜120吸收在后续印刷工艺中施加到半导体芯片100的压力，以防止在半导体芯片100中形成裂纹。
在形成保护膜120之后，将晶片切割成单个的半导体芯片100。
参照图8，每个半导体芯片100可以接合到载体600的带610。带630接合到形成在半导体芯片100的第一表面302上的焊盘连接件140和保护层115。载体600可以包括载体金属630和带610。
另一方面，在将带610接合到半导体芯片100之前，可以对带630执行用于将半导体芯片100在带610上对准的图案化工艺。
更详细地讲，载体600可以为与晶片的尺寸近似相同的尺寸，或者可以为比晶片的尺寸大的尺寸，并且载体600可以包括载体600的下部的载体金属630和载体600的上部的带610。带610可以容易地拆卸。例如，带610可以是层压件或者通过UV照射容易去除的UV膜。根据本发明构思的方面，用于对准半导体芯片100的图案可以形成在带610上。因此，半导体芯片100可以精确地接合在所述图案上，从而可以精确地执行后续工艺。
根据一些实施例，接合到载体600上的半导体芯片100和另一个半导体芯片100之间的距离D可以根据半导体封装件1000a需要的尺寸来适当地调节。即使减小了半导体芯片100的尺寸，由于已经预先确定了半导体封装件1000a的标准尺寸，所以半导体芯片100之间的距离D的减小也会受到一定地限制。例如，在扇出结构中，金属线延伸到密封构件的上表面的没有半导体芯片的区域，并且焊球设置在与密封构件的没有半导体芯片的上表面叠置的金属线上。
参照图9，在将半导体芯片100接合到载体600上之后，可以利用密封构件200来密封半导体芯片100，其中，密封构件200可以是已知的包封剂，例如环氧成型化合物。供参考，由于带610接合到半导体芯片100的第一表面302上，所以密封构件200可以仅围绕半导体芯片100的第二表面306和侧表面303，从而半导体芯片100的第一表面302可以不被密封构件200密封，即，可以通过密封构件200暴露。
参照图10，在执行密封工艺之后，可以将包括半导体芯片100和密封构件200的封装件复合体2000与载体600分离。在执行分离工艺之后，半导体芯片100的第一表面302被暴露。
参照图11，可以利用软平版印刷工艺(例如，压印、胶版印刷(例如，R2R印刷)、丝网印刷等)在半导体芯片100的第一表面302上方和密封构件200的一部分上形成种子金属310。种子金属310可以包括银(Ag)、铜(Cu)、金(Au)等。种子金属310可以形成为从半导体芯片100的第一表面302延伸而在半导体芯片100的第一表面302上和密封构件200的上表面307上具有预定图案。例如，可以使用辊子700来沉积银或铜膏。种子金属310可以具有大约3μm至大约5μm的厚度。
参照图12，在形成种子金属310之后，通过电镀或者无电镀覆在种子金属310上形成镀覆金属330。镀覆金属330可以包括镍(Ni)、铜(Cu)、金(Au)、钯(Pd)等中的至少一种，并且镀覆金属330可以具有大约5μm至大约10μm的厚度。因此，金属线300可以为包括不同组合的种子金属310和镀覆金属330的多层，例如，所述不同的组合包括Ag/Cu、Cu/Ni、Ag/Ni、Ag/Ni/Pd等。可以根据金属线300的期望厚度来调节种子金属310和镀覆金属330的厚度。
参照图13，在形成金属线300之后，可以通过软平版印刷工艺(例如，胶版印刷(例如，R2R印刷)、丝网印刷等)来形成SR 400。SR 400可以形成在金属线300的上表面上、半导体芯片100的第一表面的其上没有形成金属线300的一部分上以及密封构件200的上表面的其上没有形成金属线300的一部分上。SR 400可以由聚合物形成，并且可以包括暴露金属线300的一部分的开口。所述开口可以仅暴露金属线300的上表面，或者相反，如果期望，可以暴露金属线300的上表面和侧表面。SR 400可以具有大约5μm至大约10μm的厚度。SR 400的厚度可以可选择地高达大约20μm。
参照图14，可以在SR 400的开口中形成焊球500。焊球500形成具有扇出结构的BGA。在本实施例中，可以在不形成凸块的情况下在金属线300上形成焊球500，从而形成无凸块的BGA。金属线300可以形成为Ag/Ni/Au多层，从而改进焊料的润湿，防止焊料扩散等。
根据一些实施例，尽管本实施例的焊球500具有焊球500不设置在半导体芯片100上方的扇出结构，但是焊球500可以可选地具有如图1中所示的扇入结构。另外，本发明不限于此，并且焊球500可以形成在密封构件200和半导体芯片100之间的边界线处。
参照图15，在形成焊球500之后，可以执行将封装件复合体200分成半导体封装件的分割工艺，其中，每个分割后的半导体封装件可以是如图2中所示的半导体封装件1000a。在分割工艺之后完成了半导体封装件。
根据一些实施例的制造半导体封装件1000a的方法可以不包括执行光刻工艺，相反，可以利用软平版印刷工艺以晶片级形成密封构件200、金属线300和SR 400。因此，该方法不需要PCB，从而简化了制造工艺、缩短了TAT，并且显著降低了半导体封装件1000a的制造成本。
例如，因为利用胶版印刷工艺(例如，R2R印刷工艺)形成金属线300，所以可以在不到两分钟内在单个晶片中的多个半导体芯片上形成金属线300。此外，可以缩短或者消除执行用于焊盘或凸块的开口的传统激光穿孔工艺所用的时间。另外，根据一些实施例的制造半导体封装件1000a的方法可以消除对用于光刻工艺的昂贵激光设备的需要，从而显著降低了半导体封装件1000a的制造成本。
图16是用于解释根据本发明构思的另一实施例的制造图2中的半导体封装件1000a的方法的半导体封装件的剖视图。该实施例可以代替参照图11和图12描述的实施例。
参照图16，金属线300可以形成为单层，而不是包括种子金属和镀覆金属的双层(例如如图11和图12中所示的双层)。因此，可以利用辊子700通过压印(例如R2R印刷)来形成金属线300，并且金属线300可以包含银(Ag)、铜(Cu)、金(Au)等。根据一个方面，由于金属线300形成为单层，所以金属线300可以具有大约5μm至大约15μm的厚度。当仅通过压印形成金属线300时，金属线300的表面粗糙度可以高于通过镀覆或者蒸发形成的金属线的表面粗糙度。例如，种子金属310可以具有大约3μm至大约5μm的十点平均粗糙度Rz。
后续工艺可以与图13至图15中示出的工艺相同。
图17至图21是用于解释根据本发明构思的另一实施例的制造图2中的半导体封装件1000a的方法的半导体封装件的剖视图。本实施例可以代替参照图11和图12描述的实施例。
参照图17，在将封装件复合体2000与载体600分离之后，将金属材料沉积在半导体芯片100的基本整个第一表面以及密封构件200的基本整个上表面上，以形成种子金属310a。例如，种子金属310a可以通过无电镀覆、溅射、蒸发等形成。
参照图18，然后可以利用软平版印刷工艺(例如，胶版印刷(例如，R2R印刷)、丝网印刷等)在种子金属310a上形成聚合物图案340。聚合物图案340的厚度可以根据后续将形成的镀覆金属330的厚度而调节。此外，与图11和图12进行比较，聚合物图案340可以形成在将不形成金属线的一部分上。换而言之，图11中示出的种子金属310可以具有与本实施例的聚合物图案340的图案相反的图案。
参照图19，可以通过电镀或者无电镀覆来形成镀覆金属330。镀覆金属330可以形成在种子金属310a的其上没有形成聚合物图案340的一部分上。镀覆金属330可以为铜(Cu)或镍(Ni)，并且可以具有大约5μm至大约10μm的厚度。
参照图20，在形成镀覆金属330之后，可以通过蚀刻工艺例如剥离工艺去除聚合物图案340。在去除聚合物图案340之后，可以暴露种子金属310a的一部分。
参照图21，在去除聚合物图案340之后，可以通过例如蚀刻工艺去除种子金属310a的暴露部分。即，可以利用镀覆金属330作为掩模去除种子金属310a的因去除聚合物图案340而被暴露的部分。因此，通过去除这部分种子金属310a，金属线300具有与图4中示出的金属线的结构基本相同的结构。可以使用蚀刻工艺，从而不在种子金属310的侧表面上形成镀覆金属330。
后续工艺可以与图13至图15中示出的工艺相同。
图22和图23是用于解释根据本发明构思的实施例的制造图3中的半导体封装件1000b的方法的半导体封装件的剖视图。图22和图23与图6和图16对应。
尽管在图6中焊盘连接件140形成在焊盘130上，但是在该实施例中，在图22中的焊盘130上没有形成焊盘连接件140。相反，在半导体基底110的第一表面305上围绕着焊盘130形成厚度相对小的保护层115。例如，保护层115可以具有大约1μm至大约3μm的厚度。
然后，在本实施例中执行参照图7至图10描述的工艺。
参照图23，可以利用辊子700通过软平版印刷工艺(例如，压印或者胶版印刷(例如，R2R印刷))在半导体芯片100的没有形成焊盘连接件的第一表面302上方以及密封构件200的上表面307上方形成金属线300。金属线300可以形成为单层，并且可以直接接触焊盘。由于金属线300形成单层，所以金属线300可以具有大约5μm至大约15μm的厚度。金属线300的表面粗糙度可以高于通过镀覆或蒸发形成的金属线的表面粗糙度。例如，金属线300可以具有大约3μm至大约5μm的十点平均表面粗糙度Rz。
后续工艺可以与图13至图15中示出的工艺基本相同。
尽管金属线300可以通过软平版印刷工艺(例如压印)形成为厚的单层，但是也可以执行参照图11和图12或者图17至图21描述的在具有图22中示出的结构的半导体芯片上形成种子金属310和镀覆金属330的工艺，并且可以制造图4中示出的半导体封装件1000c或图5中示出的半导体封装件1000d。
图24是根据本发明构思的另一实施例的包括图1至图5中的半导体封装件1000、1000a、1000b、1000c或1000d的电气电子设备800的示意性框图。
参照图24，根据一些实施例的电气电子设备800可以包括控制单元810、输入/输出单元820、存储器单元830、接口单元840和总线850。控制单元810、输入/输出单元820、存储器单元830和接口单元840经过总线850彼此连接。
控制单元810可以包括用于执行命令的至少一个处理器，例如，微处理器、数字信号处理器或者微控制器。
输入/输出单元820可以向电气电子设备800输入数据或信号，或者从电气电子设备800输出数据或信号。例如，输入/输出单元820可以包括键盘、键区(key pad)或者显示元件。存储器单元830可以存储在控制单元810中执行的命令，并且可以包括各种类型的存储器，例如DRAM、闪存等。接口单元840可以经过网络接收和发送数据。
本实施例的电气电子设备800的控制单元810、存储器单元830和接口单元840中的至少一个可以形成为图1至图5中示出的半导体封装件1000、1000a、1000b、1000c或1000d中的一个。即，图1至图5中示出的半导体封装件1000、1000a、1000b、1000c或1000d可以为用作控制单元810、存储器单元830和接口单元840的存储器芯片或者逻辑芯片。
本实施例的电气电子设备800可以用在移动系统中，例如，用在PDA、便携式计算机、网络平板电脑(web tablet)、无线电话、移动电话、数字音乐播放器、存储卡、数据接收器或发送器、或者其它移动电子装置中。
根据一些实施例，本发明构思可以提供一种不具有印刷电路板(PCB)的半导体封装件，其中，仅通过执行印刷工艺或者软平版印刷工艺在焊盘上形成图案，而不必执行用于形成凸块和再分布图案的光刻工艺，从而改进了周转时间(TAT)并且降低了成本。
图25是根据本发明构思的实施例的电子系统10000的框图。
参照图25，电子系统10000可以包括处理器1010、输入/输出装置1030和存储器芯片1020，其中，处理器1010、输入/输出装置1030和存储器芯片1020可以利用总线1040彼此执行数据通信。处理器1010可以执行程序并且控制电子系统10000。输入/输出装置1030可以用于向电子系统10000输入数据/从电子系统10000输出数据。电子系统10000可以利用输入/输出装置1030连接到外部装置，例如连接到个人计算机或者网络，并且电子系统10000可以与外部装置交换数据。存储器芯片1020可以存储用于处理器1010的操作的代码或程序。例如，存储器芯片1020和/或处理器1010可以包括前面描述的半导体封装件中的任何一种。
电子系统10000可以实现需要存储器芯片1020的各种电子控制系统，例如，可以用在移动电话、MP3播放器、导航装置、固态盘(SSD)或者家用电器中。
将前面描述的半导体装置中的任何一种用作存储器芯片1020的情况下，可以减小电子系统10000的厚度或体积。
根据一些实施例，处理器1010可以是包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)中的任何类型或者它们的任意组合。处理器1010可以包括处理器核(未示出)，所述处理器核可以包括浮点单元(FPU)、算法逻辑单元(ALU)和数字信号处理核(DSP核)或者它们的任意组合。处理器1010也可以包括寄存器(未示出)。存储器控制器1050也可以与处理器1010一起使用，或者根据应用，存储器控制器1050可以是处理器1010的内部部件。
例如，存储器芯片1020、存储器控制器1050和/或处理器1010可以包括前面描述的半导体封装件中的任何一种。
电子系统10000还可以包括便于各种接口装置(例如，输出接口、外围接口和通信接口)与电子系统10000通信的接口总线(没有单独示出)。输出接口可以被构造为与各种外部装置(例如显示器或者扬声器)进行通信。外围接口可以被构造为与外部装置或者其它外围装置例如打印机、传真机、扫描仪等通信。
根据一些实施例，一种系统可以包括这样的半导体封装件，所述半导体封装件具有：半导体芯片，具有形成在半导体芯片的第一表面上的芯片焊盘；密封构件，用于密封半导体芯片并且暴露半导体芯片的第一表面；导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分。导线还可以接触焊盘。所述封装件还可以包括覆盖导线并且具有用于暴露导线的多个部分的开口的包封剂。所述系统可以另外包括连接到封装件的输入/输出装置(例如，键盘、鼠标、笔、语音输入装置、触摸输入装置等)。
系统10000可以实现为诸如个人媒体播放器装置、无线网页监控装置、个人头戴式耳机装置(personal headset device)或包括上述功能中的任何功能的混合装置的便携式(或者移动)电子装置的一部分。另外，系统10000可以实现为无线基站或者其它无线系统或装置中的一部分。
本申请的实施例也可以用来形成专用集成电路(ASIC)、可编程逻辑装置(PLD)、门阵列、数字信号处理器(DSP)、绘图器(Graphics)和PC芯片组。另外，本申请的实施例可以用来形成超移动PC(UMPC)、台式PC、企业的亚笔记本和笔记本PC的存储装置。
参考整个本说明书，“一个实施例”或“实施例”的意思是结合该实施例描述的具体特征、结构或特性包含在本发明的至少一个实施例中。因此，在整个本说明书各个位置中的短语“在一个实施例中”或者“在实施例中”的出现不必须表示同一个实施例。此外，在一个或一个以上的实施例中，可以以任何合适的方式组合具体特征、结构或特性。
各种操作将被描述为按照对理解本发明最有用的方式执行的多个不连续的步骤。然而，描述这些步骤的顺序并不意味这些操作是依赖于该顺序的，或者不意味执行这些步骤的顺序必须是提出这些步骤的顺序。
尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但是应该理解，在不脱离权利要求的精神和范围的情况下，可以在此进行形式和细节上的各种改变。

Claims (34)

1.一种制造半导体封装件的方法，所述方法包括以下步骤：
提供具有芯片焊盘的半导体芯片；
利用软平版印刷工艺形成导线，所述导线电连接到所述半导体芯片的芯片焊盘。
2.根据权利要求1所述的方法，所述软平版印刷工艺是从由蜡纸印刷工艺、丝网印刷工艺、喷墨印刷工艺、压印工艺、胶版印刷工艺组成的组中选择的工艺。
3.根据权利要求1所述的方法，所述方法还包括利用软平版印刷工艺形成覆盖所述导线的包封剂，所述包封剂包括暴露导线的多个部分的开口。
4.根据权利要求3所述的方法，所述软平版印刷工艺是从由蜡纸印刷工艺、丝网印刷工艺、喷墨印刷工艺、压印工艺、胶版印刷工艺组成的组中选择的工艺。
5.根据权利要求1所述的方法，所述方法还包括将焊球接合到所述导线的暴露部分上。
6.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有形成在半导体芯片的第一表面上的芯片焊盘；
密封构件，用于密封半导体芯片，并且暴露半导体芯片的第一表面；
导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分，所述导线还接触芯片焊盘；
包封剂，覆盖导线，并且具有用于暴露导线的多个部分的开口。
7.根据权利要求6所述的半导体封装件，所述半导体封装件还包括与半导体芯片的第一表面叠置的保护层，其中，密封构件的顶表面和保护层的顶表面基本共面。
8.根据权利要求7所述的半导体封装件，其中，导线直接接触保护层的上表面。
9.根据权利要求6所述的半导体封装件，其中，利用软平版印刷工艺形成导线。
10.根据权利要求6所述的半导体封装件，其中，导线包括种子金属和镀覆金属。
11.根据权利要求10所述的半导体封装件，其中，镀覆金属形成在种子金属的上表面和侧表面上。
12.根据权利要求6所述的半导体封装件，其中，半导体封装件包括扇入结构和扇出结构中的一种，在扇入结构中，所有焊球形成在半导体芯片的第一表面上方，在扇出结构中，至少一个焊球形成在密封构件的上表面上。
13.一种半导体封装件，所述半导体封装件包括：
半导体芯片，具有位于半导体芯片的第一表面上的焊盘；
密封构件，用于密封半导体芯片，并且暴露半导体芯片的第一表面；
导线，与半导体芯片的第一表面的一部分叠置，并且直接接触密封构件的上表面的一部分，导线从所述第一表面延伸并且电连接到所述焊盘，导线包括至少两层，其中，至少两层中的上层形成在至少两层中的下层的上表面和侧表面上；
包封剂，用于覆盖导线、半导体芯片的第一表面的一部分和密封构件的上表面的一部分，包封剂包括用于暴露导线的多个部分的开口。
14.根据权利要求13所述的半导体封装件，其中，在焊盘上形成镀覆型焊盘连接件，
其中，焊盘和导线通过镀覆型焊盘连接件彼此电连接，
其中，半导体芯片包括在焊盘周围形成在半导体芯片的第一表面上的保护层，
其中，镀覆型焊盘连接件具有与保护层的高度基本相同的高度，或者比保护层高。
15.根据权利要求13所述的半导体封装件，其中，导线的下层包括种子金属，导线的上层包括镀覆金属，
其中，镀覆金属形成在种子金属的上表面和侧表面上。
16.一种制造半导体封装件的方法，所述方法包括以下步骤：
按照多个半导体芯片的形成有焊盘的第一表面接合到载体上的方式将所述多个半导体芯片与载体结合；
通过利用密封构件密封接合到载体上的所述多个半导体芯片，形成封装件复合体；
将封装件复合体与载体分离；
利用软平版印刷工艺在所述多个半导体芯片的第一表面的一部分上以及密封构件的上表面的一部分上形成导线。
17.根据权利要求16所述的方法，所述方法还包括：
利用软平版印刷工艺形成包封剂，所述包封剂覆盖导线、所述多个半导体芯片的第一表面的一部分和密封构件的上表面的一部分，所述包封剂还包括用于暴露导线的多个部分的开口；
将焊球接合到所述开口；
将封装件复合体分割成多个半导体封装件。
18.根据权利要求16所述的方法，所述方法还包括利用软平版印刷工艺形成与导线叠置的绝缘层。
19.根据权利要求16所述的方法，所述方法还包括在形成导线之前，利用软平版印刷工艺形成与半导体芯片的第一表面叠置的保护层。
20.根据权利要求19所述的方法，所述方法还包括通过无电镀覆在所述多个半导体芯片的焊盘上形成焊盘连接件，
其中，焊盘连接件具有与在焊盘周围形成在所述多个半导体芯片的第一表面上的保护层相同的高度，或者比保护层高。
21.根据权利要求19所述的方法，其中，具有1μm至3μm的厚度的保护层在焊盘周围形成在所述多个半导体芯片的第一表面上。
22.根据权利要求16所述的方法，其中，载体包括载体金属和设置在载体金属上的带，
其中，结合所述多个半导体芯片的步骤包括将所述多个半导体芯片接合到带上的结合位置上。
23.根据权利要求22所述的方法，所述方法还包括：在结合所述多个半导体芯片之前，在带上形成指示所述多个半导体芯片的结合位置的图案。
24.根据权利要求16所述的方法，其中，导线形成为直接接触焊盘。
25.根据权利要求16所述的方法，其中，形成导线的步骤包括：
利用胶版印刷工艺形成电连接到焊盘的种子金属；
通过电镀或者无电镀覆在种子金属上形成镀覆金属。
26.根据权利要求16所述的方法，其中，形成导线的步骤包括：
在所述多个半导体芯片的第一表面上和密封构件的上表面上形成电连接到所述多个半导体芯片的焊盘的种子金属，并且种子金属从第一表面延伸；
通过胶版印刷在种子金属上形成聚合物图案；
通过电镀在种子金属上形成镀覆金属；
通过去除聚合物图案暴露种子金属的一部分；
通过蚀刻去除种子金属的暴露的部分。
27.根据权利要求26所述的方法，其中，通过无电镀覆、溅射或蒸发形成种子金属。
28.根据权利要求26所述的方法，种子金属形成为直接接触焊盘，或者形成为接触形成在焊盘上的焊盘连接件。
29.一种制造半导体封装件的方法，所述方法包括以下步骤：
按照所述多个半导体芯片的形成有焊盘的第一表面被暴露的方式，利用密封构件密封所述多个半导体芯片；
通过对所述多个半导体芯片的第一表面的一部分和密封构件执行压印工艺或者胶版印刷工艺形成电连接到所述多个半导体芯片的焊盘的导线，导线从第一表面延伸；
通过执行压印工艺或者胶版印刷工艺形成包封剂，所述包封剂覆盖导线、所述多个半导体芯片的第一表面的没有形成导线的部分以及密封构件的上表面的没有形成导线的部分，所述包封剂包括暴露导线的多个部分的开口。
30.根据权利要求29所述的方法，所述方法还包括在密封所述多个半导体芯片之前，通过无电镀覆在焊盘上形成焊盘连接件。
31.根据权利要求29所述的方法，其中，在没有凸块或者焊盘连接件的情况下，导线直接接触焊盘。
32.一种系统，所述系统包括晶片级封装件和连接到封装件的输入/输出装置，所述晶片级封装件包括：
再分布图案，形成在半导体基底上；
第一包封剂图案，接触再分布图案，第一包封剂图案具有暴露再分布图案的一部分的开口；
外部连接端，形成在再分布图案的暴露部分上，
其中，所述开口具有侧壁，所述侧壁的上部和外部连接端的侧壁分开间隙距离，间隙距离朝向包封剂图案的上表面增大。
33.根据权利要求32所述的系统，所述系统是固态驱动器。
34.根据权利要求32所述的系统，所述系统还包括与晶片级封装件电通信的处理器。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103700633A (zh) * 2012-09-27 2014-04-02 三星电子株式会社 半导体封装件
CN103855124A (zh) * 2012-11-29 2014-06-11 爱思开海力士有限公司 半导体装置及其制造方法
CN105655305A (zh) * 2014-12-01 2016-06-08 英飞凌科技股份有限公司 半导体封装及其制备方法
CN104272446B (zh) * 2012-08-30 2016-11-09 松下知识产权经营株式会社 电子部件封装体及其制造方法
CN108109927A (zh) * 2016-11-25 2018-06-01 瑞萨电子株式会社 半导体器件及其制造方法
CN109755191A (zh) * 2017-11-08 2019-05-14 三星电机株式会社 扇出型半导体封装件
CN110085557A (zh) * 2013-01-03 2019-08-02 新科金朋有限公司 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
US11961764B2 (en) 2012-10-02 2024-04-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making a wafer-level chip-scale package

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2330618A1 (en) * 2009-12-04 2011-06-08 STMicroelectronics (Grenoble 2) SAS Rebuilt wafer assembly
KR102009321B1 (ko) * 2012-04-16 2019-08-12 엘지디스플레이 주식회사 표시장치용 터치 스크린 패널 및 그 제조방법
US9508635B2 (en) 2013-06-27 2016-11-29 STATS ChipPAC Pte. Ltd. Methods of forming conductive jumper traces
US9406533B2 (en) 2013-06-27 2016-08-02 STATS ChipPAC Pte. Ltd. Methods of forming conductive and insulating layers
KR101497229B1 (ko) 2013-08-14 2015-02-27 삼성전기주식회사 임베디드용 전자부품, 전자부품 내장기판 및 전자부품 내장기판 제조방법
JP6468017B2 (ja) * 2015-03-18 2019-02-13 日立化成株式会社 半導体装置の製造方法
US10211072B2 (en) 2017-06-23 2019-02-19 Applied Materials, Inc. Method of reconstituted substrate formation for advanced packaging applications

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414475A (en) * 2003-01-30 2004-08-01 Yu-Nung Shen Semiconductor chip package structure and method
CN1692463A (zh) * 2001-06-11 2005-11-02 维克曼工厂有限公司 熔线器件
CN101315919A (zh) * 2007-07-30 2008-12-03 日月光半导体制造股份有限公司 芯片封装结构及其工艺
CN101621045A (zh) * 2008-06-30 2010-01-06 海力士半导体有限公司 电路基板及其形成方法以及半导体封装

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5693565A (en) * 1996-07-15 1997-12-02 Dow Corning Corporation Semiconductor chips suitable for known good die testing
JP2002043462A (ja) 2000-07-27 2002-02-08 Fuji Electric Co Ltd 半導体パッケージおよびその製造方法
US6433427B1 (en) 2001-01-16 2002-08-13 Industrial Technology Research Institute Wafer level package incorporating dual stress buffer layers for I/O redistribution and method for fabrication
US6818475B2 (en) 2001-10-22 2004-11-16 Wen-Kun Yang Wafer level package and the process of the same
JP3877150B2 (ja) 2002-01-28 2007-02-07 日本電気株式会社 ウェーハレベル・チップスケール・パッケージの製造方法
JP2004072043A (ja) 2002-08-09 2004-03-04 Hitachi Maxell Ltd 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法
JP4360873B2 (ja) 2003-09-18 2009-11-11 ミナミ株式会社 ウエハレベルｃｓｐの製造方法
JP2006294948A (ja) 2005-04-13 2006-10-26 Minami Kk ウエハレベルｃｓｐの製造方法
KR100763837B1 (ko) * 2006-07-18 2007-10-05 삼성전기주식회사 인쇄회로기판 제조방법
KR20090088068A (ko) 2008-02-14 2009-08-19 삼성전기주식회사 웨이퍼 레벨 칩 스케일 패키지의 제조방법
JP4693855B2 (ja) 2008-03-06 2011-06-01 株式会社フジクラ 半導体パッケージ及びその製造方法
KR101011860B1 (ko) 2008-05-07 2011-01-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2010129802A (ja) * 2008-11-28 2010-06-10 Nitto Denko Corp フレキシブル配線回路基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1692463A (zh) * 2001-06-11 2005-11-02 维克曼工厂有限公司 熔线器件
TW200414475A (en) * 2003-01-30 2004-08-01 Yu-Nung Shen Semiconductor chip package structure and method
CN101315919A (zh) * 2007-07-30 2008-12-03 日月光半导体制造股份有限公司 芯片封装结构及其工艺
CN101621045A (zh) * 2008-06-30 2010-01-06 海力士半导体有限公司 电路基板及其形成方法以及半导体封装

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104272446B (zh) * 2012-08-30 2016-11-09 松下知识产权经营株式会社 电子部件封装体及其制造方法
CN103700633B (zh) * 2012-09-27 2017-10-24 三星电子株式会社 半导体封装件
CN103700633A (zh) * 2012-09-27 2014-04-02 三星电子株式会社 半导体封装件
US11961764B2 (en) 2012-10-02 2024-04-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of making a wafer-level chip-scale package
CN103855124A (zh) * 2012-11-29 2014-06-11 爱思开海力士有限公司 半导体装置及其制造方法
CN103855124B (zh) * 2012-11-29 2018-01-02 爱思开海力士有限公司 半导体装置及其制造方法
CN110085557B (zh) * 2013-01-03 2023-09-15 星科金朋私人有限公司 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN110085557A (zh) * 2013-01-03 2019-08-02 新科金朋有限公司 半导体器件以及使用标准化载体形成嵌入式晶片级芯片尺寸封装的方法
CN105655305A (zh) * 2014-12-01 2016-06-08 英飞凌科技股份有限公司 半导体封装及其制备方法
CN108109927A (zh) * 2016-11-25 2018-06-01 瑞萨电子株式会社 半导体器件及其制造方法
CN108109927B (zh) * 2016-11-25 2023-01-06 瑞萨电子株式会社 半导体器件及其制造方法
CN109755191B (zh) * 2017-11-08 2024-03-15 三星电子株式会社 扇出型半导体封装件
CN109755191A (zh) * 2017-11-08 2019-05-14 三星电机株式会社 扇出型半导体封装件

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