CN116868331A - 芯片封装结构及其制作方法、电子设备 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 32
- 230000003014 reinforcing effect Effects 0.000 claims abstract description 102
- 230000002787 reinforcement Effects 0.000 claims abstract description 54
- 239000005022 packaging material Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims description 86
- 239000002184 metal Substances 0.000 claims description 86
- 239000000463 material Substances 0.000 claims description 50
- 229920002120 photoresistant polymer Polymers 0.000 claims description 48
- 238000000034 method Methods 0.000 claims description 37
- 229910000679 solder Inorganic materials 0.000 claims description 29
- 238000007747 plating Methods 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 25
- 238000005538 encapsulation Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 238000009713 electroplating Methods 0.000 claims description 15
- 238000007639 printing Methods 0.000 claims description 11
- 238000001259 photo etching Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000003466 welding Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 123
- 238000010586 diagram Methods 0.000 description 18
- 239000010949 copper Substances 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 230000000694 effects Effects 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 6
- 229910001092 metal group alloy Inorganic materials 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 239000011651 chromium Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- HBVFXTAPOLSOPB-UHFFFAOYSA-N nickel vanadium Chemical compound [V].[Ni] HBVFXTAPOLSOPB-UHFFFAOYSA-N 0.000 description 4
- 239000010935 stainless steel Substances 0.000 description 4
- 229910001220 stainless steel Inorganic materials 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910001020 Au alloy Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003190 augmentative effect Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 229910001431 copper ion Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 241000724291 Tobacco streak virus Species 0.000 description 1
- 229910000756 V alloy Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本申请的实施例提供一种芯片封装结构及其制作方法、电子设备，涉及芯片技术领域。用于减小芯片封装结构的翘曲变形。该芯片封装结构包括：中介层、设置在中介层上的多个芯片；在芯片的周围填充有封装材料；还包括，一个或多个补强结构；其中，一个或多个补强结构中的第一补强结构设置于相邻的第一芯片和第二芯片之间的封装材料上，第一补强结构覆盖第一芯片和第二芯片之间的封装材料，并且，第一补强结构在中介层上的投影与第一芯片以及第二芯片在中介层上的投影均存在交叠。
Description
本申请涉及芯片技术领域，尤其涉及一种芯片封装结构及其制作方法、电子设备。
在介于二维(2 dimensions，2D)和三维(3D)封装之间的2.5D(例如，衬底上晶圆级芯片封装(chip on wafer on substrate，COWOS)和扇出型面板级封装(fan-out panel level packaging，FOP))封装型态中,可实现更精细的线路与空间利用。在2.5D封装中，如图1和图2所示，芯片11、12(例如，可以是裸晶或裸晶堆栈)并排放置在具有硅通孔(through silicon via，TSV)的中介层15(interposer)顶部，中介层可提供芯片之间的连接。2.5D也称作2D-EA，即2D增强。
随着封装尺寸变大,2.5D封装中迭层结构的热膨胀系数(coefficient of thermal expansion，CTE)错配(mismatch)所造成的翘曲(warpage)很大。例如，如图1和图2所示，在芯片封装结构中，芯片11与芯片12之间通过封装材料13(例如，环氧成型模料(epoxy molding compound，EMC))连接，EMC的CTE较高(例如大于2.6)时，在参与涨缩过程(例如室温与加工过程中的高温转换过程)时EMC会产生膨胀(如图2中所示，箭头为EMC的膨胀方向)或收缩，从而引起芯片封装结构的翘曲。此外，芯片之间仅靠封装材料连接，连接面承受弯曲变形的拉应力有限，在发生翘曲的情况下进一步会造成芯片与封装材料连接分层。
发明内容
本申请实施例提供一种芯片封装结构及其制作方法、电子设备，用于减小芯片封装结构的翘曲变形。
为达到上述目的，本申请采用如下技术方案：
第一方面，提供一种芯片封装结构，包括中介层、设置在中介层上的多个芯片；在芯片的周围填充有封装材料；还包括，一个或多个补强结构；其中，一个或多个补强结构中的第一补强结构设置于相邻的第一芯片和第二芯片之间的封装材料上，第一补强结构覆盖第一芯片和第二芯片之间的封装材料，并且，第一补强结构在中介层上的投影与第一芯片以及第二芯片在中介层上的投影均存在交叠。
由于本申请的实施例提供的芯片封装结构还包括补强结构，并且第一补强结构设置于第一芯片和第二芯片之间的封装材料上，同时由于第一补强结构在中介层上的投影与第一芯片以及第二芯片在中介层上的投影均存在交叠，因此第一补强结构同时与第一芯片以及第二芯片搭接，这样，第一芯片和第二芯片之间除了通过封装材料连接外，还通过第一补强结构实现了连接的补强，从而在芯片封装结构的各个迭层的涨缩过程中，由于第一补强结构的存在能够提高第一芯片和第二芯片之间承受弯曲变形的拉应力的限度，从而减小芯片封装结构的翘曲变形，并且能够降低芯片与封装材料连接分层情况的发生。
在一种可能的实现方式中，一个或多个补强结构中的第二补强结构设置于第三芯片的一侧，所述第三芯片位于所述芯片封装结构的四周，所述第三芯片的一侧没有其 他芯片，所述第二补强结构覆盖所述第三芯片一侧的所述封装材料，并且所述第二补强结构在所述中介层上的投影与所述第三芯片存在交叠。这样，由于在设置了第二补强结构，其中第二补强结构设置在芯片封装结构的四周的第三芯片没有其他芯片的一侧，由于中介层上方在此处没有芯片仅有封装材料覆盖，因此在涨缩过程中，容易在该位置造成芯片封装结构的角翘，而在本申请的实施例中由于在该位置增加了第二补强结构，由于第二补强结构具有一定的强度，因此可以减小芯片封装结构的角翘。
在一种可能的实现方式中，补强结构包括层叠设置的阻挡层、电镀种子层和电镀金属层。该补强结构可以采用金属电镀方式形成。其中阻挡层的材料可以为金属单质或金属合金，例如：钛Ti、铬Cr、铝Al等金属单质，或者镍钒合金NiV等金属合金，其中，阻挡层的材料不易扩散至芯片中，阻挡层主要用于阻挡电镀种子层以及电镀金属层的材料扩散至芯片中，对芯片的器件性能造成影响。此外，阻挡层具有粘接性，能够将电镀种子层与芯片或封装材料粘接在一起。电镀种子层主要用作电镀电镀金属层的负极。
在一种可能的实现方式中，补强结构包括至少一层层叠设置的金属层。该补强结构可以采用金属蒸镀方式形成。金属层的材料可以为金属单质或金属合金，例如：铜Cu、铬Cr、金Au等金属单质，或者镍钒合金NiV、不锈钢(stainless steel)等金属合金。
在一种可能的实现方式中，补强结构包括层叠设置的金属垫层和焊料层。该补强结构可以采用金属焊料印刷方式形成，补强结构包括层叠设置的金属垫层和焊料层。其中，金属垫层可以采用对于焊料层的材料具有可焊性的金属材料。金属垫层可以为单层材料的金属材料，或者多层材料。例如，金属垫层可以采用包含阻挡层、电镀种子层的两层材料层。需要说明的是，焊料层的形成方式通常是通过金属焊料印刷方式将金属焊料印刷至金属垫层，然后通过高温将金属焊料熔接于金属垫层形成焊料层。
在一种可能的实现方式中，多个芯片中包含至少一个无效芯片。其中，在芯片布局空缺处填补额外的无效芯片，从而可以降低中介层上塑封材料的占比且利用无效芯片本身的高刚性来抵抗变形,进而达到降低翘曲的效果。
在一种可能的实现方式中，第一芯片和第二芯片之间的封装材料上的补强层沿任意两个相邻的芯片相对的方向的宽度大于任意两个相邻的芯片之间的最小距离。以确保第一补强结构同时与第一芯片以及第二芯片搭接。
在一种可能的实现方式中，还包括封装基板，其中，芯片通过中介层连接封装基板。
第二方面，提供一种芯片封装结构的制作方法，包括：在中介层上制作多个芯片；在所述芯片周围填充封装材料；在所述封装材料上设置一个或多个补强结构，所述一个或多个补强结构中的第一补强结构设置于相邻的第一芯片和第二芯片之间的所述封装材料上，所述第一补强结构覆盖所述第一芯片和所述第二芯片之间的封装材料，并且，所述第一补强结构在所述中介层上的投影与所述第一芯片以及所述第二芯片在所述中介层上的投影均存在交叠。
在一种可能的实现方式中，所述一个或多个补强结构中的第二补强结构设置于第三芯片的一侧，所述第三芯片位于所述芯片封装结构的四周，所述第三芯片的一侧没 有其他芯片，所述第二补强结构覆盖所述第三芯片一侧的所述封装材料，并且所述第二补强结构在所述中介层上的投影与所述第三芯片存在交叠。
在一种可能的实现方式中，所述在所述封装材料上设置一个或多个补强结构，包括：在所述封装材料上设置阻挡层和种子层；在所述种子层上设置光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的开窗区域；在所述开窗区域的所述种子层上制作金属层；对所述光刻胶进行剥离，并对所述一个或多个补强结构之外区域的所述阻挡层和种子层进行刻蚀。
在一种可能的实现方式中，所述在所述封装材料上设置一个或多个补强结构，包括：在所述封装材料上设置光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的遮蔽区域；制作覆盖所述光刻胶及所述开窗区域的金属层；对所述光刻胶以及所述光刻胶上的金属层进行剥离。
在一种可能的实现方式中，所述在所述封装材料上设置一个或多个补强结构，包括：在所述封装材料上设置金属垫层，其中所述金属垫层覆盖所述封装材料以及所述多个芯片；在所述金属垫层上设置光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的遮蔽区域；对未被所述遮蔽区域覆盖的所述金属垫层进行刻蚀，形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述遮蔽区域；剥离所述光刻胶；采用印刷工艺将金属焊料转印至所述一个或多个补强结构的图案；将所述金属焊料与所述金属垫层熔接，形成焊料层。
第三方面，提供一种电子设备，包括印刷电路板以及如上述的芯片封装结构；所述芯片封装结构与所述印刷电路板连接。
在一种可能的实现方式中，所述芯片封装结构还包括封装基板，所述芯片通过所述中介层连接所述封装基板；所述中介层通过所述封装基板与所述印刷电路板连接。
其中，第二方面、第三方面中任一种可能实现方式中所带来的技术效果可参见上述第一方面不同的实现方式所带来的技术效果，此处不再赘述。
图1为本申请的实施例提供的一种芯片封装结构的示意图；
图2为本申请的另一实施例提供的一种芯片封装结构的示意图；
图3为本申请的又一实施例提供的一种芯片封装结构的示意图；
图4为本申请的再一实施例提供的一种芯片封装结构的示意图；
图5为本申请的另一实施例提供的一种芯片封装结构的示意图；
图6为本申请的又一实施例提供的一种芯片封装结构的示意图；
图7为本申请的再一实施例提供的一种芯片封装结构的示意图；
图8为本申请的另一实施例提供的一种芯片封装结构的示意图；
图9为本申请的又一实施例提供的一种芯片封装结构的示意图；
图10为本申请的实施例提供的一种芯片封装结构的制作方法流程图；
图11为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图一；
图12为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图二；
图13为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图三；
图14为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图四；
图15为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图五；
图16为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图六；
图17为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图七；
图18为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图八；
图19为本申请的实施例提供的一种芯片封装结构的制作过程中的结构示意图九。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
此外，本申请中，“上”、“下”、“左”、“右”、“水平”以及“竖直”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
在本申请中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。
本申请实施例提供一种电子设备。该电子设备可以包括互补金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)图像传感器、NAND闪存、高带宽存储器、手机(mobile phone)、平板电脑(pad)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备等电子产品。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述电子设备可以包括芯片封装结构和印刷电路板(printed circuit board，PCB)，芯片封装结构与印刷电路板连接。
如图3、图4所示，芯片封装结构10包括中介层15，设置在中介层15上的多个芯片(11、12、19)。芯片封装结构10与印刷电路板连接。在芯片(11、12、19)的周围填充有封装材料13；这样，多个芯片(11、12、19)被封装材料13封装于中介层15上。
在一些实施例中，芯片封装结构10还可以包括微凸块(micro bump，ubump)16，中介层15可以通过多个微凸块16与芯片(11、12、19)连接。
此外，如图5所示，芯片封装结构10还可以包括封装基板18(例如，系统级封装(system in package，基板)，其中封装基板18包括但不限于有机基板、陶瓷基板、硅基板等。芯片(11、12、19)通过中介层15连接封装基板18。中介层15通过封装基板18与印刷电路板(图中未示出)连接。结合图5所示，中介层15可以包括 中介层基板151、分别设置在中介层基板151两侧的第一金属层152和第二金属层153，其中，第一金属层和第二金属层也称作重新布线层(redistribution layer，RDL)。中介层基板151上包括硅通孔TSV，第一金属层152中的线路通过硅通孔与第二金属层153中的线路连接。芯片(11、12、19)通过多个微凸块16与第一金属层152中的线路连接；第二金属层153通过连接件17与印刷电路板连接。这样一来，便可以实现芯片封装结构10与电子系统的通信连接。此处，连接件17可以是焊球或微凸块。
需要说明的是，本申请实施例中的芯片(11、12、19)可以是晶粒(也可以称为颗粒或裸芯片)(die)；也可以是晶圆(wafer)。可以理解的是，对晶圆进行切割得到的是晶粒。基于此，在一些实施例中，多个芯片(11、12、19)均为晶粒。在另一些实施例中，多个芯片(11、12、19)均为晶圆。在又一些实施例中，多个芯片(11、12、19)中的第一芯片11为晶圆，其它芯片为晶粒，等等。
进一步的，结合图3、图4、图5所示的芯片封装结构，芯片封装结构10还包括，一个或多个补强结构14(141、142)。
其中，一个或多个补强结构14中的第一补强结构141设置于相邻的第一芯片11和第二芯片12之间的封装材料13上，第一补强结构141覆盖第一芯片11和第二芯片12之间的封装材料13，并且，第一补强结构141在中介层15上的投影与第一芯片11以及第二芯片12在中介层15上的投影均存在交叠。例如：参照图4所示，第一补强结构141沿第一芯片11和第二芯片12相对的方向的宽度W1大于第一芯片11和第二芯片12之间的最小距离W2。结合图3、图4、图5所示，为了保证芯片的散热需求，该封装结构中，第一芯片11和第二芯片12的上表面(顶部)通常是露出封装材料13的。如果第一芯片11和第二芯片12的上表面(顶部)从封装材料13中暴露出来，那么，第一补强结构141跨接于第一芯片11和第二芯片12之间，第一补强结构141具体与第一芯片11的上表面(顶部)、第二芯片12的上表面(顶部)以及第一芯片11与第二芯片12之间的封装材料的上表面(顶部)接触。
由于本申请的实施例提供的芯片封装结构还包括补强结构，并且第一补强结构设置于第一芯片和第二芯片之间的封装材料上，同时由于第一补强结构在中介层上的投影与第一芯片以及第二芯片在中介层上的投影均存在交叠，因此第一补强结构同时与第一芯片以及第二芯片搭接，这样，第一芯片和第二芯片之间除了通过封装材料连接外，还通过第一补强结构实现了连接的补强，从而在芯片封装结构的各个迭层的涨缩过程中，由于第一补强结构的存在能够提高第一芯片和第二芯片之间承受弯曲变形的拉应力的限度，从而减小芯片封装结构的翘曲变形，并且能够降低芯片与封装材料连接分层情况的发生。
在一些实施例中，结合图3、图4、图5所示，一个或多个补强结构14中的第二补强结构142设置于第三芯片19的一侧，第三芯片19位于芯片封装结构10的四周，第三芯片13的一侧没有其他芯片，第二补强结构142覆盖第三芯片19一侧的封装材料13，并且第二补强结构142在中介层15上的投影与第三芯片19存在交叠。这样，由于设置了第二补强结构142，其中第二补强结构142设置在芯片封装结构10的四周的第三芯片13没有其他芯片的一侧，由于中介层15上方在此处没有芯片仅有封装材料覆盖，因此在涨缩过程中，容易在该位置造成芯片封装结构10的角翘，而在本申请 的实施例中由于在该位置增加了第二补强结构142，由于第二补强结构142具有一定的强度，因此可以减小芯片封装结构10的角翘。结合图3、图4、图5所示，为了保证芯片的散热需求，该封装结构中，第三芯片19的上表面(顶部)通常是露出封装材料13的。如果第三芯片19的上表面(顶部)从封装材料13中暴露出来，那么，第二补强结构142同时与第三芯片19的上表面(顶部)以及封装材料13的上表面(顶部)接触。
以下对补强结构的详细说明如下：
参照图6所示，该补强结构14可以采用金属电镀方式形成，补强结构14包括层叠设置的阻挡层L1(barrier)、电镀种子层L2(seed)和电镀金属层L3。其中阻挡层L1的材料可以为金属单质或金属合金，例如：钛Ti、铬Cr、铝Al等金属单质，或者镍钒合金NiV等金属合金，其中阻挡层L1的材料不易扩散至芯片中，阻挡层L1主要用于阻挡电镀种子层L2以及电镀金属层L3的材料扩散至芯片中，对芯片的器件性能造成影响。此外，阻挡层L1具有粘接性，能够将电镀种子层L2与芯片或封装材料粘接在一起。电镀种子层L2主要用作电镀的负极。例如，在本申请的实施例中可以采用铜Cu。可以先在阻挡层L1上制作一层铜质的电镀种子层L2，然后涂覆光刻胶，用光刻胶的开窗区域在电镀种子层L2上定义出进行电镀的图形，在光刻胶的开窗区域电镀出电镀金属层L3,电镀完成后,再进进行对光刻胶的剥离以及对光刻胶遮蔽区域的电镀种子层L2与阻挡层L1的金属的湿法蚀刻(具体过程可以参考下述的芯片封装结构的制作方法提供的实施例)。由于电镀时需要导电，因此必须在阻挡层L1表面覆盖一层铜质的电镀种子层L2用以导电，当电源加在铜(阳极)和电镀种子层(负极)之间时，阳极的铜发生反应转化成铜离子和电子，同时负极也发生反应，负极附近电镀种子层表面的铜离子与电子结合形成镀在电镀种子层表面的铜。以上主要以电镀铜形成电镀金属层L3为例进行说明，可以理解的是在本技术领域也可以采用其他适合电镀的金属制作电镀种子层L2和电镀金属层L3。
参照图7所示，该补强结构14可以采用沉积工艺(sputter)形成，补强结构14包括至少一层层叠设置的金属层。金属层的材料可以为金属单质或金属合金，例如：铜Cu、铬Cr、金Au等金属单质，镍钒合金NiV或者不锈钢(stainless steel)等金属合金。
参照图8所示，该补强结构14可以采用金属焊料印刷方式形成，补强结构14包括层叠设置的金属垫层L4和焊料层L5。其中，金属垫层L4可以采用对于焊料层L5的材料具有可焊性的金属材料。金属垫层L4可以为单层材料的金属材料，或者多层材料。例如，金属垫层L4可以采用包含图7中示出的阻挡层L1、电镀种子层L2的两层材料层。其中在采用阻挡层L1、电镀种子层L2作为金属垫层时，其选用的材料与图7的实施例类似，此处不再赘述。需要说明的是，焊料层L5的形成方式通常是通过金属焊料印刷方式将金属焊料(例如，焊锡膏(solder paste))印刷至金属垫层L4，然后通过高温将金属焊料熔接于金属垫层L4形成焊料层L5。
其中，基于不同的制程工艺，图6提供了采用金属电镀方式形成的补强结构14、图7提供了采用沉积工艺形成的补强结构，图8提供了采用金属焊料印刷方式形成的补强结构，相对于图6、图8提供的补强结构，图7对应的方案中直接采用沉积工艺 形成的补强结构具有更简单的层结构以及更简单的制作工艺。这样，在受限于不同的制程工艺时本申请的实施例提供了上述不同结构的补强结构，丰富了补强结构的形式。当然，本领域技术人员还可以基于其他制程工艺或者上述制程工艺的其他组合形式想到其他形式的补强结构，均应属于本申请的保护范围。
结合图9所示，在本申请的实施例中，多个补强结构可以连接在一起，如图9所示，芯片周围的多个补强结构连接在一起，在芯片的背面形成镂空，这样可以有效提高补强结构的整体性，提高补强结构的提拉作用。
此外，如图9所示，多个芯片中包含至少一个无效芯片(dummy die)19。其中，在芯片布局空缺处填补额外的无效芯片，从而可以降低中介层上塑封材料的占比且利用无效芯片本身的高刚性来抵抗变型,进而达到降低翘曲的效果。
本申请的实施例还提供了上述的芯片封装结构的制作方法，参照图10及图4所示，包括如下步骤：
101、在中介层15上设置多个芯片(11、12、19)。
其中结合图4所示，该步骤中主要是将芯片(11、12、19)通过微凸块16与中介层15上的第一重新布线层连接。
102、在芯片(11、12、19)周围填充封装材料13。
其中封装材料13可以采用EMC。
103、在封装材料13上设置一个或多个补强结构14。
需要说明的是，在执行步骤103之前需要对封装材料以及芯片背部进行研磨。其中研磨的目的是去除部分封装材料以及芯片背部的材料，从而使得器件厚度达到设计需求，此外，研磨的另一个目的时使得芯片的背部露出封装材料，以符合散热需求。此外，一个或多个补强结构14中的第一补强结构141设置于相邻的第一芯片11和第二芯片12之间的封装材料13上，第一补强结构141覆盖第一芯片11和第二芯片12之间的封装材料13，并且，第一补强结构141在中介层15上的投影与第一芯片11以及第二芯片12在中介层15上的投影均存在交叠。此外，一个或多个补强结构14中的第二补强结构142设置于第三芯片19的一侧，第三芯片19位于芯片封装结构10的四周，第三芯片19的一侧没有其他芯片，第二补强结构142覆盖第三芯片19一侧的封装材料13，并且第二补强结构142在中介层15上的投影与第三芯片19存在交叠。
在一个实施例中，可以采用金属电镀方式形成一个或多个补强结构，具体的参照图11-图13所示，芯片封装结构的制作方法包括如下步骤：
201、结合图11所示，在中介层15上设置多个芯片(11、12、19)。
202、结合图11所示，在芯片(11、12、19)周围填充封装材料13。
203、结合图11所示，制作覆盖封装材料13及多个芯片(11、12、19)的阻挡层L1。
204、结合图11所示，在阻挡层L1上制作电镀种子层L2。
其中，阻挡层L1和电镀种子层L2可以采用沉积工艺制作。
205、结合图12所示，在电镀种子层L2上设置光刻胶20(photo resist，PR)，通过光刻工艺在光刻胶20上形成一个或多个补强结构的图案，其中一个或多个补强结构的图案对应光刻胶的开窗区域。
其中，可以理解的是，为了实现第一补强结构同时与第一芯片以及第二芯片搭接，开窗区域的宽度需要横跨相邻的芯片，例如在芯片11和芯片12之间的封装材料13上的开窗区域的宽度需要大于芯片11和芯片12之间的距离。
206、结合图13所示，在开窗区域的电镀种子层L2上制作电镀金属层L3。
207、结合图6所示，对光刻胶20进行剥离，并对一个或多个补强结构14之外区域的阻挡层L1和电镀种子层L2进行刻蚀。最终形成如图6所示的芯片封装结构。
在该步骤207中，可以采用金属的湿法刻蚀工艺对一个或多个补强结构14之外区域的阻挡层L1和电镀种子层L2进行刻蚀。
在一个实施例中，可以采用沉积工艺形成一个或多个补强结构，具体的参照图14-图15所示，芯片封装结构的制作方法包括如下步骤：
301、结合图14所示，在中介层15上设置多个芯片(11、12、19)。
302、结合图14所示，在芯片(11、12、19)周围填充封装材料13。
303、结合图14所示，制作覆盖封装材料13及多个芯片(11、12、19)的光刻胶20，通过光刻工艺在光刻胶20上形成一个或多个补强结构的图案，其中一个或多个补强结构的图案对应光刻胶20的开窗区域。
其中，可以理解的是，为了实现第一补强结构同时与第一芯片以及第二芯片搭接，开窗区域的宽度需要横跨相邻的芯片，例如在芯片11和芯片12之间的封装材料13上的开窗区域的宽度需要大于芯片11和芯片12之间的距离。
304、结合图15所示，制作覆盖光刻胶20及开窗区域的金属层14。
其中，步骤304可以采用沉积工艺形成金属层14，例如可以采用PVD或蒸镀方式在光刻胶20及开窗区域沉积金属材料形成该金属层14。
305、对光刻胶20以及光刻胶20上的金属层14进行剥离，最终形成如图7所示的芯片封装结构。
在一个实施例中，可以采用金属焊料印刷方式形成一个或多个补强结构，具体的参照图16-图19所示，芯片封装结构的制作方法包括如下步骤：
401、结合图16所示，在中介层15上设置多个芯片(11、12、19)。
402、结合图16所示，在芯片(11、12、19)周围填充封装材料13。
403、结合图16所示，制作覆盖封装材料13及多个芯片(11、12、19)的金属垫层L4。
404、结合图17所示，在金属垫层L4上设置光刻胶20，通过光刻工艺在光刻胶20上形成一个或多个补强结构的图案，其中一个或多个补强结构的图案对应光刻胶的遮蔽区域。
其中，可以理解的是，为了实现第一补强结构同时与第一芯片以及第二芯片搭接，遮蔽区域的宽度需要横跨相邻的芯片，例如在芯片11和芯片12之间的封装材料13上的遮蔽区域的宽度需要大于芯片11和芯片12之间的距离。
405、结合图18所示，对未被遮蔽区域覆盖的金属垫层L4进行刻蚀。
406、结合图18所示，剥离光刻胶20。
407、结合图19所示，采用印刷工艺将金属焊料转印至一个或多个补强结构的图案。
具体的，可以采用模板(stencile)覆盖一个或多个补强结构的图案以外的区域，然后将金属焊料涂覆至一个或多个补强结构的图案上。
408、结合图8所示，将金属焊料与金属垫层L4熔接形成焊料层L5，最终形成如图8所示的芯片封装结构。
其中，使用上述芯片封装结构的制作方法制作上述的芯片封装结构时所带来的技术效果可参见上述芯片封装结构实施例中所描述的技术效果，此处不再赘述。此外，使用该上述芯片封装结构的制作方法可以任意定义补强结构的形状，可以做到补强结构分布面积的最小化。
在本申请的另一方面，还提供一种与计算机一起使用的非瞬时性计算机可读存储介质，该计算机具有用于创建制作上述芯片封装结构10的软件，该计算机可读存储介质上存储有一个或多个计算机可读数据结构，一个或多个计算机可读数据结构具有用于制造上文所提供的任意一个图示所提供的芯片封装结构10的控制数据，例如光掩膜数据。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (15)
- 一种芯片封装结构，其特征在于，包括中介层、设置在所述中介层上的多个芯片；在所述芯片的周围填充有封装材料；还包括，一个或多个补强结构；其中，所述一个或多个补强结构中的第一补强结构设置于相邻的第一芯片和第二芯片之间的所述封装材料上，所述第一补强结构覆盖所述第一芯片和所述第二芯片之间的封装材料，并且，所述第一补强结构在所述中介层上的投影与所述第一芯片以及所述第二芯片在所述中介层上的投影均存在交叠。
- 根据权利要求1所述的芯片封装结构，其特征在于，所述一个或多个补强结构中的第二补强结构设置于第三芯片的一侧，所述第三芯片位于所述芯片封装结构的四周，所述第三芯片的一侧没有其他芯片，所述第二补强结构覆盖所述第三芯片一侧的所述封装材料，并且所述第二补强结构在所述中介层上的投影与所述第三芯片存在交叠。
- 根据权利要求1或2所述的芯片封装结构，其特征在于，所述补强结构包括层叠设置的阻挡层、电镀种子层和电镀金属层。
- 根据权利要求1或2所述的芯片封装结构，其特征在于，所述补强结构包括至少一层层叠设置的金属层。
- 根据权利要求1或2所述的芯片封装结构，其特征在于，所述补强结构包括层叠设置的金属垫层和焊料层。
- 根据权利要求1-5任一项所述的芯片封装结构，其特征在于，所述多个芯片中包含至少一个无效芯片。
- 根据权利要求1-6任一项所述的芯片封装结构，其特征在于，所述第一补强结构沿所述第一芯片和所述第二芯片相对的方向的宽度大于所述第一芯片和所述第二芯片之间的最小距离。
- 根据权利要求1-7任一项所述的芯片封装结构，其特征在于，还包括封装基板，其中，所述芯片通过所述中介层连接所述封装基板。
- 一种芯片封装结构的制作方法，其特征在于，包括：在中介层上设置多个芯片；在所述芯片周围填充封装材料；在所述封装材料上设置一个或多个补强结构，所述一个或多个补强结构中的第一补强结构设置于相邻的第一芯片和第二芯片之间的所述封装材料上，所述第一补强结构覆盖所述第一芯片和所述第二芯片之间的所述封装材料，并且，所述第一补强结构在所述中介层上的投影与所述第一芯片以及所述第二芯片在所述中介层上的投影均存在交叠。
- 根据权利要求9所述的芯片封装结构的制作方法，其特征在于，所述一个或多个补强结构中的第二补强结构设置于第三芯片的一侧，所述第三芯片位于所述芯片封装结构的四周，所述第三芯片的一侧没有其他芯片，所述第二补强结构覆盖所述第三芯片一侧的所述封装材料，并且所述第二补强结构在所述中介层上的投影与所述第三芯片存在交叠。
- 根据权利要求9或10所述的芯片封装结构的制作方法，其特征在于，所述在所述封装材料上设置一个或多个补强结构，包括：制作覆盖所述封装材料及所述多个芯片的阻挡层；在所述阻挡层上制作电镀种子层；在所述电镀种子层上设置光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的开窗区域；在所述开窗区域的所述电镀种子层上制作电镀金属层；对所述光刻胶进行剥离，并对所述一个或多个补强结构之外区域的所述阻挡层和所述电镀种子层进行刻蚀。
- 根据权利要求9或10所述的芯片封装结构的制作方法，其特征在于，所述在所述封装材料上设置一个或多个补强结构，包括：制作覆盖所述封装材料及所述多个芯片的光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的开窗区域；制作覆盖所述光刻胶及所述开窗区域的金属层；对所述光刻胶以及所述光刻胶上的金属层进行剥离。
- 根据权利要求9或10所述的芯片封装结构的制作方法，其特征在于，所述在所述封装材料上设置一个或多个补强结构，包括：制作覆盖所述封装材料及所述多个芯片的金属垫层；在所述金属垫层上设置光刻胶，通过光刻工艺在所述光刻胶上形成所述一个或多个补强结构的图案，其中所述一个或多个补强结构的图案对应所述光刻胶的遮蔽区域；对未被所述遮蔽区域覆盖的所述金属垫层进行刻蚀；剥离所述光刻胶；采用印刷工艺将金属焊料转印至所述一个或多个补强结构的图案；将所述金属焊料与所述金属垫层熔接，形成焊料层。
- 一种电子设备，其特征在于，包括印刷电路板以及如权利要求1-8任一项所述的芯片封装结构；所述芯片封装结构与所述印刷电路板连接。
- 根据权利要求14所述的电子设备，其特征在于，所述芯片封装结构还包括封装基板，所述芯片通过所述中介层连接所述封装基板；所述中介层通过所述封装基板与所述印刷电路板连接。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/077734 WO2022178729A1 (zh) | 2021-02-24 | 2021-02-24 | 芯片封装结构及其制作方法、电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116868331A true CN116868331A (zh) | 2023-10-10 |
Family
ID=83048596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202180094183.6A Pending CN116868331A (zh) | 2021-02-24 | 2021-02-24 | 芯片封装结构及其制作方法、电子设备 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116868331A (zh) |
| WO (1) | WO2022178729A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8313984B2 (en) * | 2008-03-19 | 2012-11-20 | Ati Technologies Ulc | Die substrate with reinforcement structure |
| US9548273B2 (en) * | 2014-12-04 | 2017-01-17 | Invensas Corporation | Integrated circuit assemblies with rigid layers used for protection against mechanical thinning and for other purposes, and methods of fabricating such assemblies |
| US10573579B2 (en) * | 2017-03-08 | 2020-02-25 | Mediatek Inc. | Semiconductor package with improved heat dissipation |
| KR102404058B1 (ko) * | 2017-12-28 | 2022-05-31 | 삼성전자주식회사 | 반도체 패키지 |
| CN109659294B (zh) * | 2019-01-15 | 2021-10-29 | 江苏双聚智能装备制造有限公司 | 一种电力转换电路装置 |
| KR102653499B1 (ko) * | 2019-06-28 | 2024-03-29 | 삼성전자주식회사 | 반도체 패키지 |
-
2021
- 2021-02-24 WO PCT/CN2021/077734 patent/WO2022178729A1/zh active Application Filing
- 2021-02-24 CN CN202180094183.6A patent/CN116868331A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022178729A1 (zh) | 2022-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |