JP2017204643A - 半導体パッケージおよびその製造方法 - Google Patents

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Abstract

【課題】 カバー部材が半導体チップをカバーし、半導体チップ下部に形成された配線部と接触して電磁波の干渉現象を減らすことが可能であり、半導体パッケージの動作間ノイズを最小化して信号速度を向上させることができる半導体パッケージおよびその製造方法を開示する。【解決手段】 本発明の実施例に係る半導体パッケージは絶縁層及び配線層を含む複数の層を含む配線部、前記配線部上に実装され、前記配線層とボンディングパッドを通じて電気的に連結される半導体チップ、前記半導体チップおよび前記配線部の側面をカバーするカバー部材および前記カバー部材を密封する封止材を含む。【選択図】 図１

Description

本発明は半導体パッケージおよびその製造方法に関するもので、より詳細には半導体パッケージ別に電磁波の干渉現象を減らすことが可能な半導体パッケージおよびその製造方法に関するものである。
最近半導体素子は、工程技術の微細化および機能の多様化によって、チップサイズは減少し入出力端子の個数は増加することによって電極パッドのピッチはますます微細化されており、多様な機能の融合化が加速されるにつれて複数の素子を一つのパッケージ内に集積するシステムレベルパッケージング技術が台頭している。また、システムレベルパッケージング技術は動作間ノイズを最小化し信号速度を向上させるために、短い信号距離を維持できる３次元の積層技術形態に変化している。
最近電子部品の動作速度が速くなりまた多様な機能が付け加えられることによって部品間の電磁波干渉現象（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；ＥＭＩ）を減らすことが主な課題となっている。既存には印刷回路基板（ＰＣＢ）とコネクターにＥＭＩ遮蔽工程を適用していたが、個別パッケージにＥＭＩ遮蔽をすることに比べて遮蔽性能が劣り、全体システムの大きさが大きくなってしまう制約があるため、最近は核心チップに直接ＥＭＩ遮蔽技術を適用する方向に変化している。しかし、既存のウェハーレベルパッケージ（ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ；ＷＬＰ）の場合、ウェハーレベルで工程が完了するため遮蔽工程を別途挿入するのが難しく、遮蔽をするとしても個別パッケージ単位で工程をしなければならないため、費用の上昇を引き起こす。
例えば、特許文献１には基板に多数のチップを搭載し、ボンディングワイヤなどで基板とチップを電気的に連結する実装工程、チップの周りにエポキシなどでモールディング部を形成するモールディング工程、基板は残して各チップを囲むモールディング部を切断機で切断する１次切断工程、スパッタリングを通じてモールディング部の上面と側面に導電性物質の遮蔽膜を形成するスパッタリング工程、基板を切断して個別パッケージに分離する２次切断工程などの過程を含むスパッタリングで遮蔽膜を形成する方法に関して開示している。ただし、特許文献１による遮蔽膜を形成する方法はスパッタリングの後に基板を切断するため、基板の側面には遮蔽膜が形成されず、したがって基板の側面まで遮蔽膜を形成するための追加工程を遂行しなければならない問題点がある。
韓国登録特許第１０−０８７７５５１号（２００９．０１．０７公告）
本発明の実施例は電磁波の干渉現象を減らすことが可能な半導体パッケージを提供する。
また、このような半導体パッケージを製造する方法を提供する。
前記課題を解決するための本発明の一実施例に係る半導体パッケージは、
絶縁層及び配線層を含む複数の層を含む配線部、前記配線部上に実装され、前記配線層とボンディングパッドを通じて電気的に連結される半導体チップおよび前記半導体チップ、前記配線部の側面をカバーし、 少なくとも一つの配線層と接触するカバー部材および前記カバー部材を密封する封止材を含む。
また、本発明の一実施例によれば、前記配線部は、前記半導体チップの前記ボンディングパッドと接続される再配線層、前記半導体チップと前記再配線層間に配置された第１絶縁層、前記再配線層と接続されるバンプ下部金属層および前記再配線層および前記バンプ下部金属層間に配置された第２絶縁層を含むことができる。
また、本発明の一実施例によれば、前記バンプ下部金属層と接続される外部連結端子をさらに含むことができる。
また、本発明の一実施例によれば、前記カバー部材の側面は段差を有することができる。
また、本発明の一実施例によれば、前記カバー部材の段差は前記配線層と接触する領域で側面に突出され得る。
また、本発明の一実施例によれば、前記カバー部材はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽膜であり得る。
また、本発明の一実施例によれば、前記カバー部材は金属およびセラミックからなる群から選択されるいずれか一つ以上を含む伝導性物質を含むことができる。
また、本発明の一実施例によれば、前記カバー部材は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含むことができる。
また、本発明の一実施例によれば、前記半導体チップの一側または両側にハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）により形成された段差を有することができる。
また、本発明の一実施例によれば、前記配線層は前記段差をカバーし、前記カバー部材と接触することができる。
前記課題を解決するための本発明の一実施例に係る半導体パッケージの製造方法は、ボンディングパッドを含む半導体基板を提供する段階、前記半導体基板上に前記ボンディングパッドと接続する 絶縁層及び配線を含む複数の層を含む配線部 を形成する段階、前記半導体基板の一つ以上の領域を分離して一つ以上の半導体チップを形成する段階、前記半導体チップおよび前記配線部の側面をカバーし、 少なくとも一つの配線層と接触するカバー部材を形成する段階および前記カバー部材上に封止材を密封する段階を含む。
また、本発明の一実施例によれば、前記配線部を形成する段階は、前記ボンディングパッドが配置される前記半導体基板の一面に前記ボンディングパッドを露出する第１絶縁層を形成する段階、前記第１絶縁層上に前記ボンディングパッドと接続される再配線層を形成する段階、前記再配線層上に前記再配線層の一部を露出する第２絶縁層を形成する段階および前記第２絶縁層上に前記再配線層と接続されるバンプ下部金属層を形成する段階を含むことができる。
また、本発明の一実施例によれば、前記バンプ下部金属層と接続される外部連結端子を形成する段階をさらに含むことができる。
また、本発明の一実施例によれば、前記半導体チップを形成する段階前に、前記配線部が形成された前記半導体チップの前記配線部とキャリア基板が向き合うように前記キャリア基板上に前記半導体チップを配置する段階をさらに含むことができる。
また、本発明の一実施例によれば、前記カバー部材はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽物質を含むことができる。
また、本発明の一実施例によれば、前記遮蔽物質を利用してフィルムラミネーティング（ｆｉｌｍ ｌａｍｉｎａｔｉｎｇ）、ペーストプリンティング（ｐａｓｔｅ ｐｒｉｎｔｉｎｇ）、スプレーコート（ｓｐｒａｙ ｃｏａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）およびプレーティング（ｐｌａｔｉｎｇ）からなる群から選択されるいずれか一つ以上の工程を通じて前記カバー部材を形成することができる。
また、本発明の一実施例によれば、前記カバー部材は金属およびセラミックからなる群から選択されるいずれか一つ以上を含む伝導性物質を含むことができ、前記カバー部材は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含むことができる,
また、本発明の一実施例によれば、前記配線部を形成する段階は、前記半導体基板をハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）する段階をさらに含むことができる。
本発明の実施例に係る半導体パッケージによれば、カバー部材が半導体チップをカバーし、半導体チップ下部に形成された配線部と接触して電磁波の干渉現象を減らすことが可能であり、半導体パッケージの動作間ノイズを最小化して信号速度を向上させることができる。
また、半導体チップの個別単位ではないウェハーレベルでカバー部材を形成することによって、製造工程が単純となり、工程費用を減少させることができ、ハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）工程を追加して配線部とカバー部材の接触面積を増加させて電磁波の干渉現象をさらに容易に減らすことができる。
また、カバー部材を半導体チップにコーティングすることによって、半導体チップを機械的に保護し、追加の密封材を通じて半導体チップを機械的に保護し、熱を放出するなどの機能を遂行することができる。
本発明の一実施例に係る半導体パッケージを説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 図１の半導体パッケージを製造する方法を説明するための断面図。 本発明の一実施例に係る半導体パッケージを説明するための断面図。 本発明の一実施例に係る半導体パッケージを説明するための断面図。
以下では本発明の実施例を添付図面を参照して詳細に説明する。下記で紹介する実施例は本発明が属する技術分野で通常の知識を有した者に本発明の思想を十分に伝達するために提示するものに過ぎず、本発明が提示する実施例のみに限定されるものではない。本発明は他の実施形態にも具体化することができる。本発明を明確に説明するために説明と関係のない部分は図面で省略し、図面において、構成要素の幅、長さ、厚さなどは便宜のために誇張しれて表現され得る。明細書全体に亘って同じ参照番号は同じ構成要素を表わす。また、以下で使われる用語のうち「および／または」は該当列挙された項目のうちいずれか一つおよび一つ以上のすべての組合わせを含む。
図１は本発明の一実施例に係る半導体パッケージを説明するための断面図である。図１を参照して、本発明の一実施例に係る半導体パッケージ１００を説明する。
前記半導体パッケージ１００は半導体チップ１０、配線部２０、外部連結端子３０、カバー部材４０および封止材５０を含む。
前記半導体チップ１０は前記配線部２０上に実装され、前記配線層２０とボンディングパッド１１を通じて電気的に連結される。
例えば、前記半導体チップ１０は集積回路（ＤｉｅまたはＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であり得る。または前記半導体チップ１１０はメモリーチップであるかロジックチップであり得る。例えば、前記メモリーチップはディーラム（ＤＲＡＭ）、エスラム（ＳＲＡＭ）、フラッシュ（ｆｌａｓｈ）、ピーラム（ＰＲＡＭ）、アールイーラム（ＲｅＲＡＭ）、エフイーラム（ＦｅＲＡＭ）またはエムラム（ＭＲＡＭ）などを含むことができる。例えば、前記ロジックチップはメモリーチップを制御する制御器であり得る。
図示してはいないが、一つのパッケージの中に二以上の半導体チップ（図示されず）が設けられ得る。複数の半導体チップは互いに同じ種類または異なる種類のものであり得る。例えば、複数の半導体チップが異なる種類のもので設けられるものの、互いに電気的に連結されて一つのシステムで動作するシステムインパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＳｉＰ）であり得る。例えば、一つの半導体チップは直接回路であり、他の半導体チップは能動素子または受動素子であり得る。
図示してはいないが、半導体チップ１０は回路が形成される活性領域を含む活性面、そして活性面の反対面である非活性面を有することができる。
活性面には外部と信号を交換するためのボンディングパッド１１が形成され得る。この場合、前記ボンディングパッド１１は前記半導体チップ１０と一体形成され、ボンディングパッド１１と活性面は同一平面で設けられ得る。
これとは違って、半導体チップと一体形成されるボンディングパッドではない半導体チップ１０の一面に付着されるバンプであり得る。例えば、バンプは銅ピラーバンプ（Ｃｕ ｐｉｌｌａｒ ｂｕｍｐ）またはソルダーバンプ（Ｓｏｌｄｅｒ ｂｕｍｐ）であり得る。
前記配線部２０は絶縁層および配線層を含む。前記配線部２０は半導体チップ１０と後述する外部連結端子３０を互いに電気的に連結することができる。
例えば、前記配線部２０は、第１絶縁層２１、再配線層２２、第２絶縁層２３およびバンプ下部金属層２４を含むことができる。
例えば、前記第１絶縁層２１は前記半導体チップ１０と前記再配線層２２の間に配置され得る。前記再配線層２２は前記半導体チップ１０の前記ボンディングパッド１１と接続され得る。前記第２絶縁層２３は前記再配線層２２および前記バンプ下部金属層２４の間に配置され得る。前記バンプ下部金属層２４は前記再配線層２２と接続され得る。
前記配線部２０は金属配線の再配置工程で形成することができる。例えば、ボンディングパッド１１が形成された半導体ウェハーの一面、すなわち活性面にフォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）工程とメッキ工程を利用して微細パターンの金属配線を形成することができる。
配線部２０は絶縁層２１、２３、再配線層２２およびバンプ下部金属層２４を含むことができる。
前記再配線層２２および前記バンプ下部金属層２４は導電性物質を含み、例えば金属を含むことができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）またはこれらの合金を含むことができる。
前記第１絶縁層２１および前記第２絶縁層２３は有機または無機絶縁物質を含むことができる。前記第１絶縁層２１および前記第２絶縁層２３は、例えば、エポキシ樹脂などの有機絶縁物質を含むことができ、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）などの無機絶縁物質を含むことができる。
また、前記再配線層２２は前記半導体チップ１０の前記ボンディングパッド１１に接続され、前記バンプ下部金属層２４は再配線層２２に連結され、前記外部連結端子３０に接続され得る。そして、前記再配線層２２および前記バンプ下部金属層２４は前記第１絶縁層２１および前記第２絶縁層２３上にそれぞれ金属パターニング（ｍｅｔａｌ ｐａｔｔｅｒｎｉｎｇ）工法で形成され得る。
また、前記第１絶縁層２１および前記第２絶縁層２３は絶縁コーティング（Ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）で形成され得る。
前記配線部２０は前記半導体チップ１０を再配線して回路を形成することができる。
例えば、前記外部連結端子３０は前記バンプ下部金属層２４と接続され得る。したがって、前記半導体チップ１０と互いに電気的に連結されて電気的信号の入出力が可能である。
前記外部連結端子３０は前記配線部２０と電気的に連結され、半導体パッケージ１００が外部回路または他の半導体パッケージ（図示されず）に接続されるための媒介として使われ得る。例えば、前記外部連結端子３０は一側が前記バンプ下部金属層２４に接続され、他側が外部に露出され得る。
図面には前記外部連結端子３０の一例として、ソルダーボールを図示したが、ソルダーバンプなどであり得る。そして、外部連結端子３０はソルダー以外の他の素材によっても設けられ得る。
また、外部連結端子３０の表面には有機物コーティングまたは金属メッキなどの表面処理が遂行されて表面が酸化されることを防止することができる。例えば、有機物コーティングはＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ Ｐｒｅｓｅｒｖａｔｉｏｎ）コーティングであり得、金属メッキは金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはシルバー（Ａｇ）メッキなどで処理され得る。
前記カバー部材４０は前記半導体チップ１０および前記配線部２０の側面をカバーし、前記再配線層２２と接触することができる。
例えば、前記カバー部材４０の側面は段差を有することができる。
このとき、前記カバー部材４０の段差は前記再配線層２２と接触する領域で側面に突出したものであり得る。
前記カバー部材４０をウェハーレベルではなく個別パッケージレベルで形成する時、前記カバー部材４０の段差は形成されない。
個別パッケージレベルでカバー部材をスパッタリング、スプレーコートなどの工程で形成する場合、このような工程はパッケージの側面に均一なカバー部材を形成し難い。すなわち、カバー部材のステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が劣位となり、配線層との短絡が発生するため、ＥＭＩ遮蔽という目的を達成することができなくなる。それだけでなく、仮にステップカバレッジのためにカバー部材の厚さを増加させることになると、半導体パッケージの全体厚さが厚くなる問題点がある。
前記カバー部材４０は前記半導体チップ１０を外部から保護するように設けられ得る。例えば、前記カバー部材４０は前記半導体チップ１０の非活性面と側面を覆うように設けられ得る。特に、前記再配線層２２が外部に露出しないように前記第１絶縁層２１および前記第２絶縁層２３の側面をすべて覆うことができる。
前記カバー部材４０は前記半導体チップ１０の厚さに比べて薄い膜で設けられることによって前記半導体パッケージ１００のスリム化が可能である。
前記カバー部材４０はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽膜であり得る。例えば、前記カバー部材４０は金属およびセラミックからなる群から選択されるいずれか一つ以上を含む伝導性物質を含むことができ、具体的には、前記カバー部材４０は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含むことができる。
また、図面には一層のカバー部材４０が半導体チップ１０を密封するものを図示したが、これとは違って、カバー部材４０は互いに異なる機能を具備する二以上の部材を連続的にコーティングして形成することができる。例えば、ＥＭＩ遮蔽機能がある素材で半導体チップ１０を囲むようにコーティングした後、その上にさらに高強度の素材でコーティングすることができる。
前記封止材５０は前記カバー部材４０を密封することができる。
前記封止材５０は半導体チップ１０と配線部２０を一体化するようにモールディングすることができる。前記封止材５０は絶縁物を含むことができ、例えばエポキシモールディングコンパウンド（ｅｐｏｘｙ ｍｏｌｄ ｃｏｍｐｏｕｎｄ、ＥＭＣ）または封止材（ｅｎｃａｐｓｕｌａｎｔ）を含むことができる。
前記封止材５０は流動性がある状態で注入された後、高温環境で硬化することができる。例えば、前記封止材５０を加熱するとともに加圧する過程を含むことができ、このとき、真空工程を追加して前記封止材５０の内部のガスなどを除去することができる。前記封止材５０が硬化されながら半導体チップ１０と配線部２０は一体化して一つの構造体をなす。
前記封止材５０は前記カバー部材４０の全面を囲むように設けられ得る。そして、前記封止材５０が密封された後で半導体パッケージ１００は断面が長方形状に設けられ得る。
前記カバー部材４０および前記封止材５０が同時に設けられる場合、両方は互いに異なる機能を遂行することができる。例えば、前記カバー部材４０はＥＭＩを遮蔽する機能を遂行し、前記封止材５０は半導体パッケージ１００を機械的に保護する機能を遂行することができる。それだけでなく、前記封止材５０は隣接する半導体パッケージとの通電を防止することができる。
前記封止材５０は、前記カバー部材４０で十分に半導体チップ１０が目的する機械的強度を満足できる場合、これは省略することができる。
図２〜図１３は図１の半導体パッケージを製造する方法を説明するための断面図である。
図１〜図１３を参照して、本発明の一実施例に係る半導体パッケージ１００を製造する方法を説明する。図１で半導体チップを説明した内容と重複する内容は簡略にするか省略する。
図２は半導体基板１０を準備する過程を、図３は第１絶縁層２１を形成する過程を、図４は再配線層２２を形成する過程を図示する。図２を参照すれば、ボンディングパッド１１が形成された半導体基板１０を提供する。前記半導体基板１０は、集積回路（ＤｉｅまたはＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、メモリーチップまたはロジックチップを形成するためのものであり得る。前記半導体基板１０はウェハーレベル（ｗａｆｅｒ ｌｅｖｅｌ）で設けられ得る。
図３を参照すれば、前記半導体基板１０の活性面、すなわち前記ボンディングパッド１１が形成された前記半導体基板１０の一面上に第１絶縁層２１を形成する。前記第１絶縁層２１は前記半導体基板１０の一面に絶縁物質をコーティングした後、食刻工程を通じて前記ボンディングパッド１１を露出するホール（ｈｏｌｅ）を有することができる。
図４を参照すれば、前記第１絶縁層２１上に再配線層２２を形成する。前記再配線層２２は前記ボンディングパッド１１と接続される。前記再配線層２２は前記第１絶縁層２１上に金属物質をコーティングした後、フォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）工程などを経て金属パターンを形成することができる。
例えば、前記再配線層２２は一般のメッキ工程を経てコーティングされるか、ビアフィル（Ｖｉａ Ｆｉｌｌ）メッキ工程を経てコーティングされ得る。
図５は第２絶縁層２３を形成する過程を、図６はバンプ下部金属層２４を形成する過程を、図７は半導体基板１０をカッティングして半導体チップ１０単位に分離する過程を図示する。図５を参照すれば、前記再配線層２２上に第２絶縁層２３を形成する。前記第２絶縁層２３は前記再配線層２２上に絶縁物質をコーティングした後、食刻工程を通じて前記再配線層２２の一部を露出するホール（ｈｏｌｅ）を有することができる。
図６を参照すれば、前記第２絶縁層２３上にバンプ下部金属層２４を形成する。前記バンプ下部金属層２４は前記再配線層２２と接続される。前記バンプ下部金属層２４は前記第２絶縁層２３上に金属物質をコーティングした後、フォトレジスト（ｐｈｏｔｏｒｅｓｉｓｔ）工程などを経て金属パターンを形成することができる。
図７を参照すれば、前記配線層および前記絶縁層を含む配線部２０が形成された半導体基板１０をカッティングして半導体チップ１０単位に分離する。
すなわち、前記半導体基板１０の一つ以上の領域を分離して一つ以上の半導体チップ１０を形成する。
図８は半導体チップ１０単位をキャリア基板に配置する過程を、図９はカバー部材を形成する過程を、図１０は封止材を密封する過程を図示する。図８を参照すれば、前記配線部２０が形成された前記半導体チップ１０の前記配線部２０とキャリア基板（Ｓ）が向き合うように前記キャリア基板（Ｓ）上に前記半導体チップ１０を配置する。前記キャリア基板（Ｓ）はウェハーレベル（ｗａｆｅｒ ｌｅｖｅｌ）ないしパネルレベル（ｐａｎｅｌ ｌｅｖｅｒ）で設けられ得る。
前記キャリア基板（Ｓ）は固形（ｒｉｇｉｄ ｔｙｐｅ）の材料であり得、例えば、モールド成形物ないしポリイミドテープ（ｐｏｌｙｉｍｉｄｅ ｔａｐｅ）などの材料を使うことができる。
そして、前記キャリア基板（Ｓ）の一面には前記半導体チップ１０を密着させるための接着層（Ａ）がさらに配置され得る。前記接着層（Ａ）は両面接着フィルムをつかうことができ、一面が前記キャリア基板（Ｓ）上に付着されて固定され、他面に前記半導体チップ１０が付着され得る。
図９を参照すれば、前記半導体チップ１０および前記配線部２０をカバーするカバー部材４０を形成する。前記カバー部材４０は前記半導体チップ１０の上面および側面、そして、前記配線部２０の側面をカバーする。前記カバー部材４０は前記配線層２０と接触し、より具体的には前記配線層２０の前記再配線層２２と接触することができる。
前記カバー部材４０は前記半導体チップ１０を外部から保護するように設けられ得る。例えば、前記カバー部材４０は前記半導体チップ１０の非活性面と側面を覆うように設けられ得る。特に、前記再配線層２２が外部に露出しないように前記第１絶縁層２１および前記第２絶縁層２３の側面をすべて覆うことができる。
前記カバー部材４０はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽物質を含むことができる。前記カバー部材４０を形成する方法はこれに限定されないが、例えば、前記遮蔽物質を利用してフィルムラミネーティング（ｆｉｌｍ ｌａｍｉｎａｔｉｎｇ）、ペーストプリンティング（ｐａｓｔｅ ｐｒｉｎｔｉｎｇ）、スプレーコート（ｓｐｒａｙ ｃｏａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）およびプレーティング（ｐｌａｔｉｎｇ）からなる群から選択されるいずれか一つ以上の工程を通じて前記カバー部材４０を形成することができる。
例えば、前記カバー部材４０は金属およびセラミックからなる群から選択されるいずれか一つ以上を含む伝導性物質を含むことができ、具体的には、前記カバー部材４０は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含むことができる。
図１０を参照すれば、前記カバー部材４０上に封止材５０を密封する。
前記封止材５０は半導体チップ１０と配線部２０を一体化するようにモールディングすることができる。前記封止材５０は絶縁物を含むことができ、例えばエポキシモールディングコンパウンド（ｅｐｏｘｙ ｍｏｌｄ ｃｏｍｐｏｕｎｄ、ＥＭＣ）または封止材（ｅｎｃａｐｓｕｌａｎｔ）を含むことができる。
前記封止材５０は流動性がある状態で注入された後、高温環境で硬化することができる。例えば、前記封止材５０を加熱するとともに加圧する過程を含むことができ、このとき、真空工程を追加して前記封止材５０の内部のガスなどを除去することができる。前記封止材５０が硬化されながら半導体チップ１０と配線部２０は一体化して一つの構造体をなす。
前記カバー部材４０および前記封止材５０が同時に設けられる場合、両方は互いに異なる機能を遂行することができる。例えば、前記カバー部材４０はＥＭＩを遮蔽する機能を遂行し、前記封止材５０は半導体パッケージ１００を機械的に保護する機能を遂行することができる。
前記封止材５０は、前記カバー部材４０で十分に半導体チップ１０が目的する機械的強度を満足できる場合、これは省略することができる。
図１１はキャリア基板（Ｓ）を除去する過程を、図１２は外部連結端子３０を形成する過程を、図１３は個別半導体チップ１０単位でカッティングして分離する過程を図示する。図１１を参照すれば、前記キャリア基板（Ｓ）に半導体チップ１０単位で付着された半導体チップ１０を分離する。このとき、前記半導体チップ１０の配線部２０と接着された接着層（Ａ）も前記キャリア基板（Ｓ）と同時に除去され得る。
図１２を参照すれば、前記半導体チップ１０の配線部２０のバンプ下部金属層２４上に外部連結端子３０を形成する。例えば、前記外部連結端子３０は前記バンプ下部金属層２４と接続され得る。
前記外部連結端子３０は前記配線部２０と電気的に連結され、半導体パッケージ１００が外部回路または他の半導体パッケージ（図示されず）に接続されるための媒介として使われ得る。例えば、前記外部連結端子３０は一側が前記バンプ下部金属層２４に接続され、他側が外部に露出され得る。
図面には前記外部連結端子３０の一例として、ソルダーボールを図示したが、ソルダーバンプなどであり得る。そして、外部連結端子３０はソルダー以外の他の素材でも設けられ得る。
また、外部連結端子３０の表面には有機物コーティングまたは金属メッキなどの表面処理が遂行されて表面が酸化することを防止することができる。例えば、有機物コーティングはＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ Ｐｒｅｓｅｒｖａｔｉｏｎ）コーティングであり得、金属メッキは金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、またはシルバー（Ａｇ）メッキなどで処理され得る。
図１３を参照すれば、個別半導体チップ１０単位でカッティングして分離して半導体チップ１０の最終製品を完成する。
図１４は本発明の一実施例に係る半導体パッケージ２００を説明するための断面図である。図１４を参照すれば、半導体パッケージ２００は、絶縁層２１、２３および配線層２４、２５を含む配線部２０、前記配線部２０上に実装され、前記配線層２４、２５とボンディングパッド１１を通じて電気的に連結される半導体チップ１０および前記半導体チップ１０および前記配線部２０の側面をカバーし、前記配線層２４、２５と接触するカバー部材４０を含む。
前記配線部２０は、前記半導体チップ１０の前記ボンディングパッド１１と接続される再配線層２５および前記半導体チップ１０と前記再配線層２５の間に配置された第１絶縁層２１を含む。
前記半導体チップ１０および前記第１絶縁層２１の一側または両側にハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）により形成された段差を有するが、前記再配線層２５は前記段差をカバーし、前記カバー部材４０と接触する。例えば、前記再配線層２５は一般のメッキ工程を経てコーティングされ得、以後食刻されて金属パターンに形成され得る。
このように半導体チップ１０および前記第１絶縁層２１の一側または両側に段差を形成してこのような段差を前記再配線層２５がカバーするように形成することによって、前記再配線層２５の側面の面積を増加することができ、前記再配線層２５が今後形成される前記カバー部材４０と接触する面積を増加させることができる。これにより、より効率的にＥＭＩの遮蔽が可能な長所がある。
図１５は本発明の一実施例に係る半導体パッケージ３００を説明するための断面図である。
図１４を参照すれば、半導体パッケージ２００は、絶縁層２１、２３および配線層２４、２６を含む配線部２０、前記配線部２０上に実装され、前記配線層２４、２６とボンディングパッド１１を通じて電気的に連結される半導体チップ１０および前記半導体チップ１０および前記配線部２０の側面をカバーし、前記配線層２４、２６と接触するカバー部材４０を含む。
前記配線部２０は、前記半導体チップ１０の前記ボンディングパッド１１と接続される再配線層２６および前記半導体チップ１０と前記再配線層２６の間に配置された第１絶縁層２１を含む。
前記半導体チップ１０および前記第１絶縁層２１の一側または両側にハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）により形成された段差を有するが、前記再配線層２６は前記段差をカバーし、前記カバー部材４０と接触する。例えば、前記再配線層２６はビアフィル（Ｖｉａ Ｆｉｌｌ）メッキ工程を経てコーティングされ得、以後食刻されて金属パターンに形成され得る。
このように半導体チップ１０および前記第１絶縁層２１の一側または両側に段差を形成してこのような段差を前記再配線層２６がカバーするように形成することによって、前記再配線層２６の側面の面積を増加することができ、前記再配線層２６が今後形成される前記カバー部材４０と接触する面積を増加させることができる。これにより、より効率的にＥＭＩの遮蔽が可能な長所がある。
本発明は添付された図面に図示された一実施例を参照して説明されたが、これは例示的なものに過ぎず、当該技術分野で通常の知識を有した者であればこれから多様な変形および均等な他の実施例が可能であることが理解できるであろう。したがって、本発明の真の範囲は添付された特許請求の範囲によってのみ定められるべきである。
１００、２００、３００：半導体パッケージ
１０：半導体チップ
１１：ボンディングパッド
２０：配線部
２１、２３：絶縁層
２２、２５、２６：再配線層
２４：バンプ下部金属層
３０：外部連結端子
４０：カバー部材
５０：封止材
Ｓ： キャリア基板
Ａ： 接着層

Claims (17)

  1. 絶縁層及び配線層を含む複数の層を含む配線部 ；
    前記配線部上に実装され、前記配線層とボンディングパッドを通じて電気的に連結される半導体チップ；
    前記半導体チップおよび前記配線部の側面をカバーし,少なくとも一つの配線層と接触するカバー部材；および
    前記カバー部材を密封する封止材を含む、半導体パッケージ。
  2. 前記配線部は、
    前記半導体チップの前記ボンディングパッドと接続される再配線層；
    前記半導体チップと前記再配線層間に配置された第１絶縁層；
    前記再配線層と接続されるバンプ下部金属層；および
    前記再配線層および前記バンプ下部金属層間に配置された第２絶縁層を含む、請求項１に記載の半導体パッケージ。
  3. 前記バンプ下部金属層と接続される外部連結端子をさらに含む、請求項２に記載の半導体パッケージ。
  4. 前記カバー部材の側面は段差を有する、請求項１に記載の半導体パッケージ。
  5. 前記カバー部材の段差は前記配線層と接触する領域で側面に突出した、請求項４に記載の半導体パッケージ。
  6. 前記カバー部材はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽膜である、請求項１に記載の半導体パッケージ。
  7. 前記カバー部材は金属およびセラミックからなる群から選択されるいずれか一つ以上を含み、
    前記カバー部材は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含む、請求項１に記載の含む半導体パッケージ。
  8. 前記半導体チップの一側または両側にハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）により形成された段差を有する、請求項１に記載の半導体パッケージ。
  9. 前記配線層は前記段差をカバーし、前記カバー部材と接触する、請求項８に記載の半導体パッケージ。
  10. ボンディングパッドを含む半導体基板を提供する段階；
    前記半導体基板上に前記ボンディングパッドと接続する 絶縁層及び配線層を含む複数の層を含む配線部を形成する段階；
    前記半導体基板の一つ以上の領域を分離して一つ以上の半導体チップを形成する段階；
    前記半導体チップおよび前記配線部の側面をカバーし, 少なくとも一つの配線層と接触するカバー部材を形成する段階；および
    前記カバー部材上に封止材を密封する段階を含む、半導体パッケージの製造方法。
  11. 前記配線部を形成する段階は、
    前記ボンディングパッドが配置される前記半導体基板の一面に前記ボンディングパッドを露出する第１絶縁層を形成する段階；
    前記第１絶縁層上に前記ボンディングパッドと接続される再配線層を形成する段階；
    前記再配線層上に前記再配線層の一部を露出する第２絶縁層を形成する段階；および
    前記第２絶縁層上に前記再配線層と接続されるバンプ下部金属層を形成する段階を含む、請求項１0に記載の半導体パッケージの製造方法。
  12. 前記バンプ下部金属層と接続される外部連結端子を形成する段階をさらに含む、請求項１1に記載の半導体パッケージの製造方法。
  13. 前記半導体チップを形成する段階前に、
    前記配線部が形成された前記半導体チップの前記配線部とキャリア基板が向き合うように前記キャリア基板上に前記半導体チップを配置する段階をさらに含む、請求項１0に記載の半導体パッケージの製造方法。
  14. 前記カバー部材はＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）を遮蔽できる遮蔽物質を含む、請求項１0に記載の半導体パッケージの製造方法。
  15. 前記遮蔽物質を利用してフィルムラミネーティング（ｆｉｌｍ ｌａｍｉｎａｔｉｎｇ）、ペーストプリンティング（ｐａｓｔｅ ｐｒｉｎｔｉｎｇ）、スプレーコート（ｓｐｒａｙ ｃｏａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）およびプレーティング（ｐｌａｔｉｎｇ）からなる群から選択されるいずれか一つ以上の工程を通じて前記カバー部材を形成する、請求項１4に記載の半導体パッケージの製造方法。
  16. 前記カバー部材は金属およびセラミックからなる群から選択されるいずれか一つ以上を含む伝導性物質を含む、請求項１0に記載の半導体パッケージの製造方法。
  17. 前記カバー部材は銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）およびチタニウム（Ｔｉ）からなる群から選択されるいずれか一つ以上を含む、 前記配線部を形成する段階は、
    前記半導体基板をハーフ−ソーイング（ｈａｌｆ−ｓａｗｉｎｇ）する段階をさらに含む、請求項１0に記載の半導体パッケージの製造方法。
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