JP2016072493A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2016072493A
JP2016072493A JP2014201766A JP2014201766A JP2016072493A JP 2016072493 A JP2016072493 A JP 2016072493A JP 2014201766 A JP2014201766 A JP 2014201766A JP 2014201766 A JP2014201766 A JP 2014201766A JP 2016072493 A JP2016072493 A JP 2016072493A
Authority
JP
Japan
Prior art keywords
magnetic shield
shield material
lower magnetic
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014201766A
Other languages
English (en)
Other versions
JP2016072493A5 (ja
JP6353763B2 (ja
Inventor
直 荒井
Sunao Arai
直 荒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014201766A priority Critical patent/JP6353763B2/ja
Priority to US14/870,084 priority patent/US9466784B2/en
Publication of JP2016072493A publication Critical patent/JP2016072493A/ja
Publication of JP2016072493A5 publication Critical patent/JP2016072493A5/ja
Application granted granted Critical
Publication of JP6353763B2 publication Critical patent/JP6353763B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/80Constructional details
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15182Fan-in arrangement of the internal vias
    • H01L2924/15184Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Hall/Mr Elements (AREA)

Abstract

【課題】外部磁界が素子へ影響を与えることを抑制可能な半導体装置等を提供する。
【解決手段】本半導体装置は、配線基板と、前記配線基板上に設けられた下側磁気シールド材と、前記下側磁気シールド材上に搭載された、磁気記憶素子を有する半導体チップと、前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に設けられた、上側磁気シールド材と、を有し、前記下側磁気シールド材と前記上側磁気シールド材とが直接接している。
【選択図】図1

Description

本発明は、半導体装置及びその製造方法に関する。
近年、不揮発性メモリであるMRAM(Magnetoresistive Random Access Memory)が注目されている。MRAMは、揮発性メモリであるDRAM(Dynamic Random Access Memory)やSRAM(Static Random Access Memory)とは異なり、通電されていなくても記憶を保持することができる。そのため、電源投入後の立ち上がり時間が早い。又、MRAMではノーマリーオフが可能なため、DRAMやSRAMに比べて消費電力が劇的に小さくなる。
このように、MRAMは優れた特徴を有しているが、外部磁界の影響が素子(半導体チップ)に及ばないように磁性シールドしないと動作させることができない。そのため、DRAMやSRAMのパッケージとは異なり、MRAMのパッケージでは磁性シールド材で素子を覆うことが必須である。
磁性シールド材を備えたMRAMのパッケージとしては、例えば、素子を挟むように第1磁気シールド材と第2磁気シールド材とを配置し、第1磁気シールド材と第2磁気シールド材とを樹脂を介して接続する構造が提案されている(例えば、特許文献1参照)。
特開2013−207059号公報
しかしながら、一般に磁気シールド材と比べて樹脂の透磁率は低いため、第1磁気シールド材と第2磁気シールド材との間に樹脂が介在していると、樹脂の部分で磁気の流れが止まり、結果として、外部磁界が素子へ影響を与えることを抑制できなくなる。
本発明は、上記の点に鑑みてなされたものであり、外部磁界が素子へ影響を与えることを抑制可能な半導体装置等を提供することを課題とする。
本半導体装置は、配線基板と、前記配線基板上に設けられた下側磁気シールド材と、前記下側磁気シールド材上に搭載された、磁気記憶素子を有する半導体チップと、前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に設けられた、上側磁気シールド材と、を有し、前記下側磁気シールド材と前記上側磁気シールド材とが直接接していることを要件とする。
開示の技術によれば、外部磁界が素子へ影響を与えることを抑制可能な半導体装置等を提供できる。
第1の実施の形態に係る半導体装置を例示する図である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その1)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その2)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その3)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その4)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その5)である。 第1の実施の形態に係る半導体装置の製造工程を例示する図(その6)である。 第2の実施の形態に係る半導体装置を例示する図である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その1)である。 第2の実施の形態に係る半導体装置の製造工程を例示する図(その2)である。 第1の実施の形態の変形例1に係る半導体装置を例示する図である。 第1の実施の形態の変形例1に係る半導体装置の製造工程を例示する図である。 第1の実施の形態の変形例2に係る半導体装置を例示する図である。 上側磁気シールド材のバリエーションについて例示する斜視図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第1の実施の形態〉
[第1の実施の形態に係る半導体装置の構造]
まず、第1の実施の形態に係る半導体装置の構造について説明する。図1は、第1の実施の形態に係る半導体装置を例示する図であり、図1(b)は平面図であり、図1(a)は図1(b)のA−A線に沿う断面図である。但し、図1(b)において、モールド樹脂80の図示は省略されている。
図1を参照するに、半導体装置1は、配線基板10と、下側磁気シールド材20と、接着層30と、半導体チップ40と、接着層50と、ボンディングワイヤ60と、上側磁気シールド材70と、モールド樹脂80とを有する。
なお、本実施の形態では、便宜上、半導体装置1の半導体チップ40の回路形成面側を上側又は一方の側、ソルダーレジスト層17側を下側又は他方の側とする。又、各部位の半導体チップ40の回路形成面側の面を一方の面又は上面、ソルダーレジスト層17側の面を他方の面又は下面とする。但し、半導体装置1は天地逆の状態で用いることができ、又は任意の角度で配置することができる。又、平面視とは対象物を半導体チップ40の回路形成面の法線方向から視ることを指し、平面形状とは対象物を半導体チップ40の回路形成面の法線方向から視た形状を指すものとする。
配線基板10において、絶縁層11は、例えば、熱硬化性のエポキシ系樹脂やポリイミド系樹脂等から形成されている。絶縁層11の下面側には、例えば、銅(Cu)からなる配線層12が埋設されている。配線層12の下面は絶縁層11の下面から露出し、配線層12の上面及び側面は絶縁層11により被覆されている。配線層12の下面は、例えば、絶縁層11の下面と面一とすることができる。
絶縁層11の上面側には、例えば、銅(Cu)からなる配線層13が形成されている。配線層13は、絶縁層11を貫通し配線層12の上面を露出するビアホール11x内に充填されたビア配線、及び絶縁層11の上面に形成された配線パターンを含んで構成されており、配線層12と電気的に接続されている。
絶縁層14は、例えば、熱硬化性のエポキシ系樹脂やポリイミド系樹脂等からなり、配線層13を被覆するように絶縁層11上に形成されている。絶縁層14の上面には、例えば、銅(Cu)からなるパッド15が形成されている。パッド15は、絶縁層14を貫通し配線層13の上面を露出するビアホール14x内に充填されたビア配線と一体的に構成されており、配線層13と電気的に接続されている。
パッド15の上面には、表面処理層16が形成されている。表面処理層16の例としては、Au層や、Ni/Au層(Ni層とAu層をこの順番で積層した金属層)、Ni/Pd/Au層(Ni層とPd層とAu層をこの順番で積層した金属層)等を挙げることができる。
なお、絶縁層14の上面に、表面処理層16が形成されたパッド15を露出する開口部を備えたソルダーレジスト層を設けてもよい。この場合には、ソルダーレジスト層上に接着層30を介して下側磁気シールド材20が設けられる。
ソルダーレジスト層17は、フェノール系樹脂やポリイミド系樹脂等を主成分とする感光性の絶縁性樹脂等からなり、絶縁層11の下面に形成されている。ソルダーレジスト層17は開口部17xを有し、開口部17x内には配線層12の下面が露出している。開口部17x内に露出する配線層12の下面には、例えば、はんだバンプ90を形成することができる。
下側磁気シールド材20は、配線基板10上に設けられている。具体的には、下側磁気シールド材20は、接着層30により、配線基板10の一方の側の最外面となる絶縁層14の上面に接着されている。下側磁気シールド材20の厚さは、例えば、50〜100μm程度とすることができる。
下側磁気シールド材20の材料としては金属を用いることができるが、磁気の流れをよくするために、金属の中でも透磁率が高く飽和磁束密度の大きな軟磁性材料を用いることが好ましい。好適な透磁率は1000〜10000程度、好適な飽和磁束密度は0.5〜1.5(T)程度であり、このような特性の軟磁性材料としては、例えば、Fe−Ni系合金であるパーマロイ、42アロイ、46アロイ、52アロイ等を挙げることができる。
又、下側磁気シールド材20の材料は、上記のような特性の軟磁性材料の中から、半導体チップ40を構成する主要材料(例えば、シリコン)の熱膨張係数と近い熱膨張係数を有する材料を選択することが好ましい。半導体装置1の反りを抑制するためである。
下側磁気シールド材20には、開口部20x及び20yが設けられている。開口部20xは、接着層30の上面を露出する孔であり、例えば、下側磁気シールド材20の4隅の近傍に設けられている。開口部20xの平面形状は、上側磁気シールド材70の脚部72が圧入可能な形状であれば、円形や矩形等の任意の形状とすることができる。
開口部20yは、表面処理層16が形成されたパッド15を露出する孔であり、半導体チップ40の両側に対向するように設けられている。なお、開口部20yの部分には、接着層30は形成されていない。又、開口部20yの内壁とパッド15及び表面処理層16との間には隙間があり、両者は接していない。開口部20yの平面形状は、1つの開口部20yに複数のパッド15を並べて露出するように、例えば、長方形状に形成される。但し、開口部20yの平面形状は、長方形状以外の任意の形状としてよい。
半導体チップ40は、電極パッドが形成された回路形成面を上側磁気シールド材70の天板71側に向けて(フェイスアップ状態で)、接着層50を介して、下側磁気シールド材20の上面の対向する開口部20y間に搭載されている。半導体チップ40は、例えば、シリコンに磁気記憶素子が形成されたメモリチップ(MRAM)である。半導体チップ40には、ロジック回路等が混載されていてもよい。半導体チップ40の電極パッドと、開口部20y内に露出するパッド15上の表面処理層16とは、ボンディングワイヤ60を介して電気的に接続されている。ボンディングワイヤ60としては、例えば、金線や銅線等の金属線を用いることができる。
上側磁気シールド材70は、下側磁気シールド材20との間に半導体チップ40を挟むように、下側磁気シールド材20上に設けられている。具体的には、上側磁気シールド材70には、半導体チップ40を挟んで下側磁気シールド材20と対向する天板71と、天板71の外縁部の複数個所(例えば、4隅)から下側磁気シールド材20側に延伸して形成された脚部72とを有する(後述の図5も参照)。
脚部72は、上側磁気シールド材70を下側磁気シールド材20に固定するために用いると共に、上側磁気シールド材70と下側磁気シールド材20との間隔を規定する部材である。脚部72の下端部は、下側磁気シールド材20の開口部20xに圧入され、両者は直接接している。つまり、上側磁気シールド材70と下側磁気シールド材20とは、樹脂等を介すことなく直接接している。
上側磁気シールド材70の厚さは、例えば、50〜100μm程度とすることができる。上側磁気シールド材70の材料としては金属を用いることができるが、下側磁気シールド材20と同様に、軟磁性材料を用いることが好ましい。又、上側磁気シールド材70の透磁率及び飽和磁束密度は、下側磁気シールド材20の透磁率及び飽和磁束密度と同程度とすることが、磁気の流れを良好にする点で好ましい。なお、上側磁気シールド材70は、半導体チップ40及びボンディングワイヤ60と接触しないような形状とされている。下側磁気シールド材20及び上側磁気シールド材70の平面形状は、例えば、半導体チップ40を覆うような矩形状に形成される。
モールド樹脂80は、下側磁気シールド材20、半導体チップ40及び上側磁気シールド材70を覆うように、配線基板10上に設けられている。モールド樹脂80としては、例えば、シリカ等のフィラーを含有したエポキシ系樹脂等を用いることができる。なお、上側磁気シールド材70の天板71の上面を露出するようにモールド樹脂80を設けてもよい。
[第1の実施の形態に係る半導体装置の製造方法]
次に、第1の実施の形態に係る半導体装置の製造方法について説明する。図2〜図7は、第1の実施の形態に係る半導体装置の製造工程を例示する図である。まず、図2に示す工程では、個片化されて配線基板10となる複数の領域Cを有するシート状の配線基板10Sを準備する。ここで、図2(b)は平面図であり、図2(a)は、図2(b)の破線で囲まれた領域Cのうちの1つを示す断面図である。なお、配線基板10Sの基本的な構造は前述の配線基板10と同様である。又、配線基板10Sは、例えば、周知のビルドアップ工法により作製できるが、他の方法で作製された層構造等の異なる配線基板を用いても構わない。
次に、図3に示す工程では、シート状の配線基板10Sの上面に、ダイアタッチフィルム等からなるシート状の接着層30Sを介して、個片化されて下側磁気シールド材20となる複数の領域を有するシート状の下側磁気シールド材20Sを接着する。なお、ダイアタッチフィルムは、例えば、エポキシ系樹脂等の樹脂からなる。ここで、図3(b)は平面図であり、図3(a)は、図3(b)のスリット20zで囲まれた領域のうちの1つを示す断面図である。
具体的には、シート状の下側磁気シールド材20Sを準備する。そして、シート状の下側磁気シールド材20Sに開口部20x及び20yを形成すると共に、個片化を容易にするために、下側磁気シールド材20となる領域を区画する複数のスリット20zを形成する。なお、開口部20xの大きさは、脚部72の下端部が圧入できるように、脚部72の下端部よりも若干小さく形成する。又、スリット20zは、図2(b)の領域Cを示す破線に対応する位置に形成する。
又、シート状の下側磁気シールド材20Sにおいて、下側磁気シールド材20となる各領域の4隅の部分にはスリット20zを設けずに吊部20tを設け、吊部20tにより下側磁気シールド材20となる領域同士を連結する。シート状の下側磁気シールド材20SはFe−Ni系合金等の金属からなるため、金型を用いたプレス加工等により、開口部20x及び20y並びにスリット20zを容易に形成することができる。但し、開口部20x及び20y並びにスリット20zをエッチングで形成してもよい。
開口部20x及び20y並びにスリット20zを形成後、シート状の下側磁気シールド材20Sの下面に開口部20y及びスリット20zに対応する開口を備えたシート状の接着層30Sを貼り付け、それらをシート状の配線基板10Sの上面に接着する。或いは、開口部20y及びスリット20zに対応する開口を備えたシート状の接着層30Sを予めシート状の配線基板10Sの上面に貼り付けておく。そして、シート状の接着層30Sの上に、開口部20x及び20y並びにスリット20zが形成されたシート状の下側磁気シールド材20Sを接着してもよい。
次に、図4(a)に示す工程では、下側磁気シールド材20となる各領域の上面に、ダイアタッチフィルム等からなる接着層50を介して、半導体チップ40をフェイスアップ状態で搭載する。次に、図4(b)に示す工程では、半導体チップ40の回路形成面に形成された電極パッドを、ボンディングワイヤ60を介して、開口部20y内に露出するパッド15上の表面処理層16と接続する。なお、図4(a)及び図4(b)は、図3(a)に対応する断面を示している。
次に、図5に示す工程では、上側磁気シールド材70を複数個準備する。上側磁気シールド材70には、天板71の4隅から下側磁気シールド材20側に延伸して形成された脚部72が設けられている。上側磁気シールド材70はFe−Ni系合金等の金属からなるため、金型を用いたプレス加工や折り曲げ加工等により、容易に図5のような形状とすることができる。
次に、図6に示す工程では、下側磁気シールド材20となる各領域上に、半導体チップ40を挟むように、上側磁気シールド材70を配置し、上側磁気シールド材70の各脚部72を下側磁気シールド材20となる各領域の開口部20xに圧入する。これにより、上側磁気シールド材70と下側磁気シールド材20とが直接接する。ここで、図6(b)は平面図であり、図6(a)は、図6(b)のスリット20zで囲まれた領域のうちの1つを示す断面図である。
次に、図7(a)に示す工程では、下側磁気シールド材20となる各領域、半導体チップ40及び上側磁気シールド材70を封止するように、配線基板10S上にモールド樹脂80を形成する。モールド樹脂80としては、例えば、シリカ等のフィラーを含有したエポキシ系樹脂等を用いることができる。モールド樹脂80は、例えば、トランスファーモールド法により形成することができる。なお、上側磁気シールド材70の天板71の上面を露出するようにモールド樹脂80を形成してもよい。
次に、図7(b)に示す工程では、配線基板10となる各領域のソルダーレジスト層17の開口部17x内に露出する配線層12の下面に、リフロー等により、はんだバンプ90を形成する。その後、図7(b)に示す構造体を、スライサー等により、領域Cを示す破線の位置(スリット20zの位置)で切断することにより、個片化された複数の半導体装置1(図1参照)が完成する。
このように、第1の実施の形態に係る半導体装置1では、金属からなる上側磁気シールド材70と下側磁気シールド材20とが半導体チップ40を上下から挟み、磁気の流れを阻害する材料(樹脂等)を介すことなく直接接している。そのため、上側磁気シールド材70と下側磁気シールド材20との間における磁気の流れをよくすることが可能となり、外部磁界が半導体チップ40へ影響を与えることを抑制できる。特に、上側磁気シールド材70及び下側磁気シールド材20の材料として、透磁率が1000〜10000程度、飽和磁束密度が0.5〜1.5(T)程度の軟磁性材料を用いることにより、上記効果を更に高めることができる。
なお、透磁率及び飽和磁束密度がどの程度の材料を選定すべきかは、使用する半導体チップの特性により異なる。つまり、使用する半導体チップの特性により、どの程度の外部磁界を遮断すればよいかの要求性能が決まるため、要求性能を満たすような透磁率及び飽和磁束密度を有する材料を選定すればよい。又、要求性能によっては、上記範囲以外の透磁率や飽和磁束密度を有する材料を選定してもよい。
〈第2の実施の形態〉
第2の実施の形態では、下側磁気シールド材と上側磁気シールド材とを、第1の実施の形態とは異なる方法で接続する例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
[第2の実施の形態に係る半導体装置の構造]
まず、第2の実施の形態に係る半導体装置の構造について説明する。図8は、第2の実施の形態に係る半導体装置を例示する図であり、図8(b)は平面図であり、図8(a)は図8(b)のA−A線に沿う断面図である。但し、図8(b)において、モールド樹脂80の図示は省略されている。
図8を参照するに、半導体装置1Aは、上側磁気シールド材70が上側磁気シールド材70Aに置換された点が、半導体装置1(図1参照)と相違する。なお、半導体装置1Aの下側磁気シールド材20には、開口部20xは形成されていない。
上側磁気シールド材70Aには、天板71の対向する2辺(対向する短辺)から下側磁気シールド材20側に板状に延伸した脚部72Aが設けられ、脚部72Aの下端部が更に水平方向外側に延伸して板状の折り曲げ部73が設けられている(後述の図9も参照)。折り曲げ部73の下面が下側磁気シールド材20の上面(開口部20yの外側)に直接接している。つまり、上側磁気シールド材70Aと下側磁気シールド材20とは直接接している。
折り曲げ部73の下面の幅は、例えば、1mm程度とすることができる。なお、上側磁気シールド材70Aと下側磁気シールド材20とは、面同士で接しているだけであり、接合はされていない。但し、例えば抵抗溶接により、上側磁気シールド材70Aの折り曲げ部73を、下側磁気シールド材20の上面に接合してもよい。上側磁気シールド材70Aの材料としては、例えば、上側磁気シールド材70と同様の材料を用いることができる。上側磁気シールド材70Aは、半導体チップ40及びボンディングワイヤ60と接触しないような形状とされている。
なお、図8では、脚部72Aの下端部を水平方向外側に延伸して板状の折り曲げ部73を設けているが、脚部72Aの下端部を水平方向内側に延伸して板状の折り曲げ部を設けてもよい。
[第2の実施の形態に係る半導体装置の製造方法]
次に、第2の実施の形態に係る半導体装置の製造方法について説明する。図9及び図10は、第2の実施の形態に係る半導体装置の製造工程を例示する図である。まず、第1の実施の形態の図2〜図4と同様の工程を実施する(但し、下側磁気シールド材20には開口部20xを形成しない)。
次に、図9に示す工程では、上側磁気シールド材70Aを複数個準備する。上側磁気シールド材70Aには、天板71の対向する2辺(対向する短辺)から下側磁気シールド材20側に延伸して形成された板状の脚部72Aが設けられ、脚部72の下端部が更に水平方向外側に延伸して折り曲げ部73が設けられている。上側磁気シールド材70AはFe−Ni系合金等の金属からなるため、金型を用いたプレス加工や折り曲げ加工等により、容易に図9のような形状とすることができる。
次に、図10(a)に示す工程では、モールド金型の下型200上に、下側磁気シールド材20Sや半導体チップ40を搭載した配線基板10Sを固定する。そして、下側磁気シールド材20Sの下側磁気シールド材20となる各領域上に、半導体チップ40を挟むように、上側磁気シールド材70Aを配置する。この際、上側磁気シールド材70Aの折り曲げ部73の更に外側の部分に位置決め孔20pを設けておき、位置決め孔20pを下型200に設けられた位置決め用の突起部210に嵌合させることが好ましい。後述のモールド樹脂80を形成する工程で、下側磁気シールド材20となる各領域に対して上側磁気シールド材70Aが位置ずれすることを防止できるからである。なお、位置決め孔20pは、例えば、上側磁気シールド材70Aの4隅に設けることができる。
次に、図10(b)に示す工程では、図7(a)に示す工程と同様にして、下側磁気シールド材20となる各領域、半導体チップ40及び上側磁気シールド材70Aを封止するように、配線基板10S上にモールド樹脂80を形成する。その後、図7(b)に示す工程と同様にして、配線基板10となる各領域のソルダーレジスト層17の開口部17x内に露出する配線層12の下面に、はんだバンプ90を形成する。その後、スライサー等により、領域Cを示す破線の位置(スリット20zの位置)で切断することにより、個片化された複数の半導体装置1A(図8参照)が完成する。
このように、第2の実施の形態に係る半導体装置1Aでは、上側磁気シールド材70Aと下側磁気シールド材20とが面同士で接しており、半導体装置1(図1等参照)と比べて、上側磁気シールド材70Aと下側磁気シールド材20との接触面積が大きい。そのため、半導体装置1(図1等参照)と比べて、上側磁気シールド材70Aと下側磁気シールド材20との間における磁気の流れを更によくすることが可能となり、外部磁界が半導体チップ40へ影響を与えることを更に抑制できる。
〈第1の実施の形態の変形例1〉
第1の実施の形態の変形例1では、一部の開口部20yとスリット20zとを一体化する例を示す。なお、第1の実施の形態の変形例1において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図11は、第1の実施の形態の変形例1に係る半導体装置を例示する図であり、図11(b)は平面図であり、図11(a)は図11(b)のA−A線に沿う断面図である。但し、図11(b)において、モールド樹脂80の図示は省略されている。
図11を参照するに、半導体装置1Bでは、開口部20yに代えて開口部20vを備えている。開口部20vは、平面視において、下側磁気シールド材20の外周縁から内方に窪んだ凹部状とされており、図11の例では左右2か所に対向するように設けられている。開口部20v内には、パッド15が配置されている。
半導体装置1Bを作製するには、まず、第1の実施の形態の図2と同様の工程を実施する。次に、第1の実施の形態の図3と同様の工程を実施する。但し、図3とは異なり、図12に示すように、シート状の下側磁気シールド材20Sには開口部20x及び20v並びにスリット20zを形成する。つまり、下側磁気シールド材20Sの長手方向と略平行な所定位置には図3と同様のスリット20zを形成するが、下側磁気シールド材20Sの長手方向と略垂直な所定位置には図3の開口部20yとスリット20zとを一体化した開口部20vを形成する。
その後、第1の実施の形態の図4以降の工程を実施することで、図11に示す半導体装置1Bが完成する。このように、パッドを露出する開口部20yと個片化を容易にするスリット20zとを一体化した開口部20vを設けてもよい。
なお、第2の実施の形態において、パッドを露出する開口部20yと個片化を容易にするスリット20zとを一体化した開口部20vを設けてもよい。
〈第1の実施の形態の変形例2〉
第1の実施の形態の変形例2では、半導体チップ40を配線基板10にフリップチップ接続する例を示す。なお、第1の実施の形態の変形例2において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図13は、第1の実施の形態の変形例2に係る半導体装置を例示する図であり、図13(b)は平面図であり、図13(a)は図13(b)のA−A線に沿う断面図である。但し、図13(b)において、モールド樹脂80の図示は省略されている。
図13を参照するに、半導体装置1Cにおいて、半導体チップ40は、配線基板10にフリップチップ接続されている。具体的には、半導体チップ40は、電極パッドが形成された回路形成面を下側磁気シールド材20側に向けて(フェイスダウン状態で)搭載されている。そして、半導体チップ40の電極パッドは、バンプ100(例えば、はんだバンプ等)を介して、下側磁気シールド材20の開口部20y内に露出する、上面に表面処理層16が形成されたパッド15と電気的に接続されている。
半導体チップ40と下側磁気シールド材20との間には、アンダーフィル樹脂110が充填され、アンダーフィル樹脂110はバンプ100を被覆している。半導体チップ40及びアンダーフィル樹脂110を挟むように下側磁気シールド材20上に上側磁気シールド材70が設けられ、上側磁気シールド材70と下側磁気シールド材20とは直接接している。モールド樹脂80は、下側磁気シールド材20、半導体チップ40、アンダーフィル樹脂110及び上側磁気シールド材70を覆うように、配線基板10上に設けられている
このように、第1の実施の形態の変形例2では、半導体チップ40を配線基板10にフリップチップ接続している。この場合も、第1の実施の形態と同様に、金属からなる上側磁気シールド材70と下側磁気シールド材20とが半導体チップ40を上下から挟み、磁気の流れを阻害する材料(樹脂等)を介すことなく直接接している。そのため、第1の実施の形態と同様の効果を奏する。
なお、第2の実施の形態において、半導体チップ40を配線基板10にフリップチップ接続してもよい。
〈第1の実施の形態の変形例3〉
第1の実施の形態の変形例3では、上側磁気シールド材のバリエーションについて示す。なお、第1の実施の形態の変形例3において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
図14は、上側磁気シールド材のバリエーションについて例示する斜視図である。図5に示す上側磁気シールド材70に代えて、図14(a)に示す上側磁気シールド材70Bを用いてもよい。上側磁気シールド材70Bには、長手方向に隣接する脚部72同士を繋ぐように、天板71の対向する2辺(対向する長辺)から下側磁気シールド材20側に延伸して形成された板状の側壁部74が設けられている。側壁部74は、下側磁気シールド材20の開口部20xに圧入される脚部72の先端部を除く任意の部分に設けることができる。
図14(a)の場合、モールド樹脂80を形成する工程で、樹脂の流れが悪くなる場合があるため、図14(b)のように、天板71に複数の開口部71xを設けた上側磁気シールド材70Cを用いてもよい。或いは、天板71に代えて、或いは天板71に加えて、側壁部74に開口部を設けてもよい。この場合、モールド樹脂80を形成する工程では、開口部を介して樹脂が流れ、開口部内にも樹脂が充填される。
又、図9に示した上側磁気シールド材70Aにおいても、図14(a)と同様に、長手方向に隣接する脚部72A同士を繋ぐように、天板71の対向する2辺(対向する長辺)から下側磁気シールド材20側に延伸して形成された板状の側壁部を設けてもよい。この場合も、樹脂の流れが悪くなることを防止するため、天板71や板状の脚部72A、板状の側壁部の全部又は一部に開口部を設けることができる。
このように、上側磁気シールド材は、半導体チップを挟むように下側磁気シールド材上に設けられて下側磁気シールド材と直接接することが可能であり、かつ、モールド樹脂が流れこむことが可能であれば、どのような形状であってもよい。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
1、1A、1B、1C 半導体装置
10、10S 配線基板
11、14 絶縁層
11x、14x ビアホール
12、13 配線層
15 パッド
16 表面処理層
17 ソルダーレジスト層
17x、20v、20x、20y、71x 開口部
20、20S 下側磁気シールド材
20p 位置決め孔
20t 吊部
20z スリット
30、30S、50 接着層
40 半導体チップ
60 ボンディングワイヤ
70、70A、70B、70C 上側磁気シールド材
71 天板
72、72A 脚部
73 折り曲げ部
74 側壁部
80 モールド樹脂
90 はんだバンプ
100 バンプ
110 アンダーフィル樹脂
200 下型
210 突起部

Claims (10)

  1. 配線基板と、
    前記配線基板上に設けられた下側磁気シールド材と、
    前記下側磁気シールド材上に搭載された、磁気記憶素子を有する半導体チップと、
    前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に設けられた、上側磁気シールド材と、を有し、
    前記下側磁気シールド材と前記上側磁気シールド材とが直接接している半導体装置。
  2. 前記上側磁気シールド材は、前記半導体チップを挟んで前記下側磁気シールド材と対向する天板と、前記天板から前記下側磁気シールド材側に延伸する脚部と、を備え、
    前記下側磁気シールド材と前記脚部とが直接接している請求項1記載の半導体装置。
  3. 前記脚部は、前記天板の対向する2辺から前記下側磁気シールド材側に板状に延伸し、前記脚部の下端部が更に水平方向に延伸して板状の折り曲げ部が設けられ、前記折り曲げ部の下面が前記下側磁気シールド材の上面に直接接している請求項2記載の半導体装置。
  4. 前記脚部は、前記天板の外縁部の複数個所から前記下側磁気シールド材側に延伸し、
    前記下側磁気シールド材には複数の孔が設けられ、夫々の前記孔には前記脚部の下端部が圧入されている請求項2記載の半導体装置。
  5. 前記下側磁気シールド材と前記上側磁気シールド材との間に、前記半導体チップを覆う樹脂が設けられている請求項1乃至4の何れか一項記載の半導体装置。
  6. 前記樹脂は、前記下側磁気シールド材及び前記上側磁気シールド材を覆うように設けられている請求項5記載の半導体装置。
  7. 前記上側磁気シールド材には開口部が設けられ、
    前記上側磁気シールド材の開口部内には前記樹脂が充填されている請求項6記載の半導体装置。
  8. 前記半導体チップは、電極パッドを前記上側磁気シールド材側に向けて前記下側磁気シールド材上に搭載され、
    前記下側磁気シールド材には、前記配線基板のパッドを露出する開口部が設けられ、
    前記半導体チップの前記電極パッドと、前記下側磁気シールド材の開口部内に露出する前記パッドとは、金属線を介して電気的に接続されている請求項1乃至7の何れか一項記載の半導体装置。
  9. 前記上側磁気シールド材及び前記下側磁気シールド材は軟磁性材料からなる請求項1乃至8の何れか一項記載の半導体装置。
  10. 配線基板上に、金属からなる下側磁気シールド材を設ける工程と、
    前記下側磁気シールド材上に、磁気記憶素子を有する半導体チップを搭載する工程と、
    前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に、金属からなる上側磁気シールド材を設ける工程と、を有し、
    前記上側磁気シールド材を設ける工程では、前記下側磁気シールド材と前記上側磁気シールド材とが直接接するように前記上側磁気シールド材を設ける半導体装置の製造方法。
JP2014201766A 2014-09-30 2014-09-30 半導体装置及びその製造方法 Active JP6353763B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014201766A JP6353763B2 (ja) 2014-09-30 2014-09-30 半導体装置及びその製造方法
US14/870,084 US9466784B2 (en) 2014-09-30 2015-09-30 Semiconductor device having multiple magnetic shield members

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014201766A JP6353763B2 (ja) 2014-09-30 2014-09-30 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2016072493A true JP2016072493A (ja) 2016-05-09
JP2016072493A5 JP2016072493A5 (ja) 2017-06-08
JP6353763B2 JP6353763B2 (ja) 2018-07-04

Family

ID=55585380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014201766A Active JP6353763B2 (ja) 2014-09-30 2014-09-30 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US9466784B2 (ja)
JP (1) JP6353763B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016070848A (ja) * 2014-09-30 2016-05-09 株式会社東芝 磁気シールドパッケージ
JP2017183629A (ja) * 2016-03-31 2017-10-05 東芝メモリ株式会社 半導体置及びその製造方法
JP2017204643A (ja) * 2016-05-13 2017-11-16 ネペス カンパニー リミテッドNepes Co., Ltd. 半導体パッケージおよびその製造方法
WO2018159290A1 (ja) * 2017-02-28 2018-09-07 株式会社村田製作所 薄膜シールド層付き電子部品
JP2020031188A (ja) * 2018-08-24 2020-02-27 株式会社東芝 電子装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510946B2 (en) 2015-07-23 2019-12-17 Globalfoundries Singapore Pte. Ltd. MRAM chip magnetic shielding
US10475985B2 (en) * 2015-03-26 2019-11-12 Globalfoundries Singapore Pte. Ltd. MRAM magnetic shielding with fan-out wafer level packaging
KR102354370B1 (ko) * 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지
CN107195600A (zh) * 2017-06-20 2017-09-22 广东美的制冷设备有限公司 芯片封装结构
JP6921691B2 (ja) * 2017-09-13 2021-08-18 株式会社東芝 半導体装置
US10775197B2 (en) * 2018-03-14 2020-09-15 Kabushiki Kaisha Toshiba Sensor
US10559536B2 (en) * 2018-06-26 2020-02-11 Abb Schweiz Ag Multi-layer conductors for noise reduction in power electronics
US10818609B2 (en) * 2018-07-13 2020-10-27 Taiwan Semiconductor Manufacturing Company Ltd. Package structure and method for fabricating the same
CN113395936B (zh) * 2018-12-06 2024-10-15 美国亚德诺半导体公司 屏蔽的集成器件封装
US11688709B2 (en) 2018-12-06 2023-06-27 Analog Devices, Inc. Integrated device packages with passive device assemblies
US11664340B2 (en) 2020-07-13 2023-05-30 Analog Devices, Inc. Negative fillet for mounting an integrated device die to a carrier

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335547A (ja) * 1989-06-30 1991-02-15 Fujitsu Ltd パッケージ
JP2003309196A (ja) * 2002-04-16 2003-10-31 Sony Corp 磁気不揮発性メモリ素子の磁気シールドパッケージ
JP2003347444A (ja) * 2002-05-29 2003-12-05 Sumitomo Electric Ind Ltd 高周波電力増幅器
JP2004193246A (ja) * 2002-12-10 2004-07-08 Sony Corp 磁気メモリ装置
US20060043539A1 (en) * 2002-07-01 2006-03-02 Jochen Thomas Electronic component comprising a multilayer wiring frame and method for producing the same
JP2006319014A (ja) * 2005-05-11 2006-11-24 Sharp Corp 高周波信号受信用電子部品
JP2009038053A (ja) * 2007-07-31 2009-02-19 Fuji Electric Device Technology Co Ltd 半導体センサ装置
JP2009141194A (ja) * 2007-12-07 2009-06-25 Dainippon Printing Co Ltd 半導体装置用のメタルシールド板、メタルシールド用シート、半導体装置、メタルシールド用シートの製造方法、およびメタルシールド板の製造方法
JP2012109307A (ja) * 2010-11-15 2012-06-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2013207059A (ja) * 2012-03-28 2013-10-07 Renesas Electronics Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4873776B2 (ja) * 2000-11-30 2012-02-08 ソニー株式会社 非接触icカード
KR20080087049A (ko) * 2001-09-03 2008-09-29 마츠시타 덴끼 산교 가부시키가이샤 형광체 층, 반도체발광장치, 반도체발광소자의 제조방법
JP2004349476A (ja) * 2003-05-22 2004-12-09 Toshiba Corp 半導体装置
JP4105654B2 (ja) * 2004-04-14 2008-06-25 富士通株式会社 垂直磁気記録媒体、磁気記憶装置、および垂直磁気記録媒体の製造方法
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
US7183617B2 (en) * 2005-02-17 2007-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic shielding for magnetically sensitive semiconductor devices
JP4871280B2 (ja) * 2005-08-30 2012-02-08 スパンション エルエルシー 半導体装置およびその製造方法
US7829980B2 (en) * 2007-04-24 2010-11-09 Everspin Technologies, Inc. Magnetoresistive device and method of packaging same
JP5425461B2 (ja) * 2008-12-26 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5549600B2 (ja) * 2009-02-07 2014-07-16 株式会社村田製作所 平板状コイル付きモジュールの製造方法及び平板状コイル付きモジュール
KR101171512B1 (ko) * 2010-06-08 2012-08-06 삼성전기주식회사 반도체 패키지의 제조 방법
CN102339763B (zh) * 2010-07-21 2016-01-27 飞思卡尔半导体公司 装配集成电路器件的方法
US8466539B2 (en) * 2011-02-23 2013-06-18 Freescale Semiconductor Inc. MRAM device and method of assembling same
KR102187809B1 (ko) * 2014-02-21 2020-12-07 삼성전자주식회사 자기 차폐부를 가지는 반도체 패키지 제조방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0335547A (ja) * 1989-06-30 1991-02-15 Fujitsu Ltd パッケージ
JP2003309196A (ja) * 2002-04-16 2003-10-31 Sony Corp 磁気不揮発性メモリ素子の磁気シールドパッケージ
JP2003347444A (ja) * 2002-05-29 2003-12-05 Sumitomo Electric Ind Ltd 高周波電力増幅器
US20060043539A1 (en) * 2002-07-01 2006-03-02 Jochen Thomas Electronic component comprising a multilayer wiring frame and method for producing the same
JP2004193246A (ja) * 2002-12-10 2004-07-08 Sony Corp 磁気メモリ装置
JP2006319014A (ja) * 2005-05-11 2006-11-24 Sharp Corp 高周波信号受信用電子部品
JP2009038053A (ja) * 2007-07-31 2009-02-19 Fuji Electric Device Technology Co Ltd 半導体センサ装置
JP2009141194A (ja) * 2007-12-07 2009-06-25 Dainippon Printing Co Ltd 半導体装置用のメタルシールド板、メタルシールド用シート、半導体装置、メタルシールド用シートの製造方法、およびメタルシールド板の製造方法
JP2012109307A (ja) * 2010-11-15 2012-06-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2013207059A (ja) * 2012-03-28 2013-10-07 Renesas Electronics Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016070848A (ja) * 2014-09-30 2016-05-09 株式会社東芝 磁気シールドパッケージ
US9885762B2 (en) 2014-09-30 2018-02-06 Kabushiki Kaisha Toshiba Magnetic shielded package having magnetic shield members
JP2017183629A (ja) * 2016-03-31 2017-10-05 東芝メモリ株式会社 半導体置及びその製造方法
JP2017204643A (ja) * 2016-05-13 2017-11-16 ネペス カンパニー リミテッドNepes Co., Ltd. 半導体パッケージおよびその製造方法
US10381312B2 (en) 2016-05-13 2019-08-13 Nepes Co., Ltd. Semiconductor package and method of manufacturing the same
WO2018159290A1 (ja) * 2017-02-28 2018-09-07 株式会社村田製作所 薄膜シールド層付き電子部品
JPWO2018159290A1 (ja) * 2017-02-28 2019-12-12 株式会社村田製作所 薄膜シールド層付き電子部品
US10964645B2 (en) 2017-02-28 2021-03-30 Murata Manufacturing Co., Ltd. Electronic component with thin-film shield layer
JP2020031188A (ja) * 2018-08-24 2020-02-27 株式会社東芝 電子装置

Also Published As

Publication number Publication date
US20160093796A1 (en) 2016-03-31
US9466784B2 (en) 2016-10-11
JP6353763B2 (ja) 2018-07-04

Similar Documents

Publication Publication Date Title
JP6353763B2 (ja) 半導体装置及びその製造方法
JP6280014B2 (ja) 半導体装置及びその製造方法
JP6125332B2 (ja) 半導体装置
US9607963B2 (en) Semiconductor device and fabrication method thereof
JP6373642B2 (ja) 半導体装置
JP2016192445A (ja) メモリ装置
JP2003168758A (ja) 半導体装置
JP6235598B2 (ja) 半導体装置及びその製造方法
WO2012108469A1 (ja) 半導体装置および半導体装置の製造方法
JP2010147421A (ja) 半導体装置
TWI529876B (zh) 封裝堆疊結構及其製法
JP4577788B2 (ja) 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物
TWI623072B (zh) Semiconductor device
JP2008109138A (ja) 積層チップパッケージ及び該パッケージの製造方法
JP2003110080A (ja) 半導体装置
JP2006190834A (ja) 半導体パッケージ及びフレキシブルサーキット基板
JP2020129637A (ja) 電子装置及び電子装置の製造方法
JP2007096083A (ja) 混成集積回路装置
KR20180021955A (ko) 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법
JP5626402B2 (ja) 半導体装置、半導体装置の製造方法、およびシールド板
JP6220282B2 (ja) 半導体装置
JP2007141947A (ja) 半導体装置およびその製造方法
JP2006245396A (ja) 半導体装置及びその製造方法
JP2020150029A (ja) 半導体装置
JP2005116881A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170417

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180305

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180611

R150 Certificate of patent or registration of utility model

Ref document number: 6353763

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150