JP6353763B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6353763B2 JP6353763B2 JP2014201766A JP2014201766A JP6353763B2 JP 6353763 B2 JP6353763 B2 JP 6353763B2 JP 2014201766 A JP2014201766 A JP 2014201766A JP 2014201766 A JP2014201766 A JP 2014201766A JP 6353763 B2 JP6353763 B2 JP 6353763B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic shield
- shield material
- lower magnetic
- semiconductor chip
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
[第1の実施の形態に係る半導体装置の構造]
まず、第1の実施の形態に係る半導体装置の構造について説明する。図1は、第1の実施の形態に係る半導体装置を例示する図であり、図1(b)は平面図であり、図1(a)は図1(b)のA−A線に沿う断面図である。但し、図1(b)において、モールド樹脂80の図示は省略されている。
次に、第1の実施の形態に係る半導体装置の製造方法について説明する。図2〜図7は、第1の実施の形態に係る半導体装置の製造工程を例示する図である。まず、図2に示す工程では、個片化されて配線基板10となる複数の領域Cを有するシート状の配線基板10Sを準備する。ここで、図2(b)は平面図であり、図2(a)は、図2(b)の破線で囲まれた領域Cのうちの1つを示す断面図である。なお、配線基板10Sの基本的な構造は前述の配線基板10と同様である。又、配線基板10Sは、例えば、周知のビルドアップ工法により作製できるが、他の方法で作製された層構造等の異なる配線基板を用いても構わない。
第2の実施の形態では、下側磁気シールド材と上側磁気シールド材とを、第1の実施の形態とは異なる方法で接続する例を示す。なお、第2の実施の形態において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
まず、第2の実施の形態に係る半導体装置の構造について説明する。図8は、第2の実施の形態に係る半導体装置を例示する図であり、図8(b)は平面図であり、図8(a)は図8(b)のA−A線に沿う断面図である。但し、図8(b)において、モールド樹脂80の図示は省略されている。
次に、第2の実施の形態に係る半導体装置の製造方法について説明する。図9及び図10は、第2の実施の形態に係る半導体装置の製造工程を例示する図である。まず、第1の実施の形態の図2〜図4と同様の工程を実施する(但し、下側磁気シールド材20には開口部20xを形成しない)。
第1の実施の形態の変形例1では、一部の開口部20yとスリット20zとを一体化する例を示す。なお、第1の実施の形態の変形例1において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
第1の実施の形態の変形例2では、半導体チップ40を配線基板10にフリップチップ接続する例を示す。なお、第1の実施の形態の変形例2において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
このように、第1の実施の形態の変形例2では、半導体チップ40を配線基板10にフリップチップ接続している。この場合も、第1の実施の形態と同様に、金属からなる上側磁気シールド材70と下側磁気シールド材20とが半導体チップ40を上下から挟み、磁気の流れを阻害する材料(樹脂等)を介すことなく直接接している。そのため、第1の実施の形態と同様の効果を奏する。
第1の実施の形態の変形例3では、上側磁気シールド材のバリエーションについて示す。なお、第1の実施の形態の変形例3において、既に説明した実施の形態と同一構成部についての説明は省略する場合がある。
10、10S 配線基板
11、14 絶縁層
11x、14x ビアホール
12、13 配線層
15 パッド
16 表面処理層
17 ソルダーレジスト層
17x、20v、20x、20y、71x 開口部
20、20S 下側磁気シールド材
20p 位置決め孔
20t 吊部
20z スリット
30、30S、50 接着層
40 半導体チップ
60 ボンディングワイヤ
70、70A、70B、70C 上側磁気シールド材
71 天板
72、72A 脚部
73 折り曲げ部
74 側壁部
80 モールド樹脂
90 はんだバンプ
100 バンプ
110 アンダーフィル樹脂
200 下型
210 突起部
Claims (13)
- 複数のパッドを備えた配線基板と、
前記配線基板上に設けられた下側磁気シールド材と、
前記下側磁気シールド材上に搭載された、磁気記憶素子を有する半導体チップと、
前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に設けられた、上側磁気シールド材と、を有し、
前記上側磁気シールド材と前記下側磁気シールド材とが、前記半導体チップの上下から前記半導体チップ全体を覆うよう対向して設けられ、
前記下側磁気シールド材は、前記パッドを露出する開口部を備え、
1つの前記開口部に複数の前記パッドが露出し、
前記半導体チップと前記パッドとが電気的に接続され、
前記下側磁気シールド材と前記上側磁気シールド材とが直接接している半導体装置。 - 前記開口部の平面形状が長方形状である請求項1記載の半導体装置。
- 前記開口部が、平面視して、前記下側磁気シールド材の外周縁から内方に窪んだ凹部状である請求項1記載の半導体装置。
- 前記半導体チップと前記パッドとは、バンプを介して電気的に接続されている請求項1乃至3の何れか一項記載の半導体装置。
- 前記上側磁気シールド材は、前記半導体チップを挟んで前記下側磁気シールド材と対向する天板と、前記天板から前記下側磁気シールド材側に延伸する脚部と、を備え、
前記下側磁気シールド材と前記脚部とが直接接している請求項1乃至4の何れか一項記載の半導体装置。 - 前記脚部は、前記天板の対向する2辺から前記下側磁気シールド材側に板状に延伸し、前記脚部の下端部が更に水平方向に延伸して板状の折り曲げ部が設けられ、前記折り曲げ部の下面が前記下側磁気シールド材の上面に直接接している請求項5記載の半導体装置。
- 前記脚部は、前記天板の外縁部の複数個所から前記下側磁気シールド材側に延伸し、
前記下側磁気シールド材には複数の孔が設けられ、夫々の前記孔には前記脚部の下端部が圧入されている請求項5記載の半導体装置。 - 前記下側磁気シールド材と前記上側磁気シールド材との間に、前記半導体チップを覆う樹脂が設けられている請求項1乃至7の何れか一項記載の半導体装置。
- 前記樹脂は、前記下側磁気シールド材及び前記上側磁気シールド材を覆うように設けられている請求項8記載の半導体装置。
- 前記上側磁気シールド材には開口部が設けられ、
前記上側磁気シールド材の開口部内には前記樹脂が充填されている請求項9記載の半導体装置。 - 前記半導体チップと前記パッドとは、金属線を介して電気的に接続されている請求項1乃至10の何れか一項記載の半導体装置。
- 前記上側磁気シールド材及び前記下側磁気シールド材は軟磁性材料からなる請求項1乃至11の何れか一項記載の半導体装置。
- 複数のパッドを備えた配線基板上に、前記パッドを露出する開口部を備えた金属からなる下側磁気シールド材を設ける工程と、
前記下側磁気シールド材上に、磁気記憶素子を有する半導体チップを搭載し、前記半導体チップと前記パッドとを電気的に接続する工程と、
前記下側磁気シールド材との間に前記半導体チップを挟むように、前記半導体チップ上に、金属からなる上側磁気シールド材を設ける工程と、を有し、
前記下側磁気シールド材を設ける工程では、1つの前記開口部に複数の前記パッドを露出させ、
前記上側磁気シールド材を設ける工程では、前記上側磁気シールド材と前記下側磁気シールド材とが前記半導体チップの上下から前記半導体チップ全体を覆うよう対向し、前記下側磁気シールド材と前記上側磁気シールド材とが直接接するように前記上側磁気シールド材を設ける半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014201766A JP6353763B2 (ja) | 2014-09-30 | 2014-09-30 | 半導体装置及びその製造方法 |
US14/870,084 US9466784B2 (en) | 2014-09-30 | 2015-09-30 | Semiconductor device having multiple magnetic shield members |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014201766A JP6353763B2 (ja) | 2014-09-30 | 2014-09-30 | 半導体装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2016072493A JP2016072493A (ja) | 2016-05-09 |
JP2016072493A5 JP2016072493A5 (ja) | 2017-06-08 |
JP6353763B2 true JP6353763B2 (ja) | 2018-07-04 |
Family
ID=55585380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014201766A Active JP6353763B2 (ja) | 2014-09-30 | 2014-09-30 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9466784B2 (ja) |
JP (1) | JP6353763B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016070848A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社東芝 | 磁気シールドパッケージ |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10475985B2 (en) * | 2015-03-26 | 2019-11-12 | Globalfoundries Singapore Pte. Ltd. | MRAM magnetic shielding with fan-out wafer level packaging |
US10510946B2 (en) | 2015-07-23 | 2019-12-17 | Globalfoundries Singapore Pte. Ltd. | MRAM chip magnetic shielding |
KR102354370B1 (ko) | 2015-04-29 | 2022-01-21 | 삼성전자주식회사 | 쉴딩 구조물을 포함하는 자기 저항 칩 패키지 |
JP2017183629A (ja) * | 2016-03-31 | 2017-10-05 | 東芝メモリ株式会社 | 半導体置及びその製造方法 |
KR101858952B1 (ko) * | 2016-05-13 | 2018-05-18 | 주식회사 네패스 | 반도체 패키지 및 이의 제조 방법 |
JP6683289B2 (ja) * | 2017-02-28 | 2020-04-15 | 株式会社村田製作所 | 薄膜シールド層付き電子部品 |
CN107195600A (zh) * | 2017-06-20 | 2017-09-22 | 广东美的制冷设备有限公司 | 芯片封装结构 |
JP6921691B2 (ja) * | 2017-09-13 | 2021-08-18 | 株式会社東芝 | 半導体装置 |
US10775197B2 (en) * | 2018-03-14 | 2020-09-15 | Kabushiki Kaisha Toshiba | Sensor |
US10559536B2 (en) * | 2018-06-26 | 2020-02-11 | Abb Schweiz Ag | Multi-layer conductors for noise reduction in power electronics |
US10818609B2 (en) * | 2018-07-13 | 2020-10-27 | Taiwan Semiconductor Manufacturing Company Ltd. | Package structure and method for fabricating the same |
JP6905493B2 (ja) * | 2018-08-24 | 2021-07-21 | 株式会社東芝 | 電子装置 |
EP3891793A4 (en) | 2018-12-06 | 2022-10-05 | Analog Devices, Inc. | INTEGRATED DEVICE ENCLOSURES WITH PASSIVE DEVICE ASSEMBLIES |
US11664340B2 (en) | 2020-07-13 | 2023-05-30 | Analog Devices, Inc. | Negative fillet for mounting an integrated device die to a carrier |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2506449B2 (ja) * | 1989-06-30 | 1996-06-12 | 富士通株式会社 | パッケ―ジ |
JP4873776B2 (ja) * | 2000-11-30 | 2012-02-08 | ソニー株式会社 | 非接触icカード |
EP2017901A1 (en) * | 2001-09-03 | 2009-01-21 | Panasonic Corporation | Semiconductor light emitting device, light emitting apparatus and production method for semiconductor light emitting DEV |
JP3879576B2 (ja) * | 2002-04-16 | 2007-02-14 | ソニー株式会社 | 磁気不揮発性メモリ素子の磁気シールドパッケージ |
JP2003347444A (ja) * | 2002-05-29 | 2003-12-05 | Sumitomo Electric Ind Ltd | 高周波電力増幅器 |
DE10229542B4 (de) * | 2002-07-01 | 2004-05-19 | Infineon Technologies Ag | Elektronisches Bauteil mit mehrschichtiger Umverdrahtungsplatte und Verfahren zur Herstellung desselben |
JP2004193246A (ja) * | 2002-12-10 | 2004-07-08 | Sony Corp | 磁気メモリ装置 |
JP2004349476A (ja) * | 2003-05-22 | 2004-12-09 | Toshiba Corp | 半導体装置 |
JP4105654B2 (ja) * | 2004-04-14 | 2008-06-25 | 富士通株式会社 | 垂直磁気記録媒体、磁気記憶装置、および垂直磁気記録媒体の製造方法 |
JP2006216911A (ja) * | 2005-02-07 | 2006-08-17 | Renesas Technology Corp | 半導体装置およびカプセル型半導体パッケージ |
US7183617B2 (en) * | 2005-02-17 | 2007-02-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Magnetic shielding for magnetically sensitive semiconductor devices |
JP2006319014A (ja) * | 2005-05-11 | 2006-11-24 | Sharp Corp | 高周波信号受信用電子部品 |
WO2007026392A1 (ja) * | 2005-08-30 | 2007-03-08 | Spansion Llc | 半導体装置およびその製造方法 |
US7829980B2 (en) * | 2007-04-24 | 2010-11-09 | Everspin Technologies, Inc. | Magnetoresistive device and method of packaging same |
JP2009038053A (ja) * | 2007-07-31 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 半導体センサ装置 |
JP4941264B2 (ja) * | 2007-12-07 | 2012-05-30 | 大日本印刷株式会社 | 半導体装置用のメタルシールド板、メタルシールド用シート、半導体装置、メタルシールド用シートの製造方法、およびメタルシールド板の製造方法 |
JP5425461B2 (ja) * | 2008-12-26 | 2014-02-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
CN102308349B (zh) * | 2009-02-07 | 2016-06-29 | 株式会社村田制作所 | 带平板状线圈的模块的制造方法及带平板状线圈的模块 |
KR101171512B1 (ko) * | 2010-06-08 | 2012-08-06 | 삼성전기주식회사 | 반도체 패키지의 제조 방법 |
CN102339763B (zh) * | 2010-07-21 | 2016-01-27 | 飞思卡尔半导体公司 | 装配集成电路器件的方法 |
JP2012109307A (ja) * | 2010-11-15 | 2012-06-07 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
US8466539B2 (en) * | 2011-02-23 | 2013-06-18 | Freescale Semiconductor Inc. | MRAM device and method of assembling same |
JP5829562B2 (ja) * | 2012-03-28 | 2015-12-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR102187809B1 (ko) * | 2014-02-21 | 2020-12-07 | 삼성전자주식회사 | 자기 차폐부를 가지는 반도체 패키지 제조방법 |
-
2014
- 2014-09-30 JP JP2014201766A patent/JP6353763B2/ja active Active
-
2015
- 2015-09-30 US US14/870,084 patent/US9466784B2/en active Active
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016070848A (ja) * | 2014-09-30 | 2016-05-09 | 株式会社東芝 | 磁気シールドパッケージ |
Also Published As
Publication number | Publication date |
---|---|
US20160093796A1 (en) | 2016-03-31 |
US9466784B2 (en) | 2016-10-11 |
JP2016072493A (ja) | 2016-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6353763B2 (ja) | 半導体装置及びその製造方法 | |
JP6280014B2 (ja) | 半導体装置及びその製造方法 | |
US8749033B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP6125332B2 (ja) | 半導体装置 | |
US9607963B2 (en) | Semiconductor device and fabrication method thereof | |
JP2009044110A (ja) | 半導体装置及びその製造方法 | |
JP2008159955A (ja) | 電子部品内蔵基板 | |
JP6373642B2 (ja) | 半導体装置 | |
JP2003168758A (ja) | 半導体装置 | |
JP2016192445A (ja) | メモリ装置 | |
JP2005332965A (ja) | 半導体装置及びその製造方法 | |
JP6235598B2 (ja) | 半導体装置及びその製造方法 | |
WO2012108469A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2010147421A (ja) | 半導体装置 | |
TWI529876B (zh) | 封裝堆疊結構及其製法 | |
JP4577788B2 (ja) | 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物 | |
TWI623072B (zh) | Semiconductor device | |
JP2008109138A (ja) | 積層チップパッケージ及び該パッケージの製造方法 | |
JP2006190834A (ja) | 半導体パッケージ及びフレキシブルサーキット基板 | |
KR20180021955A (ko) | 수직 적층된 칩들을 포함하는 팬 아웃 패키지 및 제조 방법 | |
JP3867796B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP6220282B2 (ja) | 半導体装置 | |
JP2007141947A (ja) | 半導体装置およびその製造方法 | |
JP2005340864A (ja) | 半導体装置の製造方法 | |
KR102109042B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170417 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170417 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180109 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180305 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180605 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180611 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6353763 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |