JP2004349476A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004349476A JP2004349476A JP2003144917A JP2003144917A JP2004349476A JP 2004349476 A JP2004349476 A JP 2004349476A JP 2003144917 A JP2003144917 A JP 2003144917A JP 2003144917 A JP2003144917 A JP 2003144917A JP 2004349476 A JP2004349476 A JP 2004349476A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- magnetic
- envelope
- semiconductor chip
- magnetic particles
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 230000005291 magnetic effect Effects 0.000 claims abstract description 75
- 239000006249 magnetic particle Substances 0.000 claims description 36
- 239000000919 ceramic Substances 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 15
- 239000004033 plastic Substances 0.000 claims description 8
- 229910000859 α-Fe Inorganic materials 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 239000003566 sealing material Substances 0.000 claims description 3
- 229920002050 silicone resin Polymers 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 238000005304 joining Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 16
- 239000000696 magnetic material Substances 0.000 abstract description 8
- 239000002245 particle Substances 0.000 abstract description 7
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000004048 modification Effects 0.000 description 20
- 238000012986 modification Methods 0.000 description 20
- 239000003302 ferromagnetic material Substances 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000005415 magnetization Effects 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 4
- ZUOUZKKEUPVFJK-UHFFFAOYSA-N diphenyl Chemical compound C1=CC=CC=C1C1=CC=CC=C1 ZUOUZKKEUPVFJK-UHFFFAOYSA-N 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052742 iron Inorganic materials 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000012858 packaging process Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 235000010290 biphenyl Nutrition 0.000 description 2
- 239000004305 biphenyl Substances 0.000 description 2
- 229910010293 ceramic material Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052749 magnesium Inorganic materials 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000000843 powder Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 1
- 229910019233 CoFeNi Inorganic materials 0.000 description 1
- 229910015136 FeMn Inorganic materials 0.000 description 1
- -1 IrMn Inorganic materials 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 230000005294 ferromagnetic effect Effects 0.000 description 1
- 239000002223 garnet Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004382 potting Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000005394 sealing glass Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 229910052596 spinel Inorganic materials 0.000 description 1
- 239000011029 spinel Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01012—Magnesium [Mg]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01027—Cobalt [Co]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12041—LED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
- H01L2924/1617—Cavity coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electromagnetism (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Semiconductor Memories (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Hall/Mr Elements (AREA)
Abstract
【課題】高コスト化を招くことなくデータ保持特性に優れた信頼性の高い磁性素子を備えた半導体装置を提供することを目的とする。
【解決手段】磁性素子を備えた半導体チップ11を封止する外囲器13中に、球状の磁性体粒14を散在させたことを特徴とする。パッケージ13中に磁性体粒14が散在されていることにより、外部からの漏洩磁界等は磁性体粒14に吸収され、磁性素子にはほとんど印加されない。そのため、磁性素子の誤動作の原因となる磁界を効果的に遮蔽することが出来る。また、球状に整形された磁性体粒14は、形状磁気異方性が生じないため、外部からの漏洩磁界に応じてそのスピンの向きを変化することが容易となる。従って、より少量の磁性体粒で効果的な磁気シールド効果を実現し、MRAM製品の低コスト化と高信頼化が実現できる。
【選択図】 図1
【解決手段】磁性素子を備えた半導体チップ11を封止する外囲器13中に、球状の磁性体粒14を散在させたことを特徴とする。パッケージ13中に磁性体粒14が散在されていることにより、外部からの漏洩磁界等は磁性体粒14に吸収され、磁性素子にはほとんど印加されない。そのため、磁性素子の誤動作の原因となる磁界を効果的に遮蔽することが出来る。また、球状に整形された磁性体粒14は、形状磁気異方性が生じないため、外部からの漏洩磁界に応じてそのスピンの向きを変化することが容易となる。従って、より少量の磁性体粒で効果的な磁気シールド効果を実現し、MRAM製品の低コスト化と高信頼化が実現できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、磁気ランダムアクセスメモリ等のように磁性素子を備えた半導体装置に関する。
【0002】
【従来の技術】
磁気ランダムアクセスメモリ(Magnetic Random Access Memory; 以下MRAMと略記)とは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【0003】
MRAMのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを2進の情報“1”、“0”に対応させて行う。記録情報の書き込みは、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。
【0004】
MRAMは、従来の誘電体を用いた半導体メモリとその機能を比較すると、(1)完全な不揮発性であり、また1015回以上の書き換え回数が可能であること。(2)非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能であること。(3)電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強いこと、等の多くの利点を有している。MRAMの単位面積あたりの集積度、書き込み、及び読み出し時間は、おおむねDRAMと同程度となりうることが予想される。従って、不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、LSIへの混載用途、さらにはパーソナルコンピュータの主記憶メモリへの応用等が期待されている。
【0005】
しかしながら、従来のパッケージング技術を用いてMRAMを作製すると、以下のような問題が生じる。即ち、近年の実装技術の高密度化により、MRAMの実使用環境において、電源ライン等が素子近傍を通過し、漏洩磁界により例えばMTJ素子(Magnetic Tunnel Junction 素子;以下MTJ素子と略記)の記憶データを破壊する可能性がある。
【0006】
また、MRAMのスイッチング磁界は50[Oe](エルステッド)程度であり、この値を上回る程度の磁界は、例えば電話の受話器等から発生する磁界のように日常至る所において存在する。
【0007】
従って、MRAMをこれらの磁界から保護する何らかの磁気シールド対策を施すことが必要となる。この対策としては、例えばパッケージング工程の後に、MRAM製品を磁性体の箱、つまりNiFe製の板等で覆う構成が提案されている。しかし、実装技術の複雑化や高コスト化を招くという問題がある。
【0008】
また、パッケージング工程内で、MRAMチップ(ダイ)を上述したような磁性体の箱(NiFe製の板等)で覆う対策も可能であるが、パッケージング工程の複雑化や高コスト化は避けられない。
【0009】
更に、パッケージング工程において、磁性体の粉末を利用した磁気シールド対策が提案されている(例えば、特許文献1参照)。この特許文献1に記載されている技術では、磁性体の粉末をパッケージ中に散在させることにより、製造工程の簡単化と低コスト化を図っている。しかし、形状磁気異方性によりスピンの向きが特定方向に固定されたり、磁気シールドの弱い部分が発生したりする恐れがある。このため、必ずしも所期の十分な磁気シールド効果が得られない。
【0010】
【特許文献1】
米国特許第6,429,044号
【0011】
【発明が解決しようとする課題】
上記のように、磁性素子を備えた従来の半導体装置では、データ保持特性を高めて信頼性を向上させようとすると、高コスト化を招くという問題があった。また、製造工程の簡単化と低コスト化を図る磁気シールド技術が提案されているが、必ずしも十分な効果が得られないという問題があった。
【0012】
この発明は上記事情に鑑みてなされたもので、高コスト化を招くことなく、データ保持特性に優れた信頼性の高い磁性素子を備えた半導体装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、磁性素子を備えた半導体チップと、前記半導体チップを封止する外囲器と、前記外囲器中に散在され、球状の磁性体粒とを具備することを特徴とする。
【0014】
また、この発明の一態様に係る半導体装置は、磁性素子を備えた半導体チップと、ベース材とキャップ材とをシーリング材を介在して接合することにより、前記半導体チップを封止する外囲器と、前記ベース材のチップ側の面及び前記キャップ材の内面に、前記半導体チップを囲むように設けられた磁性膜とを具備することを特徴とする。
【0015】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【0016】
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置について説明するためのもので、プラスティック・パッケージ(外囲器)に封止したMRAMを例に取って模式的に示す断面図である。
【0017】
図1に示すように、リードフレーム15のインナーリード部の内側にはダイパット17が配置されており、このダイパッド17上に半導体チップ11がダイボンディングされて搭載されている。上記半導体チップ11中には、複数の強磁性体を積層して形成した磁性素子が設けられている(図示せず)。上記リードフレーム15のインナーリード部と上記半導体チップ11の外部接続電極(パッド)とは、ボンディングワイヤ16によって電気的に接続されている。上記半導体チップ11、上記ダイパッド17、ボンディングワイヤ16及び上記リードフレーム15のインナーリード部はそれぞれ、プラスティック・パッケージ13によって封止されている。
【0018】
上記パッケージ13は、例えばビフェニル系エポキシ樹脂やシリコーン樹脂を用いてモールド形成されており、磁性体粒14が散在されている。この磁性体粒14の材料としては、例えばフェライト(MFe2O4、ここでM=Mn、Fe、Co、Ni、Cu、Mg、ZnLi0.5Fe0.5、のいずれか)を含んだものが挙げられる。この磁性体粒14の形状は、ほぼ球形(球状)であり、その直径が20μm程度、またはそれ以下である。さらに、パッケージ13中に散在する磁性体粒14は、パッケージ13の全体の重量のうち、1wt%[重量%]以上含まれている。
【0019】
上記磁性素子としては、例えばMTJ素子を適用する。一般に、MTJ素子は第1及び第2の書き込み用配線の交点に夫々形成される。このMTJ素子は、スピンの向きが可変であるフリー層と、このフリー層に隣接して設けられたトンネルバリア層と、このトンネルバリア層に隣接して設けられたピン層と、このピン層に隣接して設けられ上記ピン層のスピンの向きを固定する固定層、により形成される。上記フリー層及びピン層は強磁性体から形成され、トンネルバリア層は非強磁性体から形成される。強磁性体としては、例えば遷移金属磁性元素(Fe、Co、Ni等)またはそれらの合金(例えば、CoFe、CoFeNi、NiFe等)が用いられる。また、固定層は反強磁性体(例えば、FeMn、IrMn、PtMn等)により形成される。
【0020】
上記MTJ素子の読み出しは、上記フリー層、トンネルバリア層、ピン層、固定層、に順次電流を流し、その抵抗値を増幅・検出することにより行われる。
【0021】
尚、このようなトンネル型磁気抵抗素子であれば他の磁気抵抗素子、例えば、TMR素子(Tunnel Magnetoresistance 素子)等を用いることも可能である。
【0022】
上記のような構成によれば、パッケージ13中に磁性体粒14が散在されていることにより、外部からの漏洩磁界等は磁性体粒14に吸収され、半導体チップ11中の磁性素子にはほとんど印加されない。そのため、磁性素子の誤動作の原因となる磁界を効果的に遮蔽することが出来る。また、磁性体粒が未整形(例えば破砕直後)で表面に凹凸のある形状の場合は、その形状磁気異方性により、スピンの向きが特定方向に固定されやすくなり、外部からの漏洩磁界等に対する磁気シールド効果が低減する。しかし、球状に整形された磁性体粒14は、形状磁気異方性が生じないため、外部からの漏洩磁界に応じてそのスピンの向きが容易に変化する。従って、より少量の磁性体粒14で効果的な磁気シールド効果を実現し、MRAM製品の低コスト化と高信頼性化が実現できる。
【0023】
また、通常の半導体チップは、例えばボンディングパッドの間隔が100μm程度、ボンディングワイヤ16の径が20〜30μm程度である。そのため磁性体粒14が大きすぎると、パッケージ13を形成する際の樹脂の注入不良や、ボンディングワイヤ16の切断等の不都合が生じる可能性がある。しかし、磁性体粒14の直径を20μm程度またはそれ以下にすることにより、このような不都合を回避することが出来る。
【0024】
さらに、典型的なパッケージ13の膜厚を1mm、磁性体粒14の直径を10μmとした場合に、膜厚方向に少なくとも1粒の磁性体粒14が存在するための最小濃度を体積百分率で表すと以下のようになる。即ち、{(4/3)×π×(10/2)2}/{π×(10/2)2×1000}=0.67[%]以上、であることが必要である。ここでは、パッケージ13となる樹脂に比べて磁性体粒14の比重が高いことを前提としている。
【0025】
上記のように、パッケージ13中に散在する磁性体粒14が1wt%以上含まれることにより、外部漏洩磁界等に対して磁気的シールド効果の弱い部分が発生することを防止することが出来る。このように、パッケージ13中に磁性体粒14を混入させる量を予めある程度見積もることが出来る。
【0026】
さらに、本実施形態のようにプラスティック・パッケージ13を用いた場合には、半導体チップ11はリードフレーム15の引出し部分を除き、縦横ほぼ完全に連続した一体成形のパッケージ13で覆うことが出来るので、外部磁界をより効果的に遮蔽することが出来る。
【0027】
尚、上記パッケージ13の材料としては、上述したビフェニル系エポキシ樹脂やシリコーン樹脂以外の樹脂を用いることも可能である。
【0028】
また、磁性体粒14には、フェライトの他にも、他の酸化物磁性体、例えばスピネル型酸化物磁性体(例えばクロマイト)、ガーネット型酸化物磁性体、あるいはペロブスカイト型酸化物磁性体を用いることも可能である。また磁性体粒14は絶縁体であることが望ましいが、パッケージ13としての絶縁性を確保できれば導電性の磁性体粒を用いることも可能である。
【0029】
[変形例1]
次に、図2を用いて第1の実施形態に係る半導体装置の変形例を説明する。図2は、MRAMをプラスティック・パッケージに封止した場合を模式的に示す断面図である。以下、この変形例においては第1の実施形態と相違する部分のみ記載し、その他の部分については第1の実施形態と同様であるので詳細な説明は省略する。
【0030】
図2に示すように、リードフレーム15のインナーリード部が複数の導電層と絶縁層との積層構造になっており、半導体チップ11に接続されたボンディングワイヤ16は夫々第1層目の導電層23、第2層目の導電層22、及び第3層目の導電層21に選択的に接続されている。これら第1層目の導電層23と第2層目の導電層22、及び第2層目の導電層22と第3層目の導電層21の間には夫々絶縁層25−1,25−2が介在され、電気的に絶縁されている。さらに、絶縁層25−1,25−2にはスルーホールが形成され、このスルーホール内に埋め込まれた導電材料を介して第1層目の導電層23と第2層目の導電層22が、夫々選択的に第3層目の導電層21に接続され、アウターリード部に導出されている(図示せず)。
【0031】
このような構造であっても、基本的には第1の実施形態と同様な効果が得られる。
【0032】
しかも、リードフレームのインナーリード部を多層化することにより、半導体チップ11に外部接続端子としての多数のパッドが狭いピッチで配置されている場合にも、インナーリード部におけるリード先端部のピッチを確保することが出来る。そのため、半導体チップ11の多ピン化に対応することが出来る。
【0033】
[第2の実施形態]
本発明の第2の実施形態について図3を用いて説明する。図3は、MRAMをセラミック・パッケージ(外囲器)に封止した構成を模式的に示す断面図である。以下、本第2の実施形態においては第1の実施形態と相違する部分のみ記載し、その他の部分については詳細な説明を省略する。
【0034】
図3に示すように、リードフレーム15のダイパッド17上にダイボンディングされた半導体チップ11は、セラミック・パッケージで封止されている。このセラミック・パッケージは、セラミックベース(ベース材)31とセラミックキャップ(キャップ材)32がシーリングガラス(シーリング材)33を介在して接合されて形成されている。また、上記セラミックベース31のチップ側の面と上記セラミックキャップ32の内側には、上記半導体チップ11を囲むように磁性膜34が形成されている。この磁性膜34は、例えばフェライト(MFe2O4、ここでM=Mn、Fe、Co、Ni、Cu、Mg、ZnLi0.5Fe0.5、のいずれか)により形成される。
【0035】
このように、磁性膜34が半導体チップ11中の磁性素子の周りを囲う構造をとることにより、誤動作の原因となる外部からの漏洩磁界等はほとんど磁性膜34に吸収される。従って、半導体チップ11内の磁性素子には外部磁界はほとんど印加されず、効果的な磁気シールド効果を得ることが出来る。これにより、データ保持特性の優れ、誤動作のない信頼性の高いMRAM製品を提供することが出来る。
【0036】
なお、一般に、セラミックキャップ31及びセラミックベース32の材質としては、Al2O3が用いられる場合が多い。ここで、Al2O3は金属酸化物であり、磁性膜34となる例えば上記フェライト膜等も金属酸化物である。さらに、この金属酸化物は界面での密着性が良好であるという特性がある。従って、金属酸化物同士の接合となるセラミックキャップ32と磁性膜34、及びセラミックベース31と磁性膜34との界面に、密着層等を設ける必要がない。以上により、安価で製造工程が簡易なMRAM製品を提供することが出来る。
【0037】
[変形例2]
次に図4を用いて、第2の実施形態に係る半導体装置の変形例を説明する。以下、本変形例2においては第2の実施形態と相違する部分のみ記載し、その他の部分については第2の実施形態と同様であるとしてその記載を省略する。
【0038】
図4に示すように、本変形例2では、第2の実施形態における磁性膜34を設ける代わりに、セラミックベース31及びセラミックキャップ32中に磁性体粒14を散在させている。この磁性体粒14の形状は球状となるように整形されている。また第1の実施形態と同様に、セラミックベース31及びセラミックキャップ32中に散在する磁性体粒14は、セラミックベース31及びセラミックキャップ32の全体の重量のうち、1wt%[重量%]以上含まれている。
【0039】
本変形例2では、磁性体粒14の直径は、必ずしも20μm程度またはそれ以下である必要ではない。何故なら、上記第1の実施形態及びその変形例では、半導体チップ11及びボンディングワイヤ16がパッケージ13に埋め込まれるため、磁性体粒のサイズが大きいと、パッケージ13を形成するための樹脂の注入不良やボンディングワイヤ16の切断等の不都合が生じる恐れがある。
【0040】
しかし、本変形例2では半導体チップ11及びボンディングワイヤ16の周りは、セラミックキャップ32により空洞が形成されている。そのため、上記のような不都合が生じることはなく、磁性体粒14が球状に整形されていればサイズは重要ではない。よって、例えば磁性体粒14の直径がばらばらであるような場合であっても許容される。従って、製造コストを低減することが出来る。
【0041】
このように、セラミックベース31及びセラミックキャップ32のセラミック原料(例えば、スラリー等)中に予め磁性体粒14を混ぜておくことで、セラミック・パッケージを用いた場合であっても、第1の実施形態と同様に、セラミックベース31及びセラミックキャップ32中に磁性体粒14を散在させることが出来る。よって、製造工程が複雑化することはなく、通常の製造方法とほぼ同様な製造工程で形成できる。従って、安価で信頼性の高いMRAM製品を実現できる。
【0042】
尚、セラミック材料としては、Al2O3の他に例えば、AlNやBeO等の他の材料を用いることも可能である。また、セラミックベース31及びセラミックキャップ32中に散在する磁性体粒14の材料としては、フェライトの他に、他の酸化物磁性体、例えばスピネル型酸化物磁性体(例えば、クロマイト)、ガーネット型酸化物磁性体、あるいはペロブスカイト型酸化物磁性体等を用いることも可能である。
【0043】
[変形例3]
次に図5及び図6を用いて、第2の実施形態の他の変形例を説明する。本変形例3においては第2の実施形態及び変形例2と相違する部分のみ記載し、その他の部分についてはその記載を省略する。
【0044】
図5に示す変形例は、図3に示した構成において、インナーリード部を図2に示したような積層構造にしたものである。また、図6に示す変形例は、図4に示した構成において、インナーリード部を図2に示したような積層構造にしたものである。
【0045】
このように、セラミックキャップ31内部のインナーリード部を多層化することにより、半導体チップ11の実質的な接続ピッチ(幅)を広げることが出来る。そのため、半導体チップ11のパッド数の増加や狭ピッチ化に対応することが出来る。
【0046】
尚、以上の第1,第2の実施の形態及びその変形例の説明において、磁性体粒14は必ずしも真球である必要はない。即ち、その形状磁気異方性により磁気シールド効果が低減しない形状であればよく、その効果が達成できる範囲であれば厳密に球形に整形する必要はない。
【0047】
また、上記各実施の形態とその変形例の説明中ではMRAMを例に用いて説明したが、磁性素子を有する他の半導体装置にも同様に適用可能である。
【0048】
さらに、半導体チップをリードフレームに搭載する場合を例に取って説明したが、例えばTABテープ等に搭載する場合にも、ポッティング樹脂中に磁性体粒を散在させることにより同様な作用効果が得られるのは勿論である。
【0049】
以上、第1,第2の実施の形態及び変形例1乃至3を用いて本発明の説明を行ったが、この発明は上記各実施の形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0050】
【発明の効果】
以上説明したように、この発明によれば、高コスト化を招くことなく、データ保持特性に優れた信頼性の高い磁性素子を備えた半導体装置が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る半導体装置について説明するためのもので、MRAMを例に取って示しており、プラスティック・パッケージに封止した例を模式的に示す断面図。
【図2】この発明の第1の実施形態の変形例について説明するためのもので、MRAMを例に取って示しており、プラスティック・パッケージに封止した例を模式的に示す断面図。
【図3】この発明の第2の実施形態に係る半導体装置について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図4】この発明の第2の実施形態の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図5】この発明の第2の実施形態の他の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図6】この発明の第2の実施形態の更に他の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【符号の説明】
11…半導体チップ、13…パッケージ(外囲器)、14…磁性体粒、15…リードフレーム、16…ボンディングワイヤ、17…ダイパット。
【発明の属する技術分野】
この発明は、磁気ランダムアクセスメモリ等のように磁性素子を備えた半導体装置に関する。
【0002】
【従来の技術】
磁気ランダムアクセスメモリ(Magnetic Random Access Memory; 以下MRAMと略記)とは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【0003】
MRAMのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを2進の情報“1”、“0”に対応させて行う。記録情報の書き込みは、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。
【0004】
MRAMは、従来の誘電体を用いた半導体メモリとその機能を比較すると、(1)完全な不揮発性であり、また1015回以上の書き換え回数が可能であること。(2)非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能であること。(3)電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強いこと、等の多くの利点を有している。MRAMの単位面積あたりの集積度、書き込み、及び読み出し時間は、おおむねDRAMと同程度となりうることが予想される。従って、不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、LSIへの混載用途、さらにはパーソナルコンピュータの主記憶メモリへの応用等が期待されている。
【0005】
しかしながら、従来のパッケージング技術を用いてMRAMを作製すると、以下のような問題が生じる。即ち、近年の実装技術の高密度化により、MRAMの実使用環境において、電源ライン等が素子近傍を通過し、漏洩磁界により例えばMTJ素子(Magnetic Tunnel Junction 素子;以下MTJ素子と略記)の記憶データを破壊する可能性がある。
【0006】
また、MRAMのスイッチング磁界は50[Oe](エルステッド)程度であり、この値を上回る程度の磁界は、例えば電話の受話器等から発生する磁界のように日常至る所において存在する。
【0007】
従って、MRAMをこれらの磁界から保護する何らかの磁気シールド対策を施すことが必要となる。この対策としては、例えばパッケージング工程の後に、MRAM製品を磁性体の箱、つまりNiFe製の板等で覆う構成が提案されている。しかし、実装技術の複雑化や高コスト化を招くという問題がある。
【0008】
また、パッケージング工程内で、MRAMチップ(ダイ)を上述したような磁性体の箱(NiFe製の板等)で覆う対策も可能であるが、パッケージング工程の複雑化や高コスト化は避けられない。
【0009】
更に、パッケージング工程において、磁性体の粉末を利用した磁気シールド対策が提案されている(例えば、特許文献1参照)。この特許文献1に記載されている技術では、磁性体の粉末をパッケージ中に散在させることにより、製造工程の簡単化と低コスト化を図っている。しかし、形状磁気異方性によりスピンの向きが特定方向に固定されたり、磁気シールドの弱い部分が発生したりする恐れがある。このため、必ずしも所期の十分な磁気シールド効果が得られない。
【0010】
【特許文献1】
米国特許第6,429,044号
【0011】
【発明が解決しようとする課題】
上記のように、磁性素子を備えた従来の半導体装置では、データ保持特性を高めて信頼性を向上させようとすると、高コスト化を招くという問題があった。また、製造工程の簡単化と低コスト化を図る磁気シールド技術が提案されているが、必ずしも十分な効果が得られないという問題があった。
【0012】
この発明は上記事情に鑑みてなされたもので、高コスト化を招くことなく、データ保持特性に優れた信頼性の高い磁性素子を備えた半導体装置を提供することを目的とする。
【0013】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、磁性素子を備えた半導体チップと、前記半導体チップを封止する外囲器と、前記外囲器中に散在され、球状の磁性体粒とを具備することを特徴とする。
【0014】
また、この発明の一態様に係る半導体装置は、磁性素子を備えた半導体チップと、ベース材とキャップ材とをシーリング材を介在して接合することにより、前記半導体チップを封止する外囲器と、前記ベース材のチップ側の面及び前記キャップ材の内面に、前記半導体チップを囲むように設けられた磁性膜とを具備することを特徴とする。
【0015】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【0016】
[第1の実施形態]
図1は、本発明の第1の実施形態に係る半導体装置について説明するためのもので、プラスティック・パッケージ(外囲器)に封止したMRAMを例に取って模式的に示す断面図である。
【0017】
図1に示すように、リードフレーム15のインナーリード部の内側にはダイパット17が配置されており、このダイパッド17上に半導体チップ11がダイボンディングされて搭載されている。上記半導体チップ11中には、複数の強磁性体を積層して形成した磁性素子が設けられている(図示せず)。上記リードフレーム15のインナーリード部と上記半導体チップ11の外部接続電極(パッド)とは、ボンディングワイヤ16によって電気的に接続されている。上記半導体チップ11、上記ダイパッド17、ボンディングワイヤ16及び上記リードフレーム15のインナーリード部はそれぞれ、プラスティック・パッケージ13によって封止されている。
【0018】
上記パッケージ13は、例えばビフェニル系エポキシ樹脂やシリコーン樹脂を用いてモールド形成されており、磁性体粒14が散在されている。この磁性体粒14の材料としては、例えばフェライト(MFe2O4、ここでM=Mn、Fe、Co、Ni、Cu、Mg、ZnLi0.5Fe0.5、のいずれか)を含んだものが挙げられる。この磁性体粒14の形状は、ほぼ球形(球状)であり、その直径が20μm程度、またはそれ以下である。さらに、パッケージ13中に散在する磁性体粒14は、パッケージ13の全体の重量のうち、1wt%[重量%]以上含まれている。
【0019】
上記磁性素子としては、例えばMTJ素子を適用する。一般に、MTJ素子は第1及び第2の書き込み用配線の交点に夫々形成される。このMTJ素子は、スピンの向きが可変であるフリー層と、このフリー層に隣接して設けられたトンネルバリア層と、このトンネルバリア層に隣接して設けられたピン層と、このピン層に隣接して設けられ上記ピン層のスピンの向きを固定する固定層、により形成される。上記フリー層及びピン層は強磁性体から形成され、トンネルバリア層は非強磁性体から形成される。強磁性体としては、例えば遷移金属磁性元素(Fe、Co、Ni等)またはそれらの合金(例えば、CoFe、CoFeNi、NiFe等)が用いられる。また、固定層は反強磁性体(例えば、FeMn、IrMn、PtMn等)により形成される。
【0020】
上記MTJ素子の読み出しは、上記フリー層、トンネルバリア層、ピン層、固定層、に順次電流を流し、その抵抗値を増幅・検出することにより行われる。
【0021】
尚、このようなトンネル型磁気抵抗素子であれば他の磁気抵抗素子、例えば、TMR素子(Tunnel Magnetoresistance 素子)等を用いることも可能である。
【0022】
上記のような構成によれば、パッケージ13中に磁性体粒14が散在されていることにより、外部からの漏洩磁界等は磁性体粒14に吸収され、半導体チップ11中の磁性素子にはほとんど印加されない。そのため、磁性素子の誤動作の原因となる磁界を効果的に遮蔽することが出来る。また、磁性体粒が未整形(例えば破砕直後)で表面に凹凸のある形状の場合は、その形状磁気異方性により、スピンの向きが特定方向に固定されやすくなり、外部からの漏洩磁界等に対する磁気シールド効果が低減する。しかし、球状に整形された磁性体粒14は、形状磁気異方性が生じないため、外部からの漏洩磁界に応じてそのスピンの向きが容易に変化する。従って、より少量の磁性体粒14で効果的な磁気シールド効果を実現し、MRAM製品の低コスト化と高信頼性化が実現できる。
【0023】
また、通常の半導体チップは、例えばボンディングパッドの間隔が100μm程度、ボンディングワイヤ16の径が20〜30μm程度である。そのため磁性体粒14が大きすぎると、パッケージ13を形成する際の樹脂の注入不良や、ボンディングワイヤ16の切断等の不都合が生じる可能性がある。しかし、磁性体粒14の直径を20μm程度またはそれ以下にすることにより、このような不都合を回避することが出来る。
【0024】
さらに、典型的なパッケージ13の膜厚を1mm、磁性体粒14の直径を10μmとした場合に、膜厚方向に少なくとも1粒の磁性体粒14が存在するための最小濃度を体積百分率で表すと以下のようになる。即ち、{(4/3)×π×(10/2)2}/{π×(10/2)2×1000}=0.67[%]以上、であることが必要である。ここでは、パッケージ13となる樹脂に比べて磁性体粒14の比重が高いことを前提としている。
【0025】
上記のように、パッケージ13中に散在する磁性体粒14が1wt%以上含まれることにより、外部漏洩磁界等に対して磁気的シールド効果の弱い部分が発生することを防止することが出来る。このように、パッケージ13中に磁性体粒14を混入させる量を予めある程度見積もることが出来る。
【0026】
さらに、本実施形態のようにプラスティック・パッケージ13を用いた場合には、半導体チップ11はリードフレーム15の引出し部分を除き、縦横ほぼ完全に連続した一体成形のパッケージ13で覆うことが出来るので、外部磁界をより効果的に遮蔽することが出来る。
【0027】
尚、上記パッケージ13の材料としては、上述したビフェニル系エポキシ樹脂やシリコーン樹脂以外の樹脂を用いることも可能である。
【0028】
また、磁性体粒14には、フェライトの他にも、他の酸化物磁性体、例えばスピネル型酸化物磁性体(例えばクロマイト)、ガーネット型酸化物磁性体、あるいはペロブスカイト型酸化物磁性体を用いることも可能である。また磁性体粒14は絶縁体であることが望ましいが、パッケージ13としての絶縁性を確保できれば導電性の磁性体粒を用いることも可能である。
【0029】
[変形例1]
次に、図2を用いて第1の実施形態に係る半導体装置の変形例を説明する。図2は、MRAMをプラスティック・パッケージに封止した場合を模式的に示す断面図である。以下、この変形例においては第1の実施形態と相違する部分のみ記載し、その他の部分については第1の実施形態と同様であるので詳細な説明は省略する。
【0030】
図2に示すように、リードフレーム15のインナーリード部が複数の導電層と絶縁層との積層構造になっており、半導体チップ11に接続されたボンディングワイヤ16は夫々第1層目の導電層23、第2層目の導電層22、及び第3層目の導電層21に選択的に接続されている。これら第1層目の導電層23と第2層目の導電層22、及び第2層目の導電層22と第3層目の導電層21の間には夫々絶縁層25−1,25−2が介在され、電気的に絶縁されている。さらに、絶縁層25−1,25−2にはスルーホールが形成され、このスルーホール内に埋め込まれた導電材料を介して第1層目の導電層23と第2層目の導電層22が、夫々選択的に第3層目の導電層21に接続され、アウターリード部に導出されている(図示せず)。
【0031】
このような構造であっても、基本的には第1の実施形態と同様な効果が得られる。
【0032】
しかも、リードフレームのインナーリード部を多層化することにより、半導体チップ11に外部接続端子としての多数のパッドが狭いピッチで配置されている場合にも、インナーリード部におけるリード先端部のピッチを確保することが出来る。そのため、半導体チップ11の多ピン化に対応することが出来る。
【0033】
[第2の実施形態]
本発明の第2の実施形態について図3を用いて説明する。図3は、MRAMをセラミック・パッケージ(外囲器)に封止した構成を模式的に示す断面図である。以下、本第2の実施形態においては第1の実施形態と相違する部分のみ記載し、その他の部分については詳細な説明を省略する。
【0034】
図3に示すように、リードフレーム15のダイパッド17上にダイボンディングされた半導体チップ11は、セラミック・パッケージで封止されている。このセラミック・パッケージは、セラミックベース(ベース材)31とセラミックキャップ(キャップ材)32がシーリングガラス(シーリング材)33を介在して接合されて形成されている。また、上記セラミックベース31のチップ側の面と上記セラミックキャップ32の内側には、上記半導体チップ11を囲むように磁性膜34が形成されている。この磁性膜34は、例えばフェライト(MFe2O4、ここでM=Mn、Fe、Co、Ni、Cu、Mg、ZnLi0.5Fe0.5、のいずれか)により形成される。
【0035】
このように、磁性膜34が半導体チップ11中の磁性素子の周りを囲う構造をとることにより、誤動作の原因となる外部からの漏洩磁界等はほとんど磁性膜34に吸収される。従って、半導体チップ11内の磁性素子には外部磁界はほとんど印加されず、効果的な磁気シールド効果を得ることが出来る。これにより、データ保持特性の優れ、誤動作のない信頼性の高いMRAM製品を提供することが出来る。
【0036】
なお、一般に、セラミックキャップ31及びセラミックベース32の材質としては、Al2O3が用いられる場合が多い。ここで、Al2O3は金属酸化物であり、磁性膜34となる例えば上記フェライト膜等も金属酸化物である。さらに、この金属酸化物は界面での密着性が良好であるという特性がある。従って、金属酸化物同士の接合となるセラミックキャップ32と磁性膜34、及びセラミックベース31と磁性膜34との界面に、密着層等を設ける必要がない。以上により、安価で製造工程が簡易なMRAM製品を提供することが出来る。
【0037】
[変形例2]
次に図4を用いて、第2の実施形態に係る半導体装置の変形例を説明する。以下、本変形例2においては第2の実施形態と相違する部分のみ記載し、その他の部分については第2の実施形態と同様であるとしてその記載を省略する。
【0038】
図4に示すように、本変形例2では、第2の実施形態における磁性膜34を設ける代わりに、セラミックベース31及びセラミックキャップ32中に磁性体粒14を散在させている。この磁性体粒14の形状は球状となるように整形されている。また第1の実施形態と同様に、セラミックベース31及びセラミックキャップ32中に散在する磁性体粒14は、セラミックベース31及びセラミックキャップ32の全体の重量のうち、1wt%[重量%]以上含まれている。
【0039】
本変形例2では、磁性体粒14の直径は、必ずしも20μm程度またはそれ以下である必要ではない。何故なら、上記第1の実施形態及びその変形例では、半導体チップ11及びボンディングワイヤ16がパッケージ13に埋め込まれるため、磁性体粒のサイズが大きいと、パッケージ13を形成するための樹脂の注入不良やボンディングワイヤ16の切断等の不都合が生じる恐れがある。
【0040】
しかし、本変形例2では半導体チップ11及びボンディングワイヤ16の周りは、セラミックキャップ32により空洞が形成されている。そのため、上記のような不都合が生じることはなく、磁性体粒14が球状に整形されていればサイズは重要ではない。よって、例えば磁性体粒14の直径がばらばらであるような場合であっても許容される。従って、製造コストを低減することが出来る。
【0041】
このように、セラミックベース31及びセラミックキャップ32のセラミック原料(例えば、スラリー等)中に予め磁性体粒14を混ぜておくことで、セラミック・パッケージを用いた場合であっても、第1の実施形態と同様に、セラミックベース31及びセラミックキャップ32中に磁性体粒14を散在させることが出来る。よって、製造工程が複雑化することはなく、通常の製造方法とほぼ同様な製造工程で形成できる。従って、安価で信頼性の高いMRAM製品を実現できる。
【0042】
尚、セラミック材料としては、Al2O3の他に例えば、AlNやBeO等の他の材料を用いることも可能である。また、セラミックベース31及びセラミックキャップ32中に散在する磁性体粒14の材料としては、フェライトの他に、他の酸化物磁性体、例えばスピネル型酸化物磁性体(例えば、クロマイト)、ガーネット型酸化物磁性体、あるいはペロブスカイト型酸化物磁性体等を用いることも可能である。
【0043】
[変形例3]
次に図5及び図6を用いて、第2の実施形態の他の変形例を説明する。本変形例3においては第2の実施形態及び変形例2と相違する部分のみ記載し、その他の部分についてはその記載を省略する。
【0044】
図5に示す変形例は、図3に示した構成において、インナーリード部を図2に示したような積層構造にしたものである。また、図6に示す変形例は、図4に示した構成において、インナーリード部を図2に示したような積層構造にしたものである。
【0045】
このように、セラミックキャップ31内部のインナーリード部を多層化することにより、半導体チップ11の実質的な接続ピッチ(幅)を広げることが出来る。そのため、半導体チップ11のパッド数の増加や狭ピッチ化に対応することが出来る。
【0046】
尚、以上の第1,第2の実施の形態及びその変形例の説明において、磁性体粒14は必ずしも真球である必要はない。即ち、その形状磁気異方性により磁気シールド効果が低減しない形状であればよく、その効果が達成できる範囲であれば厳密に球形に整形する必要はない。
【0047】
また、上記各実施の形態とその変形例の説明中ではMRAMを例に用いて説明したが、磁性素子を有する他の半導体装置にも同様に適用可能である。
【0048】
さらに、半導体チップをリードフレームに搭載する場合を例に取って説明したが、例えばTABテープ等に搭載する場合にも、ポッティング樹脂中に磁性体粒を散在させることにより同様な作用効果が得られるのは勿論である。
【0049】
以上、第1,第2の実施の形態及び変形例1乃至3を用いて本発明の説明を行ったが、この発明は上記各実施の形態やその変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0050】
【発明の効果】
以上説明したように、この発明によれば、高コスト化を招くことなく、データ保持特性に優れた信頼性の高い磁性素子を備えた半導体装置が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態に係る半導体装置について説明するためのもので、MRAMを例に取って示しており、プラスティック・パッケージに封止した例を模式的に示す断面図。
【図2】この発明の第1の実施形態の変形例について説明するためのもので、MRAMを例に取って示しており、プラスティック・パッケージに封止した例を模式的に示す断面図。
【図3】この発明の第2の実施形態に係る半導体装置について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図4】この発明の第2の実施形態の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図5】この発明の第2の実施形態の他の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【図6】この発明の第2の実施形態の更に他の変形例について説明するためのもので、MRAMを例に取って示しており、セラミック・パッケージに封止した例を模式的に示す断面図。
【符号の説明】
11…半導体チップ、13…パッケージ(外囲器)、14…磁性体粒、15…リードフレーム、16…ボンディングワイヤ、17…ダイパット。
Claims (12)
- 磁性素子を備えた半導体チップと、
前記半導体チップを封止する外囲器と、
前記外囲器中に散在され、球状の磁性体粒とを具備すること
を特徴とする半導体装置。 - 磁性素子を備えた半導体チップと、
ベース材とキャップ材とをシーリング材を介在して接合することにより、前記半導体チップを封止する外囲器と、
前記ベース材のチップ側の面及び前記キャップ材の内面に、前記半導体チップを囲むように設けられた磁性膜とを具備すること
を特徴とする半導体装置。 - 前記外囲器は、プラスティック・パッケージまたはセラミック・パッケージであること
を特徴とする請求項1に記載の半導体装置。 - 前記外囲器は、セラミック・パッケージであること
を特徴とする請求項2に記載の半導体装置。 - 前記プラスティック・パッケージは、エポキシ樹脂またはシリコーン樹脂を含むこと
を特徴とする請求項3に記載の半導体装置。 - 前記セラミック・パッケージは、Al2O3、AlN、及びBeOの少なくともいずれか1つを含むこと
を特徴とする請求項3または請求項4に記載の半導体装置。 - ダイパッド上に前記半導体チップが搭載され、インナーリード部が前記外囲器で封止され、アウターリード部が前記外囲器の外部に導出されるリードフレームを更に有すること
を特徴とする請求項1乃至請求項6のいずれか1項に記載の半導体装置。 - 前記リードフレームのインナーリード部は、複数の導電層が絶縁層を介在して積層された積層構造であり、前記複数の導電層と前記半導体チップ上の外部接続電極とがボンディングワイヤによって電気的に接続されること
を特徴とする請求項7に記載の半導体装置。 - 前記磁性素子は、トンネル型磁気抵抗素子であること
を特徴とする請求項1乃至請求項8のいずれか1項に記載の半導体装置。 - 前記磁性体粒は、絶縁体、酸化物、及びフェライトの少なくともいずれか1つを含むこと
を特徴とする請求項1、請求項3、請求項5乃至請求項9のいずれか1項に記載の半導体装置。 - 前記磁性体粒の直径は、20μm以下であること
を特徴とする請求項1、請求項3、請求項5乃至請求項10のいずれか1項に記載の半導体装置。 - 前記磁性体粒は、前記外囲器の1重量%以上を占めること
を特徴とする請求項1、請求項3、請求項5乃至請求項11のいずれか1項に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144917A JP2004349476A (ja) | 2003-05-22 | 2003-05-22 | 半導体装置 |
US10/649,731 US20040232536A1 (en) | 2003-05-22 | 2003-08-28 | Semiconductor device comprising magnetic element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003144917A JP2004349476A (ja) | 2003-05-22 | 2003-05-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004349476A true JP2004349476A (ja) | 2004-12-09 |
Family
ID=33447544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003144917A Pending JP2004349476A (ja) | 2003-05-22 | 2003-05-22 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20040232536A1 (ja) |
JP (1) | JP2004349476A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005531928A (ja) * | 2002-06-28 | 2005-10-20 | モトローラ・インコーポレイテッド | 磁性体を含む電子回路の磁気遮蔽 |
WO2011046091A1 (ja) * | 2009-10-13 | 2011-04-21 | 日本電気株式会社 | 磁性体装置 |
WO2011046090A1 (ja) * | 2009-10-13 | 2011-04-21 | 日本電気株式会社 | 磁性体装置 |
WO2011111593A1 (ja) * | 2010-03-10 | 2011-09-15 | 日本電気株式会社 | 磁性体装置 |
JP2014036192A (ja) * | 2012-08-10 | 2014-02-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2016103533A (ja) * | 2014-11-27 | 2016-06-02 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びホールセンサの製造方法 |
JP2016148687A (ja) * | 2016-05-27 | 2016-08-18 | 株式会社東芝 | 素子パッケージ及び電気回路 |
JP2017063123A (ja) * | 2015-09-25 | 2017-03-30 | Tdk株式会社 | 半導体パッケージ及びその製造方法 |
JP2018105868A (ja) * | 2018-01-09 | 2018-07-05 | 株式会社東芝 | 素子パッケージ及び電気回路 |
US10070230B2 (en) | 2012-11-20 | 2018-09-04 | Kabushiki Kaisha Toshiba | Microphone package |
JP7513445B2 (ja) | 2020-07-07 | 2024-07-09 | キオクシア株式会社 | メモリシステム |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026263A (ja) * | 2003-06-30 | 2005-01-27 | Nec Compound Semiconductor Devices Ltd | 混成集積回路 |
JP2006059839A (ja) * | 2004-08-17 | 2006-03-02 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US7445942B2 (en) | 2005-07-15 | 2008-11-04 | Magic Technologies, Inc. | Process for manufacturing segmented MRAM array with patterned segmented magnetic shields |
US20090002969A1 (en) * | 2007-06-27 | 2009-01-01 | Rf Micro Devices, Inc. | Field barrier structures within a conformal shield |
US8053872B1 (en) * | 2007-06-25 | 2011-11-08 | Rf Micro Devices, Inc. | Integrated shield for a no-lead semiconductor device package |
US8062930B1 (en) | 2005-08-08 | 2011-11-22 | Rf Micro Devices, Inc. | Sub-module conformal electromagnetic interference shield |
US8959762B2 (en) | 2005-08-08 | 2015-02-24 | Rf Micro Devices, Inc. | Method of manufacturing an electronic module |
DE102007017641A1 (de) * | 2007-04-13 | 2008-10-16 | Infineon Technologies Ag | Aushärtung von Schichten am Halbleitermodul mittels elektromagnetischer Felder |
US20080315374A1 (en) * | 2007-06-25 | 2008-12-25 | Sung Soo Kim | Integrated circuit package-in-package system with magnetic film |
US9318403B2 (en) | 2007-06-25 | 2016-04-19 | Stats Chippac Ltd. | Integrated circuit packaging system with magnetic film and method of manufacture thereof |
EP2221867B1 (en) * | 2007-10-30 | 2017-08-02 | Kyocera Corporation | Connection terminal, package using the same, and electronic device |
JP2010212508A (ja) * | 2009-03-11 | 2010-09-24 | Sony Corp | 発光素子実装用パッケージ、発光装置、バックライトおよび液晶表示装置 |
US9137934B2 (en) | 2010-08-18 | 2015-09-15 | Rf Micro Devices, Inc. | Compartmentalized shielding of selected components |
US8466539B2 (en) * | 2011-02-23 | 2013-06-18 | Freescale Semiconductor Inc. | MRAM device and method of assembling same |
US8835226B2 (en) | 2011-02-25 | 2014-09-16 | Rf Micro Devices, Inc. | Connection using conductive vias |
US9627230B2 (en) | 2011-02-28 | 2017-04-18 | Qorvo Us, Inc. | Methods of forming a microshield on standard QFN package |
TWI435205B (zh) * | 2011-05-12 | 2014-04-21 | Subtron Technology Co Ltd | 蓋板結構及其製作方法 |
TWI496323B (zh) * | 2012-04-09 | 2015-08-11 | Delta Electronics Inc | 發光模組 |
EP2757582A1 (en) * | 2013-01-17 | 2014-07-23 | Nxp B.V. | Packaged electrical components |
ITPI20130044A1 (it) * | 2013-05-24 | 2014-11-25 | Marco Ariani | Struttura perfezionata di supporto per articoli di vario genere |
US9807890B2 (en) | 2013-05-31 | 2017-10-31 | Qorvo Us, Inc. | Electronic modules having grounded electromagnetic shields |
JP6353763B2 (ja) * | 2014-09-30 | 2018-07-04 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
JP6280014B2 (ja) * | 2014-09-30 | 2018-02-14 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
CN104658624B (zh) * | 2015-01-27 | 2017-04-12 | 华东理工大学 | 辐射屏蔽电子封装材料及其制备方法 |
US11127689B2 (en) | 2018-06-01 | 2021-09-21 | Qorvo Us, Inc. | Segmented shielding using wirebonds |
CN111332231B (zh) * | 2018-06-22 | 2021-07-20 | 浙江航芯科技有限公司 | 汽车用智能座舱系统及使用该系统的汽车 |
US11219144B2 (en) | 2018-06-28 | 2022-01-04 | Qorvo Us, Inc. | Electromagnetic shields for sub-modules |
US11114363B2 (en) | 2018-12-20 | 2021-09-07 | Qorvo Us, Inc. | Electronic package arrangements and related methods |
US11515282B2 (en) | 2019-05-21 | 2022-11-29 | Qorvo Us, Inc. | Electromagnetic shields with bonding wires for sub-modules |
JP7070532B2 (ja) * | 2019-11-19 | 2022-05-18 | Tdk株式会社 | 磁気センサ |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4524238A (en) * | 1982-12-29 | 1985-06-18 | Olin Corporation | Semiconductor packages |
KR950702068A (ko) * | 1993-04-06 | 1995-05-17 | 쓰지 가오루 | 반도체 소자용 패키지(package for semiconductor chip) |
US6452253B1 (en) * | 2000-08-31 | 2002-09-17 | Micron Technology, Inc. | Method and apparatus for magnetic shielding of an integrated circuit |
US6940153B2 (en) * | 2003-02-05 | 2005-09-06 | Hewlett-Packard Development Company, L.P. | Magnetic shielding for magnetic random access memory card |
-
2003
- 2003-05-22 JP JP2003144917A patent/JP2004349476A/ja active Pending
- 2003-08-28 US US10/649,731 patent/US20040232536A1/en not_active Abandoned
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005531928A (ja) * | 2002-06-28 | 2005-10-20 | モトローラ・インコーポレイテッド | 磁性体を含む電子回路の磁気遮蔽 |
WO2011046091A1 (ja) * | 2009-10-13 | 2011-04-21 | 日本電気株式会社 | 磁性体装置 |
WO2011046090A1 (ja) * | 2009-10-13 | 2011-04-21 | 日本電気株式会社 | 磁性体装置 |
JPWO2011046090A1 (ja) * | 2009-10-13 | 2013-03-07 | 日本電気株式会社 | 磁性体装置 |
JPWO2011046091A1 (ja) * | 2009-10-13 | 2013-03-07 | 日本電気株式会社 | 磁性体装置 |
JP5574281B2 (ja) * | 2010-03-10 | 2014-08-20 | 日本電気株式会社 | 磁性体装置 |
WO2011111593A1 (ja) * | 2010-03-10 | 2011-09-15 | 日本電気株式会社 | 磁性体装置 |
JP2014036192A (ja) * | 2012-08-10 | 2014-02-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
US10070230B2 (en) | 2012-11-20 | 2018-09-04 | Kabushiki Kaisha Toshiba | Microphone package |
US10477323B2 (en) | 2012-11-20 | 2019-11-12 | Kabushiki Kaisha Toshiba | Microphone package |
JP2016103533A (ja) * | 2014-11-27 | 2016-06-02 | 旭化成エレクトロニクス株式会社 | ホールセンサ及びホールセンサの製造方法 |
JP2017063123A (ja) * | 2015-09-25 | 2017-03-30 | Tdk株式会社 | 半導体パッケージ及びその製造方法 |
JP2016148687A (ja) * | 2016-05-27 | 2016-08-18 | 株式会社東芝 | 素子パッケージ及び電気回路 |
JP2018105868A (ja) * | 2018-01-09 | 2018-07-05 | 株式会社東芝 | 素子パッケージ及び電気回路 |
JP7513445B2 (ja) | 2020-07-07 | 2024-07-09 | キオクシア株式会社 | メモリシステム |
Also Published As
Publication number | Publication date |
---|---|
US20040232536A1 (en) | 2004-11-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2004349476A (ja) | 半導体装置 | |
US8492881B2 (en) | Magnetic storage device | |
US6452253B1 (en) | Method and apparatus for magnetic shielding of an integrated circuit | |
US6984867B2 (en) | Magnetic memory device | |
US8258604B2 (en) | Semiconductor device and method of manufacturing same | |
US7119419B2 (en) | Detailed description of the presently preferred embodiments | |
JP4096302B2 (ja) | 磁気メモリ装置 | |
JP2003115578A (ja) | 不揮発固体磁気メモリ装置、該不揮発固体磁気メモリ装置の製造方法およびマルチ・チップ・パッケージ | |
JP3879576B2 (ja) | 磁気不揮発性メモリ素子の磁気シールドパッケージ | |
JP2005158985A (ja) | 磁気メモリ装置の実装構造及び実装基板 | |
US6791866B2 (en) | Magnetoresistive film, method of manufacturing magnetoresistive film, and memory using magnetoresistive film | |
JP5397587B2 (ja) | 磁気ランダムアクセスメモリ | |
JP3879566B2 (ja) | 磁気不揮発性メモリ素子の磁気シールドパッケージおよび封止材料 | |
JP2004193247A (ja) | 磁気メモリ装置 | |
US11380626B2 (en) | Package structure and method for fabricating the same | |
US7932573B2 (en) | Magnetic memory element and magnetic memory device | |
JP2004221289A (ja) | 磁気メモリ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050628 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050829 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060307 |