JP7102609B2 - ウェハレベルシステムパッケージング方法及びパッケージング構造 - Google Patents

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Description

本発明は、半導体技術分野に関し、特にウェハレベルシステムパッケージング方法及びパッケージング構造に関する。
超大規模集積回路の発展傾向に伴い、集積回路の特徴サイズは減少し続け、集積回路のパッケージング技術に対する要求も高まっている。従来のパッケージング技術は、ボールグリッドアレイパッケージ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ、ＢＧＡ）と、チップスケールパッケージ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、ＣＳＰ）と、ウェハレベルパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ、ＷＬＰ）と、３次元パッケージ（３Ｄ）と、システムパッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＳｉＰ）などを含む。
現在、集積回路パッケージングのより低コスト、より信頼的、より高速、より高密度という目標を満たすために、先進的なパッケージング方法は、主にウェハレベルシステムパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｐａｃｋａｇｅ Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ、ＷＬＰＳｉＰ）を採用し、従来のシステムパッケージと比べて、ウェハレベルシステムパッケージは、ウェハ上でパッケージ集積プロセスを完了し、パッケージ構造の面積を大幅に減少し、製造コストを下げ、電気性能を最適化し、ロット製造などの優位性があり、仕事量と機器へのニーズを明らかに下げることができる。
集積回路は、使用過程において外部磁界の影響を受けやすく、それにより性能が安定しないという問題をもたらした。従来技術において、集積回路内に遮蔽構造を設置することによって、外部磁界の干渉を低減させるが、遮蔽機能付きの集積回路には、体積と厚さが大きいという問題がある。
本発明が解決しようとする問題は、形成されたパッケージング構造の体積と厚さを減少させるためのウェハレベルシステムパッケージング方法及びパッケージング構造を提供することである。
前記技術的問題を解決するために、本発明は、デバイスウェハと、前記デバイスウェハ上に接合された複数のチップとを含む接合構造を形成するステップであって、複数の前記チップのうち遮蔽すべきであるチップを、１つ又は複数の第１チップとするステップと、複数の前記チップを被覆するパッケージング層を形成するステップと、各前記第１チップを囲むトレンチを前記パッケージング層内に形成するステップと、導電性材料を前記トレンチ内と前記第１チップの上方における前記パッケージング層の表面に形成するステップであって、前記トレンチ内に位置する前記導電性材料は、導電性側壁であり、前記第１チップの上方における前記パッケージング層の表面に位置する前記導電性材料は、前記導電性側壁に接続されて前記導電性側壁と共に遮蔽ケースを構成するための導電層であるステップと、を含むウェハレベルシステムパッケージング方法を提供する。
選択的に、前記導電性材料を前記トレンチ内と前記パッケージング層の表面に形成するステップは、前記導電性材料を前記パッケージング層に被覆するステップと、前記導電性材料の一部を除去し、且つ各前記第１チップの上方における前記パッケージング層の表面の前記導電性材料を保留するステップであって、保留された前記導電性材料は前記導電層であるステップと、を含む。
選択的に、前記導電性側壁の前記第１チップと背向する面を外側面とし、前記導電性材料の一部を除去し、且つ前記第１チップの上方におけるパッケージング層の表面の前記導電性材料を保留するステップは、マスク層を前記第１チップの上方における前記導電性材料に形成するステップであって、前記マスク層は、前記第１チップの上方における前記導電層を遮蔽し、且つ前記マスク層の側壁は、前記外側面に位置合わせされるステップと、前記マスク層から露出する前記導電性材料を除去するステップと、を含む。
選択的に、エッチングプロセスによって前記トレンチを形成する。
選択的に、前記エッチングプロセスはレーザエッチングプロセスである。
選択的に、前記導電性材料を前記トレンチ内と前記パッケージング層の表面に形成するステップは、前記導電性材料を前記パッケージング層に被覆するステップを含み、前記導電性材料は、前記第１チップの上方に位置し、且つ導電性側壁に接続される部分が前記導電層である。
選択的に、前記導電性材料は金属であり、電気メッキプロセスによって前記金属を形成する。
選択的に、前記パッケージング層の材料はポリマー又は誘電体である。
選択的に、射出成形プロセスによって前記パッケージング層を形成する。
選択的に、前記トレンチにおいて前記デバイスウェハを露出させ、又は、前記トレンチの底部が前記パッケージング層内に位置する。
選択的に、前記第１チップを囲む前記トレンチを前記パッケージング層内に形成するステップにおいて、前記トレンチの幅は１０～５０μｍの範囲にある。
選択的に、前記トレンチの前記第１チップ寄りの側壁を内側壁とし、前記内側壁と前記第１チップとのピッチは、５～１００μｍの範囲にある。
それに応じて、本発明は、デバイスウェハと、前記デバイスウェハ上に接合された複数のチップであって、複数の前記チップのうち遮蔽すべきであるチップを、１つ又は複数の第１チップとする複数のチップと、複数の前記チップを被覆するパッケージング層と、前記パッケージング層内に位置し、且つ各前記第１チップを囲む導電性側壁と、前記第１チップの上方における前記パッケージング層の表面に位置する導電層であって、前記導電性側壁に接続されて前記導電性側壁と共に遮蔽ケースを構成するために用いられる導電層と、を含むウェハレベルシステムパッケージング構造をさらに提供する。
選択的に、前記導電層は、各前記第１チップの上方における前記パッケージング層を部分的に被覆する。
選択的に、前記パッケージング層には前記導電層が被覆され、前記導電層は、前記第１チップの上方に位置し、且つ前記導電性側壁に接続される。
選択的に、前記遮蔽ケースの材料は金属である。
選択的に、前記パッケージング層の材料はポリマー又は誘電体である。
選択的に、前記パッケージング層は射出成形層である。
選択的に、前記導電性側壁の底部は、前記デバイスウェハに接触し、又は、前記導電性側壁の底部は、前記パッケージング層内に位置する。
選択的に、前記導電性側壁の厚さは、１０～５０μｍの範囲にある。
選択的に、前記導電性側壁の前記第１チップ寄りの側壁を内側壁とし、前記内側壁と前記第１チップとのピッチは、５～１００μｍの範囲にある。
従来技術と比べて、本発明の技術的解決手段は以下の利点を有する：
本発明は、前記第１チップを囲むトレンチを前記パッケージング層内に形成した後に、導電性材料を前記トレンチ内に充填して導電性側壁を形成し、前記導電性側壁は、前記第１チップの側面を囲んで設置され、前記導電性側壁に接続された導電層を前記第１チップの上方に形成し、前記導電層は、前記導電性側壁と、前記遮蔽ケース内に位置する第１チップを保護するための遮蔽ケースを構成し、それにより外部磁界の第１チップへの影響を低減させ、本発明は、遮蔽ケースを第１チップの一部に選択的に形成するため、パッケージング構造全体の体積と厚さを過度に増加させることなく、それによりパッケージング構造をより薄型化する。
本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の別の実施例における各ステップに対応する構成概略図である。 本発明のウェハレベルシステムパッケージング方法の別の実施例における各ステップに対応する構成概略図である。
背景技術から分かるように、集積回路には、体積と厚さが大きいという問題があり、その理由を分析すると、次のようになる：外部磁界の干渉を低減させるために、従来技術は、外部磁界を遮蔽するための金属ケースを前記集積回路に組み立てるが、集積回路には、チップの一部が外部磁界の干渉を受けやすいのは一般的であるが、前記金属ケースは、すべてのチップに対して行われた磁界遮蔽であり、前記チップを指向的に保護していないので、一般的には、前記金属ケースのサイズが大きく、それにより集積回路の体積と厚さが増加する。前記技術的問題を解決するために、本発明は、デバイスウェハと、前記デバイスウェハ上に接合された複数のチップとを含む接合構造を形成するステップであって、前記複数のチップにおける遮蔽対象のチップは、１つ又は複数の第１チップであるステップと、前記複数のチップに被覆されるパッケージング層を形成するステップと、前記第１チップを囲むトレンチを前記パッケージング層内に形成するステップと、導電性材料を前記トレンチ内と第１チップの上方におけるパッケージング層の表面に形成するステップであって、前記トレンチ内に位置する導電性材料は導電性側壁であり、前記第１チップの上方におけるパッケージング層の表面に位置する導電性材料は、前記導電性側壁に接続されて遮蔽ケースを構成するための導電層であるステップと、を含むウェハレベルシステムパッケージング方法を提供する。
本発明は、前記第１チップを囲むトレンチを前記パッケージング層内に形成した後に、導電性材料を前記トレンチ内に充填して導電性側壁を形成し、前記導電性側壁は、前記第１チップの側面を囲んで設置され、前記導電性側壁に接続された導電層を前記第１チップの上方に形成し、前記導電層は、前記導電性側壁と、前記遮蔽ケース内に位置する第１チップを保護するための遮蔽ケースを構成し、それにより外部磁界の第１チップへの影響を低減させ、本発明は、遮蔽ケースを第１チップの一部に形成するため、パッケージング構造全体の体積と厚さを過度に増加させることなく、それによりパッケージング構造をより薄型化する。
本発明の上記目的、特徴、及び利点をより明確に理解できるようにするために、本発明の具体的な実施例を添付図面に関連して以下に詳細に説明する。
図１～図６は、本発明のウェハレベルシステムパッケージング方法の一実施例における各ステップに対応する構成概略図である。本実施例のウェハレベルシステムパッケージング方法は、以下を含む：
図１に示すように、デバイスウェハ１０と、前記デバイスウェハ１０上に接合された複数のチップ２０とを含む接合構造を形成し、前記複数のチップ２０における遮蔽対象のチップは第１チップ１３であり、前記第１チップ１３の数は１つ又は複数である。なお、本実施例には、１つの第１チップ１３を例に説明する。
前記デバイスウェハ１０は、完了したデバイスで作製されたパッケージング対象のウェハである。本実施例において、前記デバイスウェハ１０の半導体基板はシリコン基板である。他の実施例において、前記半導体基板の材料は、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ガリウム砒素、又はガリウム化インジウムなどの他の材料でもよく、前記半導体基板は、絶縁体上のシリコン基板又は絶縁体上のゲルマニウム基板などの他のタイプの基板であってもよい。前記半導体基板の材料は、プロセスの必要に適するか、又は集積しやすい材料であってもよい。実際のプロセス要求に応じて、前記デバイスウェハ１０の厚さは、１０μｍ～１００μｍである。
前記デバイスウェハ１０には、複数の第２チップ１１が形成される。具体的には、第２チップ１１が形成されたデバイスウェハ１０はウェハ表面１０１であり、前記ウェハ表面１０１と背向する面はウェハ裏面１０２であり、前記複数のチップ２０が前記デバイスウェハ１０のウェハ表面１０１上に接合される。
デバイスウェハ１０上に接合された複数のチップ２０は、ウェハレベルシステムパッケージングにおける集積対象のチップとして用いられる。本実施例のウェハレベルシステムパッケージング方法は、ヘテロ集積を実現するために用いられ、それに応じて、前記複数のチップ２０は、シリコンウェハから製作されたチップであってもよく、他の材料から形成されたチップであってもよい。
前記チップ２０の数は少なくとも１つであり、且つ前記チップ２０の数が複数である場合に、前記複数のチップ２０の機能は異なる。前記チップ２０は、集積回路製作技術を採用して製作されてもよく、メモリチップ、通信チップ、プロセッサ、又はロジックチップであってもよい。前記チップ２０は、一般的には、半導体基板上に形成されたＮＭＯＳデバイス又はＰＭＯＳデバイスなどのデバイスを含む。
具体的には、チップ２０とデバイスウェハ１０との接合は、溶融接合、接着接合、又はガラス媒質接合などの方式で実現することができる。
前記複数のチップ２０において、第１チップ１３は、外部磁界の影響を受けやすいため、遮蔽対象のチップとなり、前記第１チップ１３に、第１チップ１３の電気的接続を実現するためのボンドパッド（Pad）１３０が形成される。前記第１チップ１３において、前記ボンドパッド１３０に近接する面はチップ表面１３１であり、前記チップ表面１３１と背向する面はチップ裏面１３２である。本実施例において、前記第１チップ１３のチップ表面１３１が前記デバイスウェハ１０のウェハ表面１０１に接合される。
図２に示すように、前記複数のチップ２０に被覆されるパッケージング層１２を形成する。前記パッケージング層１２は、前記複数のチップ２０（第１チップ１３を含む）に完全に被覆される。
前記パッケージング層１２は、絶縁、封止及び防湿の役割を果たすことができ、チップ２０が損傷され、汚染され、酸化される確率を低減させることができ、さらに、得られたウェハレベルシステムパッケージング構造の性能を最適化するのに役立つ。
本実施例において、前記パッケージング層１２は、その後に形成された遮蔽ケースと前記第１チップ１３とを絶縁する役割も果たす。
具体的には、前記パッケージング層１２の材料はポリマー又は誘電体である。
本実施例において、パッケージング層１２を形成するステップは、射出成形プロセスによって、前記パッケージング層１２を形成するステップを含む。射出成形プロセスの充填性が高いから、前記パッケージング層１２は、前記チップ２０に対して良好な絶縁と封止効果を有することができる。
具体的には、前記パッケージング層１２の材料はエポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、接着性が高く、耐食性が高く、電気特性に優れ、コストが低いなどという利点を有するため、電子デバイスと集積回路のパッケージング材料として広く用いられる。他の実施例において、前記パッケージング層１２の材料は、ポリイミド又はシリカゲルなどの熱硬化性材料であってもよいし、又は、前記パッケージング層１２は、アルミナ又は窒化アルミニウムなどの誘電体材料であってもよい。
前記パッケージング層１２は、第１チップ１３のチップ裏面１３２及びデバイスウェハ１０のウェハ表面１０１に被覆され、且つ前記チップ裏面１３２と前記ウェハ表面１０１と接触する。
図３及び図４に示すように、各前記第１チップ１３を囲むトレンチ１４を前記パッケージング層１２内に形成する。
前記トレンチ１４は、後続のステップにおいて、導電性材料を充填して導電性側壁を形成するために用いられ、前記導電性側壁は、第１チップ１３を保護し、外部磁界の前記第１チップ１３への干渉を低減させるために用いられる。
具体的には、各第１チップ１３を囲んで、前記トレンチ１４を形成し、それによってトレンチ１４内に遮蔽材料を充填することによって、各第１チップ１３を囲む遮蔽層を形成する。
前記トレンチ１４の幅ｄは、導電性側壁の厚さを定義するために用いられる。前記トレンチ１４の幅ｄが大きすぎる場合、導電性側壁の厚さが大きすぎ、パッケージング構造全体の厚さと体積を増大させやすくなり、前記トレンチ１４の幅ｄが小さい場合、導電性側壁の厚さが小さすぎ、導電性側壁の遮蔽効果に影響を与えやすくなり、それに応じて、前記トレンチ１４の幅ｄは、１０～５０μｍの範囲にある。
図４に示すように、一般的には、第１チップ１３のデバイスウェハ１０上の投影は長方形である。本実施例において、パッケージング層１２に位置するトレンチ１４の前記デバイスウェハ１０上の投影は長方形であり、すなわち、前記トレンチ１４の形状は、前記第１チップ１３の形状にマッチングし、それにより、形成された遮蔽構造は、小さい体積を占用すると共に、第１チップ１３に対して良好な遮蔽効果を果たすことができる。
前記トレンチ１４の前記第１チップ１３に近接する側壁は内側壁であり、前記内側壁と前記第１チップ１３とのピッチはＤであり（すなわち、前記第１チップ１３の前記内側壁に対向する側面と前記内側面との間の距離）、前記距離Ｄは、第１チップ１３とその後に形成された導電性側壁との間の距離を定義するために用いられ、前記距離Ｄは、第１チップ１３と導電性側壁との間のパッケージング層の厚さを定義するためにも用いられる。
前記距離Ｄが大きすぎる場合、前記トレンチ１４と第１チップ１３に隣接する他のチップ２０との距離が近くなり、他のチップの性能に影響を与えやすくなり、且つ導電性側壁と第１チップ１３との間の距離が大きくなり、第１チップ１３に対する遮蔽作用が弱まり、前記距離Ｄが小さすぎる場合、前記導電性側壁と第１チップ１３との間のパッケージング層の厚さが小くなり、それにより導電性側壁と第１チップ１３との間の絶縁効果に影響を与えやすくなる。従って、前記内側壁と前記第１チップ１３に対向する側壁との間の距離Ｄは、５～１００μｍの範囲にある。
図３に示すように、本実施例のウェハレベルシステムパッケージング方法は、前記デバイスウェハ１０を露出させるトレンチ１４を前記パッケージング層１２に形成することによって、前記トレンチ１４に形成された導電性側壁は、前記デバイスウェハ１０と接触することができ、さらに、形成された導電性側壁は、第１チップ１３をより広い範囲に遮蔽することができる。
本実施例において、前記トレンチ１４領域を露出させるマスクパターンを前記パッケージング層１２に形成し、前記マスクパターンで前記パッケージング層１２をエッチングし、前記トレンチ１４を形成する。
具体的には、レーザエッチングプロセスによって前記パッケージング層１２をエッチングし、トレンチ１４を形成することができる。レーザエッチングプロセスは、精度が高く、トレンチ１４の形成位置とトレンチ１４の寸法をより正確に決定することができる。
パッケージング層１２をエッチングするステップは、デバイスウェハ１０をエッチング停止層として、前記トレンチ１４から前記デバイスウェハ１０を露出させる時にエッチングを停止する。
なお、他の実施例において、前記パッケージング層１２をエッチングすることによって、形成されたトレンチ１４の底部を前記パッケージング層１２内に位置させることができ、すなわち、前記トレンチ１４は、前記パッケージング層１２を貫通せず、すなわち、前記トレンチ１４から前記デバイスウェハ１０を露出させず、前記デバイスウェハ１０との間に、ある厚さのパッケージング層材料もある。このように、前記トレンチ１４内に導電性材料を充填する時、形成された導電性側壁は、デバイスウェハ１０と接触しないが、デバイスウェハ１０に垂直な方向に、ある厚さの伸びがあるので、前記導電性側壁は、依然として、前記第１チップ１３に対して遮蔽の役割を果たすことができる。
図５及び図６に関連して参照すると、導電性材料を前記トレンチ１４（図３及び図４に示すように）内及びパッケージング層１２の表面に形成し、前記トレンチ１４内に位置する導電性材料は導電性側壁１５１であり、前記第１チップ１３の上方におけるパッケージング層１２の表面に位置する導電性材料は、前記導電性側壁１５１と遮蔽ケース１５を構成するための導電層１５２である。
図５に示すように、前記トレンチ１４内に導電性材料を充填し、導電性側壁１５１を形成する。前記導電性側壁１５１は、外部磁界の第１チップ１３への干渉を低減させることにより、集積回路の性能の安定性及び信頼性を向上させるために用いられる。
前記導電性側壁１５１は、第１チップ１３の側面から遮蔽し、その後に形成された導電層と遮蔽ケースを構成するために用いられる。本実施例において、前記遮蔽ケースは、外部電界を遮蔽ケースの表面に終止させ、且つ電荷を接地端まで伝送するための静電遮蔽構造である。それに応じて、本実施例に形成されたパッケージング構造は、使用過程において、前記遮蔽ケースを接地端に接続させることができる。
なお、他の実施例において、前記遮蔽ケースは、高周波電磁界の影響を低減させるための電磁遮蔽構造であってもよく、それによって、妨害電界は、遮蔽ケース内に渦電流を形成することによって、集積回路の位置での妨害電界の電界強度を弱め、遮蔽の効果を達成する。
本実施例において、遮蔽効果を実現するために、前記導電性材料は金属であってもよく、例えば、前記導電性側壁１５１の材料は、銀、銅、スズ、アルミニウム、亜鉛、タングステンなどの金属の中の１つ又は複数である。他の実施例において、前記導電性材料は合金であってもよく、例えば、前記導電性材料はステンレス鋼等の合金である。
実際のプロセスにおいて、電気メッキプロセスによって、前記導電性側壁１５１を形成する。他の実施例において、物理気相堆積又はスパッタリング法によって、前記導電性側壁１５１を形成することができる。
本実施例において、前記導電性側壁１５１は、前記トレンチ１４内に充填された導電性材料によって形成されるので、前記導電性側壁１５１の厚さは、前記トレンチ１４（図４に示すように）の幅と同じであり、前記導電性側壁１５１と前記第１チップ１３とのピッチは、前記トレンチ１４（図４に示すように）と第１チップ１３とのピッチと同じである。それに応じて、前記導電性側壁１５１の厚さｈは、１０～５０μｍの範囲にある。前記導電性側壁１５１の内側壁と第１チップ１３とのピッチＨは、５～１００μｍの範囲にある。
図６に示すように、導電性材料を形成し続け、導電性材料を前記パッケージング層の表面に形成し、各前記第１チップ１３の上方におけるパッケージング層１２の表面に位置するのは、前記導電性側壁１５１と遮蔽ケース１５を構成するための導電層１５２である。
前記導電層１５２は、前記導電性側壁１５１に接続され、密閉型遮蔽ケースを前記第１チップ１３の上方に形成する。前記第１チップ１３と前記導電層１５２との間に位置するパッケージング層１２は、前記遮蔽ケース１５が第１チップ１３の正常な動作に影響を与えないように、絶縁の役割を果たす。
なお、前記パッケージング層１２の表面に位置する導電性材料の厚さＰが大きすぎる場合、遮蔽ケースの体積と厚さを増加させやすくなり、前記パッケージング層１２の表面に位置する導電性材料の厚さＰが小さすぎる場合、遮蔽ケース１５の遮蔽効果に影響を与え、選択的に、前記パッケージング層１２の表面に位置する導電性材料の厚さＰは、５～５０μｍの範囲にある。
なお、本実施例の遮蔽ケースは静電遮蔽構造であり、パッケージング層１２に位置する導電層１５２は、さらに、前記遮蔽ケースの接地端として、その後にパッケージング構造を使用する過程に接地端に接続される。
本実施例のウェハレベルシステムパッケージング方法は、前記導電層１５２を形成した後に、前記デバイスウェハ１０のウェハ裏面１０２によってウェハ薄化処理を行い、且つシリコンビア相互接続構造を、薄化されたデバイスウェハ１０内に形成するステップをさらに含み、ここでは詳述しない。
本実施例のウェハレベルシステムパッケージング方法は、前記第１チップ１３を部分的に遮蔽することによって、外部磁界の第１チップ１３への影響を低減させ、本実施例のウェハレベルシステムパッケージング方法は、第１チップ１３を選択的に遮蔽することによって、遮蔽ケースの厚さと体積を低減させる。
図７及び図８を参照すると、本発明のウェハレベルシステムパッケージング方法の別の実施例の概略図も示される。本実施例のウェハレベルシステムパッケージング方法は、前の実施例との同じ点は、ここでは再度説明しないが、本実施例のウェハレベルシステムパッケージング方法は、本実施例のパッケージング方法が以下をさらに含む点で、前の実施例と異なる：
導電性材料３５０をパッケージング層３２に被覆した後に、導電性材料３５０の一部を除去し、且つ各第１チップ３３の上方におけるパッケージング層３２の表面の導電性材料３５０を保留し、保留された導電性材料３５０は導電層３５２である。
本実施例は、遮蔽ケースを構成するために用いられないパッケージング層３２の表面の導電性材料を除去し、余分な導電性材料による結合容量の問題を低減させ、パッケージング構造の性能を最適化する。
図７に示すように、前記導電性側壁３５１の前記第１チップ３３と背向する面は外側面３５３であり、導電性材料３５０の一部を除去して第１チップ３３の上方におけるパッケージング層３２の表面の導電性材料３５０を保留するステップは、次のステップを含む：
マスク層３６を前記第１チップ３３の上方における導電性材料３５０に形成し、前記マスク層３６は、第１チップ３３の上方における導電層を遮蔽し、且つ前記マスク層３６の側壁は、前記外側面３５３に位置合わせされる。
なお、前記マスク層３６の側壁は、前記外側面３５３と位置合わせされるので、導電性材料の一部を除去するステップにおいて、余分な導電性材料３５０を除去すると共に、第１チップ３３上に位置し且つ導電性側壁３５１と接触する導電性材料３５０を可能な限り多く保留し、それにより遮蔽ケースの遮蔽効果を向上させる。
具体的には、前記マスク層３６はフォトレジストである。
図８に示すように、前記マスク層３６（図７に示すように）をマスクとして、導電性材料３５０の一部を除去し、第１チップ３３の上方におけるパッケージング層３２の表面の導電性材料３５０を保留し、保留された導電性材料３５０は、前記導電性側壁３５１と遮蔽ケース３５を構成するための導電層３５２である。
具体的には、前記導電性材料３５０は金属であり、ドライエッチングプロセスによって、余分な導電性材料を除去することができる。例えば、前記導電性材料３５０はアルミニウムであり、塩素ガスをエッチングガスとするドライエッチングプロセスによって、導電性材料３５０の一部を除去することができる。
本実施例において、余分な導電性材料３５０を除去することによって、第１チップ３３に対する部分的な遮蔽を実現すると共に、結合容量の問題を低減させる。
本発明は、ウェハレベルシステムパッケージング構造をさらに提供し、図６を参照すると、本発明のウェハレベルシステムパッケージング構造の一実施例の概略図が示される。前記ウェハレベルシステムパッケージング構造は、以下を含む：
デバイスウェハ１０と、前記デバイスウェハ１０上に接合された複数のチップ２０であって、前記複数のチップ２０における遮蔽対象のチップは、１つ又は複数の第１チップ１３である複数のチップ２０。
前記デバイスウェハ１０は、完了したデバイスで作製されたパッケージング対象のウェハである。本実施例において、前記デバイスウェハ１０の半導体基板はシリコン基板である。他の実施例において、前記半導体基板の材料は、ゲルマニウム、シリコンゲルマニウム、シリコンカーバイド、ガリウム砒素、又はガリウム化インジウムなどの他の材料でもよく、前記半導体基板は、絶縁体上のシリコン基板又は絶縁体上のゲルマニウム基板などの他のタイプの基板であってもよい。前記半導体基板の材料は、プロセスの必要に適するか、又は集積しやすい材料であってもよい。実際のプロセス要求に応じて、前記デバイスウェハ１０の厚さは、１０μｍ～１００μｍである。
前記デバイスウェハ１０には、複数の第２チップ１１が形成される。具体的には、第２チップ１１が形成されたデバイスウェハ１０はウェハ表面１０１であり、前記ウェハ表面１０１と背向する面はウェハ裏面１０２であり、前記複数のチップ２０が前記デバイスウェハ１０のウェハ表面１０１に接合される。
デバイスウェハ１０上に接合された複数のチップ２０は、ウェハレベルシステムパッケージングにおける集積対象のチップとして用いられる。本実施例のウェハレベルシステムパッケージング方法は、ヘテロ集積を実現するために用いられ、それに応じて、前記複数のチップ２０は、シリコンウェハから製作されたチップであってもよく、他の材料から形成されたチップであってもよい。
前記チップ２０の数は少なくとも１つであり、且つ前記チップ２０の数が複数である場合に、前記複数のチップ２０の機能は異なる。前記チップ２０は、集積回路製作技術を採用して製作されてもよく、メモリチップ、通信チップ、プロセッサ、又はロジックチップであってもよい。前記チップ２０は、一般的には、半導体基板上に形成されたＮＭＯＳデバイス又はＰＭＯＳデバイスなどのデバイスを含む。
具体的には、複数のチップ２０は、溶融接合、接着接合、又はガラス媒質接合などの方法で、デバイスウェハ１０上に接合される。
前記複数のチップ２０において、前記第１チップ１３は、外部磁界の影響を受けやすいため、遮蔽対象のチップとなり、前記第１チップ１３の数は１つ又は複数であり、前記第１チップ１３に、第１チップ１３の電気的接続を実現するためのボンドパッド（Pad）１３０が形成される。前記第１チップ１３において、前記ボンドパッド１３０に近接する面はチップ表面１３１であり、前記チップ表面１３１と背向する面はチップ裏面１３２である。本実施例において、前記第１チップ１３のチップ表面１３１が前記デバイスウェハ１０のウェハ表面１０１に接合される。
前記複数のチップ２０に被覆されるパッケージング層１２。前記パッケージング層１２は、前記複数のチップ２０（第１チップ１３を含む）に完全に被覆される。
前記パッケージング層１２は、絶縁、封止及び防湿の役割を果たすことができ、チップ２０が損傷され、汚染され、酸化される確率を低減させることができ、さらに、得られたパッケージング構造の性能を最適化するのに役立つ。
本実施例において、前記パッケージング層１２は、遮蔽ケース１５と前記第１チップ１３とを絶縁する役割も果たすことができる。
具体的には、前記パッケージング層１２の材料はポリマー又は誘電体である。
本実施例において、前記パッケージング層１２は射出成形層であり、射出成形プロセスによって形成される。射出成形プロセスの充填性が高いから、前記パッケージング層１２は、前記チップ２０に対して良好な絶縁と封止効果を有することができる。
具体的には、前記パッケージング層１２の材料はエポキシ樹脂（Ｅｐｏｘｙ）である。エポキシ樹脂は、収縮率が低く、接着性が高く、耐食性が高く、電気特性に優れ、コストが低いなどという利点を有するため、電子デバイスと集積回路のパッケージング材料として広く用いられる。
他の実施例において、前記パッケージング層１２の材料は、ポリイミド又はシリカゲルなどの熱硬化性材料であってもよいし、又は、前記パッケージング層１２は、アルミナ又は窒化アルミニウムなどの誘電体材料であってもよい。
前記パッケージング層１２は、第１チップ１３のチップ裏面１３２及びデバイスウェハ１０のウェハ表面１０１に被覆され、前記チップ裏面１３２と前記ウェハ表面１０１と接触する。
前記パッケージング層１２内に位置し、且つ各前記第１チップ１３を囲む導電性側壁１５１であって、第１チップ１３を保護し、外部磁界の第１チップ１３への干渉を低減させるために用いられる導電性側壁１５１。
前記導電性側壁１５１は、第１チップ１３の側面から遮蔽を行い、導電層１５２と遮蔽ケース１５を構成するために用いられる。本実施例において、前記遮蔽ケース１５は、外部電界を遮蔽ケースの表面に終止させ、且つ電荷を接地端まで伝送するための静電遮蔽構造である。それに応じて、本実施例に記載のウェハレベルシステムパッケージング構造は、使用過程において、前記遮蔽ケースを接地端に接続させることができる。
遮蔽効果を実現するために、前記導電性側壁１５１と前記導電層１５２の導電材料は金属であってもよく、例えば、前記導電性側壁１５１の材料は、銀、銅、スズ、アルミニウム、亜鉛、タングステンなどの金属の中の１つ又は複数である。他の実施例において、前記導電性材料は合金であってもよく、例えば、前記導電性材料はステンレス鋼等の合金である。
なお、前記導電性側壁１５１の厚さｈが大きすぎる場合、ウェハレベルシステムパッケージング構造全体の厚さと体積を増大させやすくなり、前記導電性側壁１５１の厚さｈが小さすぎる場合、導電性側壁の遮蔽効果に影響を与えやすくなり、それに応じて、前記導電性側壁１５１の厚さｈは、１０～５０μｍの範囲にある。
一般的には、第１チップ１３のデバイスウェハ１０上の投影は長方形である。それに応じて、前記第１チップ１３を囲む導電性側壁１５１の前記デバイスウェハ１０上の投影は長方形であり、すなわち、前記導電性側壁１５１の形状は、前記第１チップ１３の形状にマッチングし、それにより、形成された遮蔽構造は、小さい体積を占用すると共に、第１チップ１３に対して良好な遮蔽効果を果たすことができる。
前記導電性側壁１５１の前記第１チップ１３に近接する側壁は内側壁であり、前記内側壁と前記第１チップ１３に対向する側壁との間の距離はＨであり、前記距離Ｈが大きすぎる場合、前記導電性側壁１５１と第１チップ１３に隣接する他のチップ２０との距離が近くなり、他のチップの性能に影響を与えやすくなり、且つ第１チップ１３に対する遮蔽作用が弱まり、また、前記距離Ｈが小さすぎる場合、導電性側壁１５１と第１チップ１３との間の絶縁に影響を与えやすい。このため、前記内側壁と前記第１チップ１３に対向する側壁との間の距離Ｈは、５～１００μｍの範囲にある。
本実施例のウェハレベルシステムパッケージング構造において、パッケージング層１２内に位置する導電性側壁１５１は、前記デバイスウェハ１０と接触し、さらに、形成された導電性側壁１５１は、第１チップ１３をより広い範囲に遮蔽することができる。
他の実施例において、前記導電性側壁１５１の底部は、パッケージング層１２内に位置し、前記デバイスウェハ１０との間に、ある厚さのパッケージング層材料もあり、すなわち、前記導電性側壁１５１は、デバイスウェハ１０と接触しないが、デバイスウェハ１０に垂直な方向に、ある厚さの伸びがあるので、前記導電性側壁１５１は、依然として、前記第１チップ１３に対して遮蔽の役割を果たすことができる。
前記パッケージング構造は、前記第１チップ１３の上方におけるパッケージング層１２の表面に位置する導電層１５２であって、前記導電性側壁１５１に接続されて遮蔽ケース１５を構成するために用いられる導電層と、をさらに含む。
本実施例において、前記第１チップ１３の上方におけるパッケージング層１２の表面全体に導電性材料が被覆され、前記パッケージング層１２の表面に位置し、前記導電性側壁１５１と接触する導電性材料は、前記導電性側壁１５１と遮蔽ケース１５を構成するための導電層１５２である。
前記導電層１５２は、前記第１チップ１３の上方におけるパッケージング層１２の表面に位置し、第１チップ１３の側面に位置する導電性側壁１５１に接続され、密閉型遮蔽ケースを前記第１チップ１３の上方に形成する。前記第１チップ１３と前記導電層１５２との間に位置するパッケージング層１２は、前記遮蔽ケース１５が第１チップ１３の正常な動作に影響を与えないように、絶縁の役割を果たす。
なお、前記パッケージング層１２の表面に位置する導電材料の厚さＰが大きすぎる場合、遮蔽ケース１５の体積と厚さを増加させやすくなり、前記パッケージング層１２の表面に位置する導電性材料の厚さＰが小さすぎる場合、遮蔽ケース１５の遮蔽効果に影響を与えやすくなり、選択的に、前記パッケージング層１２の表面に位置する導電性材料の厚さは、５～５０μｍの範囲にある。
なお、本実施例の遮蔽ケース１５は静電遮蔽構造であり、パッケージング層１２上に位置する導電層１５２は、さらに、前記遮蔽ケース１５の接地端として、その後にパッケージング構造を使用する過程に接地端に接続される。
本実施例において、前記デバイスウェハ１０は、ウェハを薄化した後のウェハであり、前記デバイスウェハ１０には、シリコンビア相互接続構造がさらに形成され、ここでは詳述しない。
図８を参照すると、本発明のウェハレベルシステムパッケージング構造の別の実施例の概略図も示される。本実施例のウェハレベルシステムパッケージング構造は、前の実施例との同じ点は、ここでは再度説明しないが、本実施例のウェハレベルシステムパッケージング構造は、以下の点で、前の実施例と異なる：
本実施例のウェハレベルシステムパッケージング構造において、導電層３５２は、各第１チップ３３の上方におけるパッケージング層３２に部分的に被覆される。本実施例において、導電層３５２は、第１チップ３３の上方におけるパッケージング層３２のみに被覆され、他の領域のパッケージング層３２の表面に被覆されないので、結合容量の問題を低減させ、ウェハレベルシステムパッケージング構造の性能を最適化する。
前記導電性側壁３５１の前記第１チップ３３と背向する面は外側面３５３であり、前記導電層３５２の側壁は、前記外側面３５３と位置合わせされる。本実施例のウェハレベルシステムパッケージング構造は、余分な導電性材料を除去すると共に、各第１チップ３３上に位置し且つ導電性側壁３５１と接触する導電性材料を可能な限り多く保留し、それにより遮蔽ケースの遮蔽効果を向上させる。
本発明は上記のように開示されているが、本発明は、これに限定されるものではない。当業者は、本発明の精神及び範囲から逸脱することなく、様々な変更及び修正を行うことができるので、本発明の保護範囲は、特許請求の範囲によって限定された範囲に準じるものとする。

Claims (20)

  1. ウェハレベルシステムパッケージング方法であって、
    デバイスウェハと、前記デバイスウェハ上に接合された複数のチップとを含む接合構造を形成するステップであって、複数の前記チップのうち遮蔽すべきであるチップを、１つ又は複数の第１チップとするステップと、
    複数の前記チップを被覆するパッケージング層を形成するステップと、
    各前記第１チップを囲むトレンチを前記パッケージング層内に形成するステップと、
    導電性材料を前記トレンチ内と前記第１チップの上方における前記パッケージング層の表面に形成するステップであって、前記トレンチ内に位置する前記導電性材料は、導電性側壁であり、前記第１チップの上方における前記パッケージング層の表面に位置する前記導電性材料は、前記導電性側壁に接続されて前記導電性側壁と共に遮蔽ケースを構成するための導電層であるステップと、を含み、
    前記デバイスウェハには、片面が前記デバイスウェハから露出するとともに前記パッケージング層と当接する複数の第２チップが埋設され、
    前記第１チップは、隣接する二つの前記第２チップの間に位置し、
    前記導電性側壁は、積層方向において前記パッケージング層を貫通し、前記第１チップ及び前記第２チップと接触しないように前記第１チップと前記第２チップとの間に位置する、
    ことを特徴とするウェハレベルシステムパッケージング方法。
  2. 前記導電性材料を前記トレンチ内と前記パッケージング層の表面に形成するステップは、
    前記導電性材料を前記パッケージング層に被覆するステップと、
    前記導電性材料の一部を除去し、且つ各前記第１チップの上方における前記パッケージング層の表面の前記導電性材料を保留するステップであって、保留された前記導電性材料は前記導電層であるステップと、を含む、
    ことを特徴とする請求項１に記載のパッケージング方法。
  3. 前記導電性側壁の前記第１チップと背向する面を外側面とし、
    前記導電性材料の一部を除去し、且つ前記第１チップの上方におけるパッケージング層の表面の前記導電性材料を保留するステップは、
    マスク層を前記第１チップの上方における前記導電性材料に形成するステップであって、前記マスク層は、前記第１チップの上方における前記導電層を遮蔽し、且つ前記マスク層の側壁は、前記外側面に位置合わせされるステップと、
    前記マスク層から露出する前記導電性材料を除去するステップと、を含む、
    ことを特徴とする請求項２に記載のパッケージング方法。
  4. エッチングプロセスによって前記トレンチを形成する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  5. 前記エッチングプロセスはレーザエッチングプロセスである、
    ことを特徴とする請求項４に記載のパッケージング方法。
  6. 前記導電性材料は金属であり、電気メッキプロセスによって前記金属を形成する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  7. 前記パッケージング層の材料はポリマー又は誘電体である、
    ことを特徴とする請求項１に記載のパッケージング方法。
  8. 射出成形プロセスによって前記パッケージング層を形成する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  9. 前記トレンチにおいて前記デバイスウェハを露出させ、又は、前記トレンチの底部が前記パッケージング層内に位置する、
    ことを特徴とする請求項１に記載のパッケージング方法。
  10. 前記第１チップを囲む前記トレンチを前記パッケージング層内に形成するステップにおいて、前記トレンチの幅は１０～５０μｍの範囲にある、
    ことを特徴とする請求項１に記載のパッケージング方法。
  11. 前記トレンチの前記第１チップ寄りの側壁を内側壁とし、
    前記内側壁と前記第１チップとのピッチは、５～１００μｍの範囲にある、
    ことを特徴とする請求項１に記載のパッケージング方法。
  12. ウェハレベルシステムパッケージング構造であって、
    デバイスウェハと、
    前記デバイスウェハ上に接合された複数のチップであって、複数の前記チップのうち遮蔽すべきであるチップを、１つ又は複数の第１チップとする複数のチップと、
    複数の前記チップを被覆するパッケージング層と、
    前記パッケージング層内に位置し、且つ各前記第１チップを囲む導電性側壁と、
    前記第１チップの上方における前記パッケージング層の表面に位置する導電層であって、前記導電性側壁に接続されて前記導電性側壁と共に遮蔽ケースを構成するために用いられる導電層と、を含み、
    前記デバイスウェハには、片面が前記デバイスウェハから露出するとともに前記パッケージング層と当接する複数の第２チップが埋設され、
    前記第１チップは、隣接する二つの前記第２チップの間に位置し、
    前記導電性側壁は、積層方向において前記パッケージング層を貫通し、前記第１チップ及び前記第２チップと接触しないように前記第１チップと前記第２チップとの間に位置する、
    ことを特徴とするウェハレベルシステムパッケージング構造。
  13. 前記導電層は、各前記第１チップの上方における前記パッケージング層を部分的に被覆する、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  14. 前記パッケージング層には前記導電層が被覆され、前記導電層は、前記第１チップの上方に位置し、且つ前記導電性側壁に接続される、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  15. 前記遮蔽ケースの材料は金属である、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  16. 前記パッケージング層の材料はポリマー又は誘電体である、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  17. 前記パッケージング層は射出成形層である、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  18. 前記導電性側壁の底部は、前記デバイスウェハに接触し、又は、前記導電性側壁の底部は、前記パッケージング層内に位置する、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  19. 前記導電性側壁の厚さは、１０～５０μｍの範囲にある、
    ことを特徴とする請求項１２に記載のパッケージング構造。
  20. 前記導電性側壁の前記第１チップ寄りの側壁を内側壁とし、
    前記内側壁と前記第１チップとのピッチは、５～１００μｍの範囲にある、
    ことを特徴とする請求項１２に記載のパッケージング構造。
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