JP2004072043A - 半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法 - Google Patents
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Abstract
【課題】接続パッドの高密度化、薄型化及び高い接続信頼性の実現が可能な半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法を提供すること。
【解決手段】本発明にかかる半導体チップは対向する回路基板２０の接続パッド２１上に設けられた半田ペースト２２により前記基板に直接実装される半導体チップである。半導体チップに設けられた半導体回路に信号を入出力する入出力端子５と、半導体チップの回路形成面１ｃ上に設けられた第１絶縁層２を備えている。そして入出力端子５と電気的に接続されたＣｕスパッタ層８ａ及びＣｕめっき層８ｂを備えている。Ｃｕめっき層８ｂを覆うように第２絶縁層４が形成され、その開口部１１に錫からなるめっき層１０が形成されている。
【選択図】 図１
【解決手段】本発明にかかる半導体チップは対向する回路基板２０の接続パッド２１上に設けられた半田ペースト２２により前記基板に直接実装される半導体チップである。半導体チップに設けられた半導体回路に信号を入出力する入出力端子５と、半導体チップの回路形成面１ｃ上に設けられた第１絶縁層２を備えている。そして入出力端子５と電気的に接続されたＣｕスパッタ層８ａ及びＣｕめっき層８ｂを備えている。Ｃｕめっき層８ｂを覆うように第２絶縁層４が形成され、その開口部１１に錫からなるめっき層１０が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップが実装された半導体装置に関するものであり、さらに詳しくはボール半田を用いないＣＳＰ実装技術に関する。
【０００２】
【従来の技術】
近年の電子情報機器の高性能、高機能化、携帯化の要求により、電子情報機器に用いられる半導体装置には高速化、高容量化とともに小型化、薄型化、軽量化が重要な開発課題になっている。この半導体装置の小型化にはＣｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅともいう。以下、ＣＳＰとする）が用いられている。ＣＳＰではチップサイズと同程度の大きさの半導体パッケージを実現するために半導体チップを裏返して半導体チップの接続端子と回路基板の接続端子を対向させて接続を行うフリップチップ実装が行われている。このフリップチップ実装ではＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表されるように半導体チップの接続パッドに設けられた半田ボールが用いられている。
【０００３】
この従来の半田ボールにより実装される半導体装置の構成の一例を図１２及び図１３を用いて説明する。図１２は半導体集積回路が形成された半導体ウェハからダイシングされた後の半導体チップの構成を示す平面図であり、図１３はその断面図である。ここで１は半導体チップ、１ｃは回路形成面、２は第１絶縁層、３は再配線層、４は第２絶縁層、５は入出力端子、６は接続パッド、７は半田ボールである。
【０００４】
半導体チップ１の回路形成面１ｃには入出力端子５が形成されている。この入出力端子５は半導体チップ１の内部集積回路と電気的に接続されている。また入出力端子５は半導体チップ１内に形成されている場合もある。この入出力端子５の上には第１絶縁層２が形成されている。第１絶縁層２の開口部には再配線層３が形成され、入出力端子５と接続されている。さらに、第１絶縁層２及び再配線層３の上には第２絶縁層４が形成されている。再配線層３において第２絶縁層４の開口部にあたる場所が接続パッド６となる。この再配線層３には電気的特性の良さから主にＣｕが用いられている。また、このＣｕ層は析出速度の速さから電界めっき又は無電解めっき等のめっき工程により形成される。またＡｕめっきを用いる方法もあるが、析出速度が遅く、厚膜を形成することができない。Ｃｕ原子の拡散を防ぐためにＣｕめっきの上にバリア膜としてＮｉ層やＴｉ層等を形成するものもある。そして、この接続パッド６の上には半田ボール７が設けられ、リフロー工程により対向する回路基板と接続される。
【０００５】
図１３に示すように半導体チップ１の全面には多数の接続パッド６及び半田ボール７が設けられている。半導体装置の高機能化により１つのチップに設けられている接続パッド６の数は増え、さらに半導体チップの小型化により接続パッドを高密度化する必要がある。
【０００６】
しかし、従来の半田ボールを用いた実装では以下のような問題点があった。半田ボール７のサイズは通常０．２ｍｍ程度である。そのため接続パッドのピッチを半田ボールのサイズと同程度まで狭くすると隣接する半田ボール７が接触してしまい、接続パッド同士が導通してしまっていた。従って、接続パッドのピッチを狭くすることができず、接続パッド数を増やすことが出来なかった。また通常、半田ボールはダイシングされる前のウエハ状態で半田ボール搭載装置により形成される。しかし半田ボールの大きさ分だけ、ダイシングされる領域からマージンをもって接続パッドを形成しなければならなかった。従って、接続パッドを設ける領域の面積が減ってしまっていた。このように半田ボールが高密度化の妨げとなってしまうという問題点があった。
【０００７】
さらに半田ボール７の厚さは半導体チップや回路基板と比較して、同程度の厚みがあり薄型化の妨げにもなるという問題点があった。またＣｕやＮｉが表面にさらされていると酸化膜が形成され、配線の電気的特性が劣化するといった問題点もあった。さらに基板に搭載した半導体チップをリフロー等により再加熱処理を行う場合、接続部の半田が熱により膨張することでアンダーフィル樹脂に亀裂が生じることがあった。これにより、隣接する接続部の半田とショートする「フラッシング」と呼ばれる現象が生じ、基板との接続信頼性が低下するといった問題点もあった。
【０００８】
【発明が解決しようとする課題】
このように、従来の半田ボールを用いた半導体装置の実装方法では、半田ボール自体が接続パッドの高密度化、薄型化及び接続信頼性向上の妨げになるという問題点があった。
【０００９】
本発明は、このような問題点を解決するためになされたもので、接続パッドの高密度化、薄型化が可能な半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明にかかる半導体チップは対向する基板（例えば、本発明の実施の形態にかかる回路基板２０）の接続パッド（例えば、本発明の実施の形態にかかる回路基板用接続パッド２１）上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記基板に直接実装される半導体チップであって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体チップの回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備えたものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００１１】
本発明にかかる半導体チップは回路形成領域を有する半導体チップであって、前記回路形成領域の半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記回路形成領域上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記第１の絶縁層上に形成され前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備え、前記めっき層が当該半導体チップを搭載する基板と接続され、当該めっき層の表面が錫又は錫合金により形成されているものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００１２】
上記の半導体チップにおいて、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００１３】
上述の半導体チップにおいて、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００１４】
上記の半導体チップは前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより、再配線層内の原子が第２の絶縁層に拡散するのを防ぐことができる。
【００１５】
本発明にかかる半導体ウェハは対向する基板（例えば、本発明の実施の形態にかかる回路基板２０）の接続パッド（例えば、本発明の実施の形態にかかる接続パッド２１）上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記基板に直接実装される半導体チップ（例えば、本発明の実施の形態にかかる半導体チップ１）が切り出される前の半導体ウエハであって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体ウエハの回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備えたものである。これにより、接続パッドの高密度化及び半導体装置の薄型化を図ることが出来る。
【００１６】
上記の半導体ウェハにおいて、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００１７】
上述の半導体ウェハにおいて、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００１８】
上記の半導体ウェハは前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより、再配線層内の原子が第２の絶縁層に拡散するのを防ぐことができる。
【００１９】
本発明にかかる半導体装置は接続パッド（例えば、本発明の実施の形態にかかる回路基板用接続パッド２１）が設けられた基板（例えば、本発明の実施の形態にかかる回路基板２０）に半導体チップが実装される半導体装置であって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体チップは回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備え、前記接続パッド上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記めっき層が接続されているものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２０】
前記半田ペーストをリフローすることにより前記基板と前記半導体チップが接続されることが望ましい。これにより、半導体チップの実装を精度よく行うことができる。
【００２１】
上記の半導体装置において、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００２２】
上述の半導体装置において、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００２３】
前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより再配線層内の原子が第２の絶縁層へ拡散するのを抑制することが出来る。
【００２４】
本発明にかかる半導体ウェハの製造方法は対向する基板の接続パッド上に設けられた半田ペーストにより前記基板に直接実装される半導体チップが切り出される前の半導体ウエハの製造方法であって、前記半導体ウェハの回路形成面上に第１の絶縁層を形成するステップと、前記半導体チップに形成された半導体回路に信号を入出力する端子と電気的に接続された再配線層を形成するステップと、前記再配線層を覆う第２の絶縁層を形成するステップと、前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層を設けるステップを有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２５】
上述の前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有することが望ましい。これにより再配線層の密着性を向上することが出来る。
【００２６】
上述の前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有することが望ましい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００２７】
本発明にかかる半導体チップの製造方法は上述の半導体ウェハの製造方法の後に、当該半導体ウェハをダイシングするステップをさらに有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２８】
本発明にかかる半導体装置の製造方法は基板上に半導体チップが搭載された半導体装置の製造方法であって、前記半導体チップの回路形成面上に第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）を形成するステップと、前記半導体チップに形成された半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）を形成するステップと、前記再配線層を覆う第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）を形成するステップと、前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を設けるステップと、前記基板上の接続パッドに半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）を塗布するステップと、前記半導体チップにおいて前記めっき層が設けられた面と前記基板において前記半田ペーストが設けられた面を対向させ、前記半田ペーストと前記めっき層を接続するステップを有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２９】
上記の半導体装置の製造方法において前記半田ペーストを塗布するステップがスクリーン印刷により行われることが望ましい。これにより一括して半田ペーストを基板に塗布することができるため、生産性を向上することが出来る。
【００３０】
上述の半導体装置の製造方法では前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有することが望ましい。これにより再配線層の密着性を向上することができる。
【００３１】
上述の半導体装置の製造方法では前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有することが望ましい。これにより、再配線層内の原子の拡散を抑制することが出来る。
【００３２】
【発明の実施の形態】
実施の形態１．
本発明にかかる半導体チップの再配線層の構成について図１を用いて説明する。図１は半導体チップの再配線層の構成を示す断面図である。ここで１は半導体チップ、１ｃは回路形成面、２は第１絶縁層、３は再配線層、４は第２絶縁層、６は接続パッド、８はＣｕ層、９はＮｉ層、１０はめっき層、１１は開口部（ビア孔）である。この半導体チップが対向する回路基板に実装される。この半導体チップ１がダイシングされる前は、図４に示されるように半導体ウエハ３０に複数設けられている。そして、それぞれの半導体チップ１に半導体集積回路３１が形成されている。
【００３３】
この半導体チップ１に設けられた半導体集積回路３１の上には図１に示すように保護層としてポリイミド等の樹脂からなる第１絶縁層２が形成される。第１絶縁層２の上にはＣｕ層８が形成され、その上にはバリア層としてＮｉ層９が形成されている。このＮｉ層９はＣｕの拡散を防ぎ、さらには密着性及び耐熱性をもたせる役割を果たしている。このＣｕ層８及びＮｉ層９が図１３で示したような再配線層３となり半導体集積回路３１の入出力端子５に接続されている。またＣｕ層８は後に説明するようにスパッタ法により形成されたＣｕスパッタ層の上に電解めっき法により形成されたＣｕめっき層の２層で構成されている。
【００３４】
そして、その上からポリイミド等の樹脂からなる第２絶縁層４が形成されている。また第２絶縁層４の対向する回路基板と接続される部分には開口部１１が設けられる。この開口部１１にはめっき層１０が形成される。
【００３５】
図１に示す実施の形態ではめっき層１０は第２絶縁層４より低く形成されており、第２絶縁層４の表面からくぼんだ形状になっている。また図２に示すようにめっき層１０が第２絶縁層の表面と同じ高さにあってもよく、さらには図３に示すようにめっき層１０が第２絶縁層４の表面より高くてもよい。第２絶縁層４を形成した後に、めっき層１０を形成することにより、図２、図３に示すような構成を容易に製造することが出来る。すなわちスパッタ法や蒸着法により形成すると全面に導電層が形成されてしまい、パターニングする工程が増えてしまう。しかし、めっき法により形成すれば、Ｎｉ層９が設けられている開口部（ビア孔）にのみ形成されるためパターニングする工程を増やすことなくめっき層１０を形成することができる。このめっき層１０が図１３に示されるような接続パッド６となる。
【００３６】
この半導体チップ１の再配線層を形成する工程について図５を用いて説明する。図５は再配線層が形成されていく過程を示した半導体チップ１の断面図である。図１で付した符号と同一の符号は同一の構成を示すので説明を省略する。ここで５は入出力端子、３５はフォトレジスト、３６はフォトマスクである。また８ａはＣｕスパッタ層、８ｂはＣｕめっき層である。Ｃｕスパッタ層８ａとＣｕめっき層８ｂがＣｕ層８を形成している。
【００３７】
まず半導体ウエハの状態で半導体集積回路用の入出力端子５が設けられている半導体チップ１上に保護膜として第１絶縁層２を形成する。この第１絶縁層２はポリイミドフィルムに接着剤をまぜたものを塗布乾燥した後、ラミネーションすることにより形成される。また入出力端子５に対応する部分の第１絶縁層２はパターニングにより、除去されている。その上からＣｕスパッタ層８ａをスパッタ法により形成する。なお、スパッタの代わりに蒸着法により形成してもよい。ここで図５（ａ）に示す状態となる。なお入出力端子５は半導体ウェハの回路形成面１ｃ上に設けられていてもよい。
【００３８】
図５（ｂ）に示すように、その上からフォトレジスト３５を塗布し、所定パターンのフォトマスク３６の上から光３３を照射して露光する。そして現像処理を行ない、露光された部分のフォトレジスト３５を除去する。ここで図５（ｃ）に示す状態となる。なお上述の説明ではポジ型のフォトレジスト３５で説明したが、ネガ型のフォトレジストを用いてもよい。
【００３９】
このフォトレジスト３５の上からＣｕスパッタ層８ａを電極にして電解めっき法によりＣｕめっき層８ｂを形成する。同様にその上からバリア層であるＮｉ層９を電解めっき法により形成する。ここで図５（ｄ）に示す状態となる。なおスパッタ層８ａはめっき層とその下地層との密着性を上げるために形成されており、電解めっき法の電極にすることもできる。ただしスパッタ法による成膜速度はめっき法による析出速度と比べて遅いため、電気的特性を上げるためにＣｕ層８を厚くする必要がある。そのためＣｕスパッタ層８ａと上にＣｕめっき層８ｂが形成され、この２層によりＣｕ層８が形成される。またＣｕスパッタ層８ａはＣｕめっき層８ｂのＣｕの拡散を防ぐこともできる。なお、めっき法は電解めっき法にかぎらず、無電解めっき法、溶融めっき法により形成してもよい。
【００４０】
そしてフォトレジスト３５を除去すると図５（ｅ）の状態になる。この後にＣｕスパッタ層８ａを選択的にエッチングすると図５（ｆ）に示す状態になる。この場合、Ｃｕめっき層８ｂの上にＮｉ層９が設けられているためにＣｕスパッタ層８ａの選択性エッチングを容易に行うことが出来る。またＮｉ層９をＣｕスパッタ層８ａより充分厚く形成して、非選択性のエッチングを行っても良い。この場合、Ｃｕスパッタ層８ａの分だけＮｉ層を厚くする必要がある。このＣｕ層８とＮｉ層９が図１３に示すような再配線層３を形成することになる。このＮｉ層９により、後の工程で形成される錫からなるめっき層１０にＣｕが拡散するのを防ぐことができる。また、めっき層１０との密着性及び耐熱性を向上することができる。
【００４１】
次に、その上に直接回路基板と接続されるめっき層１０を形成する工程について図６を用いて説明する。図６は図５の続きの形成過程を示した半導体チップ１の断面図である。図１、図５で付した符号と同一の符号は同一の構成を示すため説明を省略する。図５（ｆ）の状態から、さらに第２絶縁層４を形成する。この第２絶縁層４には感光性樹脂が用いられる。この後、基板側の接続端子に接続するために、露光、現像工程により第２絶縁層４に開口部１１（ビア孔）を設ける。この状態が図６（ｇ）の状態になる。
【００４２】
その上から電解めっき法により、めっき層１０を形成すると図６（ｈ）に示す状態となる。このめっき層１０の材質は錫であり、電解めっき法以外にも無電解めっき法、溶融めっき法などにより形成することもできる。いずれのめっき法でも同様の効果を得ることができる。なお、この詳細な形成方法の一例が、特開２０００−２６５２９４号公報により開示されている。このめっき層１０が回路基板側と接続される接続パッド６となり、この接続パッド６と半導体チップ１に設けられた半導体集積回路の入出力端子５がＣｕ層８及びＮｉ層９からなる再配線層３により電気的に接続される。また錫からなるめっき層１０が上から形成されるため、Ｎｉ層が露出される時間を短くすることができる。そのため、酸化膜の形成が抑制され、濡れ性が向上する。よって、電気的特性の劣化を防ぐことが出来る。まためっき層１０に用いられる材質は錫めっき以外にも鉛、銀、亜鉛、ニッケル、コバルト、ビスマス、アンチモン、インジウム等を含む錫合金でもよい。
【００４３】
以上の工程の後、半導体ウェハ３０がダイサーによりダイシングされ半導体チップ１になる。これらの製造工程はすべて切り出される前のウエハ状態で形成することが出来る。そのため、半導体チップ１上にパッケージするための構成を容易に形成することができ、生産性を落とすことがない。さらに半田ボール搭載工程及び半田ボールを半導体チップに設けるためのリフロー工程を削減することができる。これにより、製造工程を削減することができ、生産性を向上させることができる。また半田ボールを用いないため、接続パッドの高密度化を図ることが出来る。従って、半導体装置の小型化、高機能化に対応することができる。
【００４４】
次に図７により回路基板に半導体チップ１が実装される工程について説明する。図７は回路基板上の接続パッドと半導体チップが接続される工程を示した断面図である。半導体チップ１が裏返されフリップチップ実装される過程を示している。ここで２０は回路基板、２１は回路基板用接続パッド、２２は半田ペースト（クリームはんだ）、２３はソルダレジスト、２４はアンダーフィル樹脂である。
【００４５】
まず接続される回路基板２０について説明する。回路基板２０には配線がプリントされており、その他にコンデンサー、抵抗、トランジスタなどの電子部品が設けられている。ここで用いる回路基板２０は、半導体チップ１を搭載することができればよく、その形状、機能等は特に指定されない。回路基板２０上の半導体チップ１と接続される部分には回路基板用接続パッド２１が形成されている。この回路基板用接続パッド２１とその周辺部分の必要部分以外にはんだが付着しないように、ソルダレジスト２３をソルダレジスト印刷により形成する。そしてスクリーン印刷により回路基板用接続パッド２１とその周辺部に半田ペースト２２が塗布する。半田ペースト２２は粉状のはんだにフラックスや粘結剤等をいれてペースト状にしたものであり、スクリーン印刷に適しているため回路基板２０上に容易に塗布することが出来る。はんだの材料には鉛―錫はんだ、鉛フリーはんだが用いられる。半田ペースト２２は回路基板上に一括して形成することができるため半田ボールよりも生産性が高い。
【００４６】
この回路基板２０と半導体チップ１の接続面を対向させ、接続される位置に合わせる。そしてリフロー（再加熱）すると半田ペースト２２が溶融し、めっき層１０と接続される。図７に示すように回路基板２０と半導体チップ１の位置にずれが生じていても、半田ペースト２２が接続する際にセルフアライメント効果により図８に示すように所定の位置で実装される。このセルフアライメント効果は半田ペースト２２の表面張力により、接続パッド６と回路基板用接続パッド２１の位置が接近するものである。そして回路基板２０と半導体チップ１の間に実装における接続強度を向上させるためのアンダーフィル樹脂２４が設けられる。
【００４７】
このセルフアライメント効果を高めるためには、図３に示すようなにめっき層１０が第２絶縁層４より高いことが望ましい。この突出した部分を例えば数μｍ程度設けることが好適である。めっき層１０の突出した部分により、回路基板用接続パッド上の半田ペースト２２が容易に接続することができる。また半田ボールを使用しないために容易にめっき層１０の高さを第２絶縁層４より高くすることができる。なお図１、図２に示すようなめっき層１０と第２絶縁層４の高さ関係でもセルフアライメント効果を得ることはできる。
【００４８】
さらに本発明では半田ボールが回路基板２０と半導体チップ１の間に設けられていないので半導体装置の薄型化を図ることができる。すなわち突出した部分（数μｍ）は半田ボールのサイズ（約０．２ｍｍ）に比べて非常に薄いため、半導体装置の薄型化を図ることが可能である。また電解めっき法により形成されるため、そのめっき層１０の厚さを容易に制御することが出来る。さらにめっき層１０の材質が酸化膜の形成されにくい錫であるため、はんだの濡れ性が向上し接続性、電気的特性が向上する。また半田ペースト２２とめっき層１０の材質が錫を主成分としているために密着性を良くすることもできる。
【００４９】
また、半田ボール搭載を行わないため、コスト低減、生産性向上を図ることが出来る。さらに、半田ボール搭載装置が必要なくなるために設備投資費用を低減することが出来る。また半田ボールが搭載されていないため、ダイシングする工程で半田ボールのサイズに影響されることがない。そのため、接続パッドの狭ピッチ化を図ることができる。さらにチップ周辺まで接続パッドを設けることができ、配置可能領域を拡大することができる。これにより高密度化がされた配線設計を行うことができる。また接続パッドをダイシングされる領域の近傍に設けることが可能になるため、回路設計上の制約がなくなるというメリットもある。また、半田ボールを半導体チップに搭載していた従来例と比較して接続用の半田の量を少なくして接続することが可能になる。これにより、熱膨張を抑制することができ、「フラッシング」による実装トラブルを防止することが可能になる。
【００５０】
なお上述の製造過程ではＮｉ層９、第２絶縁層４、めっき層１０の順番で形成したが、Ｎｉ層９、めっき層１０、第２絶縁層４の順番で形成してもよい。その場合、図５（ｄ）の工程に続けて、めっき層１０を形成する。続けて、開口部１１に対応する部分にのみめっき層１０が形成されるように、レジストパターンを形成する。レジストパターンの形成はレジスト塗布、露光、現像により行われる。この後に開口部以外の不要な部分のめっき層１０のエッチングする。さらにその後に第２絶縁層４を設けて、めっき層１０が露出するように露光、現像、第２絶縁層の除去等を行う。このような製造工程でも、図１〜図３に示すような構成の半導体チップを得ることができ、同様の効果が得られる。
【００５１】
実施の形態２．
本発明の実施の形態２にかかる半導体チップの構成について図９を用いて説明する。図９は半導体チップの構成を示す断面図である。図１で付した符号と同一の符号を付した構成を同一の構成を示すため説明を省略する。ここでは実施の形態１にかかる半導体チップとの差異について説明する。
【００５２】
本実施の形態ではＮｉ層９が設けられておらず、Ｃｕ層８とめっき層１０が接している点で実施の形態１と異なる。バリア層であるＮｉ層９を形成しないことにより、製造工程数を削減することができ、生産性の向上につながる。この場合、めっき層１０の材質にＮｉを用いてもよい。この場合、はんだ濡れ性は錫めっきより悪いがめっき工程を１工程減らすことが出来るため、生産性、コストの面では有利である。もちろんめっき層１０に錫めっきを用いて、Ｃｕ層８と接触させてもよい。また本実施の形態にかかる半導体チップは実施の形態１で示した製造工程と同様の製造工程で製造することが出来る。なお、本実施の形態にかかる半導体チップの回路基板への実装方法も実施の形態１と同様である。
【００５３】
本実施の形態にかかる半導体チップも実施の形態１と同様に回路基板上に実装される。従って、図１１に示すように第２絶縁層４よりめっき層１０が高いほうがセルフアライメントの効果が大きくなる。なお実施の形態１と同様に第２絶縁層４とめっき層１０の高さが同じ図１０に示す構成でもよい。本発明では接続パッド６がめっき法により構成されるのでその高さ調整を容易に行うことが出来る。まためっき法は電解めっき法、無電解めっき法、溶融めっき法のいずれの方法を用いてもよい。
【００５４】
その他の実施の形態．
上述の実施の形態では入出力端子５が設けられている部分の第１絶縁層２はパターニングによりビア孔を設けているが、第１絶縁層を異方性導電膜（ＡＣＦ）で形成しても良い。これによりパターニングする工程を削減することが出来る。なお第２絶縁層についても同様である。また絶縁層には感光性樹脂を用いて露光することによりビア孔を形成したが、レーザードリリングによりビア孔を形成してもよい。なお感光性以外の樹脂を用いてもよい。
【００５５】
なお上述の実施の形態で示しためっき法は電解めっき法、無電解めっき法、溶融めっき法のいずれを用いてもよく、めっき層１０には錫めっき、錫合金めっきを用いることが望ましい。これにより、回路基板２０上の半田ペースト２２と導材質で形成されるため、密着性を向上させることが出来る。まためっき層１０の材質は錫めっき、錫合金めっきの他にもＮｉめっき、半田めっき、金メッキ等でもよい。またＣｕめっき層８ｂの下にＣｕスパッタ層８ａを形成しなくても本発明の効果を得ることができる。この場合、スパッタ工程を減らすことが出来るため生産効率が良くなる。なお、図１で示したＮｉ層９はＣｕの拡散の抑制及び密着性、耐熱性の向上等バリア層としての役割を果たす材質であることが望ましい。例えば、Ｎｉ以外にもＴｉやＴａ等で形成しても良い。またバリア層はめっき層１０と接触する部分にのみ設けられていても良い。これによりめっき層１０にＣｕが拡散するのを防ぐことが出来る。もちろん、バリア層が再配線層３全域に設けられていてもよい。これにより、Ｃｕの拡散を防ぐことができる。
【００５６】
上述の実施の形態で示した半田ペーストには錫―鉛はんだや鉛フリーはんだを用いることが出来る。鉛フリーはんだは鉛（Ｐｂ）を有していないはんだのことであり、人体や環境への影響が少ない。鉛フリーはんだには錫（Ｓｎ）を主成分としてビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）などで構成される。
【００５７】
また入出力端子５は半導体集積回路に入力のみ行う入力端子又は出力のみ行う出力端子でもよい。本発明にかかる半導体装置に用いられる回路基板２０には半導体チップを実装することが出来ればよく、配線が形成されている配線基板、抵抗、コンデンサー、トランジスター、ＬＳＩ、ＩＣ等の電子部品が実装されている回路基板、プリント配線基板等が用いられる。上述の実施の形態で示した半導体装置は半導体チップが設けられる領域以外に接続部分がはみ出さないため、ＣＳＰに用いることが好適である。これにより、小型化がなされた半導体装置のパッケージングを容易に行うことができる。
【００５８】
【発明の効果】
本発明によれば、接続パッドの高密度化、薄型化及び高い接続信頼性の実現が可能な半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体チップの構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体チップの別の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体チップの別の構成を示す断面図である。
【図４】本発明にかかる半導体チップがダイシングされる前のウエハ状態の構成を示す平面図である。
【図５】本発明にかかる半導体チップの製造過程を示す断面図である。
【図６】本発明にかかる半導体チップの製造過程を示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置が実装される過程を示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置が実装された状態を示す断面図である。
【図９】本発明の実施の形態２にかかる半導体チップの構成を示す断面図である。
【図１０】本発明の実施の形態２にかかる半導体チップの別の構成を示す断面図である。
【図１１】本発明の実施の形態２にかかる半導体チップの別の構成を示す断面図である。
【図１２】従来の半導体チップの構成を示す断面図である。
【図１３】半導体チップの構成を示す平面図である。
【符号の説明】
１ 半導体チップ
１ｃ 回路形成面
２ 第１絶縁層
３ 再配線層
４ 第２絶縁層
５ 入出力端子
６ 接続パッド
７ 半田ボール
８ Ｃｕ層
８ａ Ｃｕめっき層
８ｂ Ｃｕスパッタ層
９ Ｎｉ層
１０ めっき層
１１ 開口部（ビア孔）
２０ 回路基板
２１ 接続パッド
２２ 半田ペースト（クリームはんだ）
２３ ソルダレジスト
２４ アンダーフィル樹脂
３０ 半導体ウエハ
３１ 半導体集積回路
３３ 光
３５ フォトレジスト
３６ フォトマスク
【発明の属する技術分野】
本発明は、半導体チップが実装された半導体装置に関するものであり、さらに詳しくはボール半田を用いないＣＳＰ実装技術に関する。
【０００２】
【従来の技術】
近年の電子情報機器の高性能、高機能化、携帯化の要求により、電子情報機器に用いられる半導体装置には高速化、高容量化とともに小型化、薄型化、軽量化が重要な開発課題になっている。この半導体装置の小型化にはＣｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅともいう。以下、ＣＳＰとする）が用いられている。ＣＳＰではチップサイズと同程度の大きさの半導体パッケージを実現するために半導体チップを裏返して半導体チップの接続端子と回路基板の接続端子を対向させて接続を行うフリップチップ実装が行われている。このフリップチップ実装ではＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）に代表されるように半導体チップの接続パッドに設けられた半田ボールが用いられている。
【０００３】
この従来の半田ボールにより実装される半導体装置の構成の一例を図１２及び図１３を用いて説明する。図１２は半導体集積回路が形成された半導体ウェハからダイシングされた後の半導体チップの構成を示す平面図であり、図１３はその断面図である。ここで１は半導体チップ、１ｃは回路形成面、２は第１絶縁層、３は再配線層、４は第２絶縁層、５は入出力端子、６は接続パッド、７は半田ボールである。
【０００４】
半導体チップ１の回路形成面１ｃには入出力端子５が形成されている。この入出力端子５は半導体チップ１の内部集積回路と電気的に接続されている。また入出力端子５は半導体チップ１内に形成されている場合もある。この入出力端子５の上には第１絶縁層２が形成されている。第１絶縁層２の開口部には再配線層３が形成され、入出力端子５と接続されている。さらに、第１絶縁層２及び再配線層３の上には第２絶縁層４が形成されている。再配線層３において第２絶縁層４の開口部にあたる場所が接続パッド６となる。この再配線層３には電気的特性の良さから主にＣｕが用いられている。また、このＣｕ層は析出速度の速さから電界めっき又は無電解めっき等のめっき工程により形成される。またＡｕめっきを用いる方法もあるが、析出速度が遅く、厚膜を形成することができない。Ｃｕ原子の拡散を防ぐためにＣｕめっきの上にバリア膜としてＮｉ層やＴｉ層等を形成するものもある。そして、この接続パッド６の上には半田ボール７が設けられ、リフロー工程により対向する回路基板と接続される。
【０００５】
図１３に示すように半導体チップ１の全面には多数の接続パッド６及び半田ボール７が設けられている。半導体装置の高機能化により１つのチップに設けられている接続パッド６の数は増え、さらに半導体チップの小型化により接続パッドを高密度化する必要がある。
【０００６】
しかし、従来の半田ボールを用いた実装では以下のような問題点があった。半田ボール７のサイズは通常０．２ｍｍ程度である。そのため接続パッドのピッチを半田ボールのサイズと同程度まで狭くすると隣接する半田ボール７が接触してしまい、接続パッド同士が導通してしまっていた。従って、接続パッドのピッチを狭くすることができず、接続パッド数を増やすことが出来なかった。また通常、半田ボールはダイシングされる前のウエハ状態で半田ボール搭載装置により形成される。しかし半田ボールの大きさ分だけ、ダイシングされる領域からマージンをもって接続パッドを形成しなければならなかった。従って、接続パッドを設ける領域の面積が減ってしまっていた。このように半田ボールが高密度化の妨げとなってしまうという問題点があった。
【０００７】
さらに半田ボール７の厚さは半導体チップや回路基板と比較して、同程度の厚みがあり薄型化の妨げにもなるという問題点があった。またＣｕやＮｉが表面にさらされていると酸化膜が形成され、配線の電気的特性が劣化するといった問題点もあった。さらに基板に搭載した半導体チップをリフロー等により再加熱処理を行う場合、接続部の半田が熱により膨張することでアンダーフィル樹脂に亀裂が生じることがあった。これにより、隣接する接続部の半田とショートする「フラッシング」と呼ばれる現象が生じ、基板との接続信頼性が低下するといった問題点もあった。
【０００８】
【発明が解決しようとする課題】
このように、従来の半田ボールを用いた半導体装置の実装方法では、半田ボール自体が接続パッドの高密度化、薄型化及び接続信頼性向上の妨げになるという問題点があった。
【０００９】
本発明は、このような問題点を解決するためになされたもので、接続パッドの高密度化、薄型化が可能な半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明にかかる半導体チップは対向する基板（例えば、本発明の実施の形態にかかる回路基板２０）の接続パッド（例えば、本発明の実施の形態にかかる回路基板用接続パッド２１）上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記基板に直接実装される半導体チップであって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体チップの回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備えたものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００１１】
本発明にかかる半導体チップは回路形成領域を有する半導体チップであって、前記回路形成領域の半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記回路形成領域上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記第１の絶縁層上に形成され前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備え、前記めっき層が当該半導体チップを搭載する基板と接続され、当該めっき層の表面が錫又は錫合金により形成されているものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００１２】
上記の半導体チップにおいて、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００１３】
上述の半導体チップにおいて、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００１４】
上記の半導体チップは前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより、再配線層内の原子が第２の絶縁層に拡散するのを防ぐことができる。
【００１５】
本発明にかかる半導体ウェハは対向する基板（例えば、本発明の実施の形態にかかる回路基板２０）の接続パッド（例えば、本発明の実施の形態にかかる接続パッド２１）上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記基板に直接実装される半導体チップ（例えば、本発明の実施の形態にかかる半導体チップ１）が切り出される前の半導体ウエハであって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体ウエハの回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備えたものである。これにより、接続パッドの高密度化及び半導体装置の薄型化を図ることが出来る。
【００１６】
上記の半導体ウェハにおいて、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００１７】
上述の半導体ウェハにおいて、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００１８】
上記の半導体ウェハは前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより、再配線層内の原子が第２の絶縁層に拡散するのを防ぐことができる。
【００１９】
本発明にかかる半導体装置は接続パッド（例えば、本発明の実施の形態にかかる回路基板用接続パッド２１）が設けられた基板（例えば、本発明の実施の形態にかかる回路基板２０）に半導体チップが実装される半導体装置であって、前記半導体チップに設けられた半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と、前記半導体チップは回路形成面上に設けられた第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）と、前記端子と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）と、前記再配線層を覆うように形成された第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）と、前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を備え、前記接続パッド上に設けられた半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）により前記めっき層が接続されているものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２０】
前記半田ペーストをリフローすることにより前記基板と前記半導体チップが接続されることが望ましい。これにより、半導体チップの実装を精度よく行うことができる。
【００２１】
上記の半導体装置において、前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層（例えば、本発明の実施の形態にかかるＣｕスパッタ層８ａ）を備えることが望ましい。これにより再配線層の密着性を向上することが出来る。
【００２２】
上述の半導体装置において、前記再配線層の最上層にバリア層（例えば、本発明の実施の形態にかかるＮｉ層９）を備えていてもよい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００２３】
前記バリア層が前記再配線層上の略全面に設けられていることが望ましい。これにより再配線層内の原子が第２の絶縁層へ拡散するのを抑制することが出来る。
【００２４】
本発明にかかる半導体ウェハの製造方法は対向する基板の接続パッド上に設けられた半田ペーストにより前記基板に直接実装される半導体チップが切り出される前の半導体ウエハの製造方法であって、前記半導体ウェハの回路形成面上に第１の絶縁層を形成するステップと、前記半導体チップに形成された半導体回路に信号を入出力する端子と電気的に接続された再配線層を形成するステップと、前記再配線層を覆う第２の絶縁層を形成するステップと、前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層を設けるステップを有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２５】
上述の前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有することが望ましい。これにより再配線層の密着性を向上することが出来る。
【００２６】
上述の前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有することが望ましい。これにより、再配線層内の原子がめっき層へ拡散するのを防ぐことができる。
【００２７】
本発明にかかる半導体チップの製造方法は上述の半導体ウェハの製造方法の後に、当該半導体ウェハをダイシングするステップをさらに有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２８】
本発明にかかる半導体装置の製造方法は基板上に半導体チップが搭載された半導体装置の製造方法であって、前記半導体チップの回路形成面上に第１の絶縁層（例えば、本発明の実施の形態にかかる第１絶縁層２）を形成するステップと、前記半導体チップに形成された半導体回路に信号を入出力する端子（例えば、本発明の実施の形態にかかる入出力端子５）と電気的に接続された再配線層（例えば、本発明の実施の形態にかかる再配線層３）を形成するステップと、前記再配線層を覆う第２の絶縁層（例えば、本発明の実施の形態にかかる第２絶縁層４）を形成するステップと、前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層（例えば、本発明の実施の形態にかかるめっき層１０）を設けるステップと、前記基板上の接続パッドに半田ペースト（例えば、本発明の実施の形態にかかる半田ペースト２２）を塗布するステップと、前記半導体チップにおいて前記めっき層が設けられた面と前記基板において前記半田ペーストが設けられた面を対向させ、前記半田ペーストと前記めっき層を接続するステップを有するものである。これにより、接続パッドの高密度化及び半導体チップが実装された半導体装置の薄型化を図ることができる。
【００２９】
上記の半導体装置の製造方法において前記半田ペーストを塗布するステップがスクリーン印刷により行われることが望ましい。これにより一括して半田ペーストを基板に塗布することができるため、生産性を向上することが出来る。
【００３０】
上述の半導体装置の製造方法では前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有することが望ましい。これにより再配線層の密着性を向上することができる。
【００３１】
上述の半導体装置の製造方法では前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有することが望ましい。これにより、再配線層内の原子の拡散を抑制することが出来る。
【００３２】
【発明の実施の形態】
実施の形態１．
本発明にかかる半導体チップの再配線層の構成について図１を用いて説明する。図１は半導体チップの再配線層の構成を示す断面図である。ここで１は半導体チップ、１ｃは回路形成面、２は第１絶縁層、３は再配線層、４は第２絶縁層、６は接続パッド、８はＣｕ層、９はＮｉ層、１０はめっき層、１１は開口部（ビア孔）である。この半導体チップが対向する回路基板に実装される。この半導体チップ１がダイシングされる前は、図４に示されるように半導体ウエハ３０に複数設けられている。そして、それぞれの半導体チップ１に半導体集積回路３１が形成されている。
【００３３】
この半導体チップ１に設けられた半導体集積回路３１の上には図１に示すように保護層としてポリイミド等の樹脂からなる第１絶縁層２が形成される。第１絶縁層２の上にはＣｕ層８が形成され、その上にはバリア層としてＮｉ層９が形成されている。このＮｉ層９はＣｕの拡散を防ぎ、さらには密着性及び耐熱性をもたせる役割を果たしている。このＣｕ層８及びＮｉ層９が図１３で示したような再配線層３となり半導体集積回路３１の入出力端子５に接続されている。またＣｕ層８は後に説明するようにスパッタ法により形成されたＣｕスパッタ層の上に電解めっき法により形成されたＣｕめっき層の２層で構成されている。
【００３４】
そして、その上からポリイミド等の樹脂からなる第２絶縁層４が形成されている。また第２絶縁層４の対向する回路基板と接続される部分には開口部１１が設けられる。この開口部１１にはめっき層１０が形成される。
【００３５】
図１に示す実施の形態ではめっき層１０は第２絶縁層４より低く形成されており、第２絶縁層４の表面からくぼんだ形状になっている。また図２に示すようにめっき層１０が第２絶縁層の表面と同じ高さにあってもよく、さらには図３に示すようにめっき層１０が第２絶縁層４の表面より高くてもよい。第２絶縁層４を形成した後に、めっき層１０を形成することにより、図２、図３に示すような構成を容易に製造することが出来る。すなわちスパッタ法や蒸着法により形成すると全面に導電層が形成されてしまい、パターニングする工程が増えてしまう。しかし、めっき法により形成すれば、Ｎｉ層９が設けられている開口部（ビア孔）にのみ形成されるためパターニングする工程を増やすことなくめっき層１０を形成することができる。このめっき層１０が図１３に示されるような接続パッド６となる。
【００３６】
この半導体チップ１の再配線層を形成する工程について図５を用いて説明する。図５は再配線層が形成されていく過程を示した半導体チップ１の断面図である。図１で付した符号と同一の符号は同一の構成を示すので説明を省略する。ここで５は入出力端子、３５はフォトレジスト、３６はフォトマスクである。また８ａはＣｕスパッタ層、８ｂはＣｕめっき層である。Ｃｕスパッタ層８ａとＣｕめっき層８ｂがＣｕ層８を形成している。
【００３７】
まず半導体ウエハの状態で半導体集積回路用の入出力端子５が設けられている半導体チップ１上に保護膜として第１絶縁層２を形成する。この第１絶縁層２はポリイミドフィルムに接着剤をまぜたものを塗布乾燥した後、ラミネーションすることにより形成される。また入出力端子５に対応する部分の第１絶縁層２はパターニングにより、除去されている。その上からＣｕスパッタ層８ａをスパッタ法により形成する。なお、スパッタの代わりに蒸着法により形成してもよい。ここで図５（ａ）に示す状態となる。なお入出力端子５は半導体ウェハの回路形成面１ｃ上に設けられていてもよい。
【００３８】
図５（ｂ）に示すように、その上からフォトレジスト３５を塗布し、所定パターンのフォトマスク３６の上から光３３を照射して露光する。そして現像処理を行ない、露光された部分のフォトレジスト３５を除去する。ここで図５（ｃ）に示す状態となる。なお上述の説明ではポジ型のフォトレジスト３５で説明したが、ネガ型のフォトレジストを用いてもよい。
【００３９】
このフォトレジスト３５の上からＣｕスパッタ層８ａを電極にして電解めっき法によりＣｕめっき層８ｂを形成する。同様にその上からバリア層であるＮｉ層９を電解めっき法により形成する。ここで図５（ｄ）に示す状態となる。なおスパッタ層８ａはめっき層とその下地層との密着性を上げるために形成されており、電解めっき法の電極にすることもできる。ただしスパッタ法による成膜速度はめっき法による析出速度と比べて遅いため、電気的特性を上げるためにＣｕ層８を厚くする必要がある。そのためＣｕスパッタ層８ａと上にＣｕめっき層８ｂが形成され、この２層によりＣｕ層８が形成される。またＣｕスパッタ層８ａはＣｕめっき層８ｂのＣｕの拡散を防ぐこともできる。なお、めっき法は電解めっき法にかぎらず、無電解めっき法、溶融めっき法により形成してもよい。
【００４０】
そしてフォトレジスト３５を除去すると図５（ｅ）の状態になる。この後にＣｕスパッタ層８ａを選択的にエッチングすると図５（ｆ）に示す状態になる。この場合、Ｃｕめっき層８ｂの上にＮｉ層９が設けられているためにＣｕスパッタ層８ａの選択性エッチングを容易に行うことが出来る。またＮｉ層９をＣｕスパッタ層８ａより充分厚く形成して、非選択性のエッチングを行っても良い。この場合、Ｃｕスパッタ層８ａの分だけＮｉ層を厚くする必要がある。このＣｕ層８とＮｉ層９が図１３に示すような再配線層３を形成することになる。このＮｉ層９により、後の工程で形成される錫からなるめっき層１０にＣｕが拡散するのを防ぐことができる。また、めっき層１０との密着性及び耐熱性を向上することができる。
【００４１】
次に、その上に直接回路基板と接続されるめっき層１０を形成する工程について図６を用いて説明する。図６は図５の続きの形成過程を示した半導体チップ１の断面図である。図１、図５で付した符号と同一の符号は同一の構成を示すため説明を省略する。図５（ｆ）の状態から、さらに第２絶縁層４を形成する。この第２絶縁層４には感光性樹脂が用いられる。この後、基板側の接続端子に接続するために、露光、現像工程により第２絶縁層４に開口部１１（ビア孔）を設ける。この状態が図６（ｇ）の状態になる。
【００４２】
その上から電解めっき法により、めっき層１０を形成すると図６（ｈ）に示す状態となる。このめっき層１０の材質は錫であり、電解めっき法以外にも無電解めっき法、溶融めっき法などにより形成することもできる。いずれのめっき法でも同様の効果を得ることができる。なお、この詳細な形成方法の一例が、特開２０００−２６５２９４号公報により開示されている。このめっき層１０が回路基板側と接続される接続パッド６となり、この接続パッド６と半導体チップ１に設けられた半導体集積回路の入出力端子５がＣｕ層８及びＮｉ層９からなる再配線層３により電気的に接続される。また錫からなるめっき層１０が上から形成されるため、Ｎｉ層が露出される時間を短くすることができる。そのため、酸化膜の形成が抑制され、濡れ性が向上する。よって、電気的特性の劣化を防ぐことが出来る。まためっき層１０に用いられる材質は錫めっき以外にも鉛、銀、亜鉛、ニッケル、コバルト、ビスマス、アンチモン、インジウム等を含む錫合金でもよい。
【００４３】
以上の工程の後、半導体ウェハ３０がダイサーによりダイシングされ半導体チップ１になる。これらの製造工程はすべて切り出される前のウエハ状態で形成することが出来る。そのため、半導体チップ１上にパッケージするための構成を容易に形成することができ、生産性を落とすことがない。さらに半田ボール搭載工程及び半田ボールを半導体チップに設けるためのリフロー工程を削減することができる。これにより、製造工程を削減することができ、生産性を向上させることができる。また半田ボールを用いないため、接続パッドの高密度化を図ることが出来る。従って、半導体装置の小型化、高機能化に対応することができる。
【００４４】
次に図７により回路基板に半導体チップ１が実装される工程について説明する。図７は回路基板上の接続パッドと半導体チップが接続される工程を示した断面図である。半導体チップ１が裏返されフリップチップ実装される過程を示している。ここで２０は回路基板、２１は回路基板用接続パッド、２２は半田ペースト（クリームはんだ）、２３はソルダレジスト、２４はアンダーフィル樹脂である。
【００４５】
まず接続される回路基板２０について説明する。回路基板２０には配線がプリントされており、その他にコンデンサー、抵抗、トランジスタなどの電子部品が設けられている。ここで用いる回路基板２０は、半導体チップ１を搭載することができればよく、その形状、機能等は特に指定されない。回路基板２０上の半導体チップ１と接続される部分には回路基板用接続パッド２１が形成されている。この回路基板用接続パッド２１とその周辺部分の必要部分以外にはんだが付着しないように、ソルダレジスト２３をソルダレジスト印刷により形成する。そしてスクリーン印刷により回路基板用接続パッド２１とその周辺部に半田ペースト２２が塗布する。半田ペースト２２は粉状のはんだにフラックスや粘結剤等をいれてペースト状にしたものであり、スクリーン印刷に適しているため回路基板２０上に容易に塗布することが出来る。はんだの材料には鉛―錫はんだ、鉛フリーはんだが用いられる。半田ペースト２２は回路基板上に一括して形成することができるため半田ボールよりも生産性が高い。
【００４６】
この回路基板２０と半導体チップ１の接続面を対向させ、接続される位置に合わせる。そしてリフロー（再加熱）すると半田ペースト２２が溶融し、めっき層１０と接続される。図７に示すように回路基板２０と半導体チップ１の位置にずれが生じていても、半田ペースト２２が接続する際にセルフアライメント効果により図８に示すように所定の位置で実装される。このセルフアライメント効果は半田ペースト２２の表面張力により、接続パッド６と回路基板用接続パッド２１の位置が接近するものである。そして回路基板２０と半導体チップ１の間に実装における接続強度を向上させるためのアンダーフィル樹脂２４が設けられる。
【００４７】
このセルフアライメント効果を高めるためには、図３に示すようなにめっき層１０が第２絶縁層４より高いことが望ましい。この突出した部分を例えば数μｍ程度設けることが好適である。めっき層１０の突出した部分により、回路基板用接続パッド上の半田ペースト２２が容易に接続することができる。また半田ボールを使用しないために容易にめっき層１０の高さを第２絶縁層４より高くすることができる。なお図１、図２に示すようなめっき層１０と第２絶縁層４の高さ関係でもセルフアライメント効果を得ることはできる。
【００４８】
さらに本発明では半田ボールが回路基板２０と半導体チップ１の間に設けられていないので半導体装置の薄型化を図ることができる。すなわち突出した部分（数μｍ）は半田ボールのサイズ（約０．２ｍｍ）に比べて非常に薄いため、半導体装置の薄型化を図ることが可能である。また電解めっき法により形成されるため、そのめっき層１０の厚さを容易に制御することが出来る。さらにめっき層１０の材質が酸化膜の形成されにくい錫であるため、はんだの濡れ性が向上し接続性、電気的特性が向上する。また半田ペースト２２とめっき層１０の材質が錫を主成分としているために密着性を良くすることもできる。
【００４９】
また、半田ボール搭載を行わないため、コスト低減、生産性向上を図ることが出来る。さらに、半田ボール搭載装置が必要なくなるために設備投資費用を低減することが出来る。また半田ボールが搭載されていないため、ダイシングする工程で半田ボールのサイズに影響されることがない。そのため、接続パッドの狭ピッチ化を図ることができる。さらにチップ周辺まで接続パッドを設けることができ、配置可能領域を拡大することができる。これにより高密度化がされた配線設計を行うことができる。また接続パッドをダイシングされる領域の近傍に設けることが可能になるため、回路設計上の制約がなくなるというメリットもある。また、半田ボールを半導体チップに搭載していた従来例と比較して接続用の半田の量を少なくして接続することが可能になる。これにより、熱膨張を抑制することができ、「フラッシング」による実装トラブルを防止することが可能になる。
【００５０】
なお上述の製造過程ではＮｉ層９、第２絶縁層４、めっき層１０の順番で形成したが、Ｎｉ層９、めっき層１０、第２絶縁層４の順番で形成してもよい。その場合、図５（ｄ）の工程に続けて、めっき層１０を形成する。続けて、開口部１１に対応する部分にのみめっき層１０が形成されるように、レジストパターンを形成する。レジストパターンの形成はレジスト塗布、露光、現像により行われる。この後に開口部以外の不要な部分のめっき層１０のエッチングする。さらにその後に第２絶縁層４を設けて、めっき層１０が露出するように露光、現像、第２絶縁層の除去等を行う。このような製造工程でも、図１〜図３に示すような構成の半導体チップを得ることができ、同様の効果が得られる。
【００５１】
実施の形態２．
本発明の実施の形態２にかかる半導体チップの構成について図９を用いて説明する。図９は半導体チップの構成を示す断面図である。図１で付した符号と同一の符号を付した構成を同一の構成を示すため説明を省略する。ここでは実施の形態１にかかる半導体チップとの差異について説明する。
【００５２】
本実施の形態ではＮｉ層９が設けられておらず、Ｃｕ層８とめっき層１０が接している点で実施の形態１と異なる。バリア層であるＮｉ層９を形成しないことにより、製造工程数を削減することができ、生産性の向上につながる。この場合、めっき層１０の材質にＮｉを用いてもよい。この場合、はんだ濡れ性は錫めっきより悪いがめっき工程を１工程減らすことが出来るため、生産性、コストの面では有利である。もちろんめっき層１０に錫めっきを用いて、Ｃｕ層８と接触させてもよい。また本実施の形態にかかる半導体チップは実施の形態１で示した製造工程と同様の製造工程で製造することが出来る。なお、本実施の形態にかかる半導体チップの回路基板への実装方法も実施の形態１と同様である。
【００５３】
本実施の形態にかかる半導体チップも実施の形態１と同様に回路基板上に実装される。従って、図１１に示すように第２絶縁層４よりめっき層１０が高いほうがセルフアライメントの効果が大きくなる。なお実施の形態１と同様に第２絶縁層４とめっき層１０の高さが同じ図１０に示す構成でもよい。本発明では接続パッド６がめっき法により構成されるのでその高さ調整を容易に行うことが出来る。まためっき法は電解めっき法、無電解めっき法、溶融めっき法のいずれの方法を用いてもよい。
【００５４】
その他の実施の形態．
上述の実施の形態では入出力端子５が設けられている部分の第１絶縁層２はパターニングによりビア孔を設けているが、第１絶縁層を異方性導電膜（ＡＣＦ）で形成しても良い。これによりパターニングする工程を削減することが出来る。なお第２絶縁層についても同様である。また絶縁層には感光性樹脂を用いて露光することによりビア孔を形成したが、レーザードリリングによりビア孔を形成してもよい。なお感光性以外の樹脂を用いてもよい。
【００５５】
なお上述の実施の形態で示しためっき法は電解めっき法、無電解めっき法、溶融めっき法のいずれを用いてもよく、めっき層１０には錫めっき、錫合金めっきを用いることが望ましい。これにより、回路基板２０上の半田ペースト２２と導材質で形成されるため、密着性を向上させることが出来る。まためっき層１０の材質は錫めっき、錫合金めっきの他にもＮｉめっき、半田めっき、金メッキ等でもよい。またＣｕめっき層８ｂの下にＣｕスパッタ層８ａを形成しなくても本発明の効果を得ることができる。この場合、スパッタ工程を減らすことが出来るため生産効率が良くなる。なお、図１で示したＮｉ層９はＣｕの拡散の抑制及び密着性、耐熱性の向上等バリア層としての役割を果たす材質であることが望ましい。例えば、Ｎｉ以外にもＴｉやＴａ等で形成しても良い。またバリア層はめっき層１０と接触する部分にのみ設けられていても良い。これによりめっき層１０にＣｕが拡散するのを防ぐことが出来る。もちろん、バリア層が再配線層３全域に設けられていてもよい。これにより、Ｃｕの拡散を防ぐことができる。
【００５６】
上述の実施の形態で示した半田ペーストには錫―鉛はんだや鉛フリーはんだを用いることが出来る。鉛フリーはんだは鉛（Ｐｂ）を有していないはんだのことであり、人体や環境への影響が少ない。鉛フリーはんだには錫（Ｓｎ）を主成分としてビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）、インジウム（Ｉｎ）などで構成される。
【００５７】
また入出力端子５は半導体集積回路に入力のみ行う入力端子又は出力のみ行う出力端子でもよい。本発明にかかる半導体装置に用いられる回路基板２０には半導体チップを実装することが出来ればよく、配線が形成されている配線基板、抵抗、コンデンサー、トランジスター、ＬＳＩ、ＩＣ等の電子部品が実装されている回路基板、プリント配線基板等が用いられる。上述の実施の形態で示した半導体装置は半導体チップが設けられる領域以外に接続部分がはみ出さないため、ＣＳＰに用いることが好適である。これにより、小型化がなされた半導体装置のパッケージングを容易に行うことができる。
【００５８】
【発明の効果】
本発明によれば、接続パッドの高密度化、薄型化及び高い接続信頼性の実現が可能な半導体ウェハ及び半導体チップ並びに半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体チップの構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体チップの別の構成を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体チップの別の構成を示す断面図である。
【図４】本発明にかかる半導体チップがダイシングされる前のウエハ状態の構成を示す平面図である。
【図５】本発明にかかる半導体チップの製造過程を示す断面図である。
【図６】本発明にかかる半導体チップの製造過程を示す断面図である。
【図７】本発明の実施の形態１にかかる半導体装置が実装される過程を示す断面図である。
【図８】本発明の実施の形態１にかかる半導体装置が実装された状態を示す断面図である。
【図９】本発明の実施の形態２にかかる半導体チップの構成を示す断面図である。
【図１０】本発明の実施の形態２にかかる半導体チップの別の構成を示す断面図である。
【図１１】本発明の実施の形態２にかかる半導体チップの別の構成を示す断面図である。
【図１２】従来の半導体チップの構成を示す断面図である。
【図１３】半導体チップの構成を示す平面図である。
【符号の説明】
１ 半導体チップ
１ｃ 回路形成面
２ 第１絶縁層
３ 再配線層
４ 第２絶縁層
５ 入出力端子
６ 接続パッド
７ 半田ボール
８ Ｃｕ層
８ａ Ｃｕめっき層
８ｂ Ｃｕスパッタ層
９ Ｎｉ層
１０ めっき層
１１ 開口部（ビア孔）
２０ 回路基板
２１ 接続パッド
２２ 半田ペースト（クリームはんだ）
２３ ソルダレジスト
２４ アンダーフィル樹脂
３０ 半導体ウエハ
３１ 半導体集積回路
３３ 光
３５ フォトレジスト
３６ フォトマスク
Claims (22)
- 対向する基板の接続パッド上に設けられた半田ペーストにより前記基板に直接実装される半導体チップであって、
前記半導体チップに設けられた半導体回路に信号を入出力する端子と、
前記半導体チップの回路形成面上に設けられた第１の絶縁層と、
前記端子と電気的に接続された再配線層と、
前記再配線層を覆うように形成された第２の絶縁層と、
前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層を備えた半導体チップ。 - 回路形成領域を有する半導体チップであって、
前記回路形成領域の半導体回路に信号を入出力する端子と、
前記回路形成領域上に設けられた第１の絶縁層と、
前記第１の絶縁層上に形成され前記端子と電気的に接続された再配線層と、
前記再配線層を覆うように形成された第２の絶縁層と、
前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層を備え、
前記めっき層が半導体チップを搭載する基板と接続され、当該めっき層の表面が錫又は錫合金により形成される半導体チップ。 - 前記再配線層が複数の工程で形成されており、その最下層にスパッタ法又は蒸着法により形成された導電層を備える請求項１又は２いずれかに記載の半導体チップ。
- 前記再配線層の最上層にバリア層を備える請求項１乃至３いずれかに記載の半導体チップ。
- 前記バリア層が前記再配線層上の略全面に設けられていることを特徴とする請求項４記載の半導体チップ。
- 対向する基板の接続パッド上に設けられた半田ペーストにより前記基板に直接実装される半導体チップが切り出される前の半導体ウエハであって、
前記半導体チップに設けられた半導体回路に信号を入出力する端子と、
前記半導体ウエハの回路形成面上に設けられた第１の絶縁層と、
前記端子と電気的に接続された再配線層と、
前記再配線層を覆うように形成された第２の絶縁層と、
前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層を備えた半導体ウエハ。 - 前記再配線層が複数の工程で形成されており、その最下層がスパッタ法又は蒸着法により形成された導電層であることを特徴とする請求項６記載の半導体ウエハ。
- 前記再配線層の最上層にバリア層を備える請求項６又は７いずれかに記載の半導体ウエハ。
- 前記バリア層が前記第再配線層上の略全面に設けられていることを特徴とする請求項８記載の半導体ウェハ。
- 接続パッドが設けられた基板に半導体チップが実装される半導体装置であって、
前記半導体チップに設けられた半導体回路に信号を入出力する端子と、
前記半導体チップは回路形成面上に設けられた第１の絶縁層と、
前記端子と電気的に接続された再配線層と、
前記再配線層を覆うように形成された第２の絶縁層と、
前記第２の絶縁層の開口部に設けられ、前記再配線層と接続されるめっき層を備え、
前記接続パッド上に設けられた半田ペーストにより前記めっき層が接続されている半導体装置。 - 前記半田ペーストをリフローすることにより前記基板と前記半導体チップが接続される請求項１０記載の半導体装置
- 前記再配線層が複数の工程で形成されており、その最下層がスパッタ法又は蒸着法により形成された導電層であることを特徴とする請求項１０又１１はいずれかに記載の半導体装置。
- 前記再配線層の最上層にバリア層を備える請求項１０乃至１２いずれかに記載の半導体装置。
- 前記バリア層が前記めっき層上の略全面に設けられていることを特徴とする請求項１３記載の半導体ウェハ。
- 対向する基板の接続パッド上に設けられた半田ペーストにより前記基板に直接実装される半導体チップが切り出される前の半導体ウエハの製造方法であって、
前記半導体ウェハの回路形成面上に第１の絶縁層を形成するステップと、
前記半導体チップに形成された半導体回路に信号を入出力する端子と電気的に接続された再配線層を形成するステップと、
前記再配線層を覆う第２の絶縁層を形成するステップと、
前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層を設けるステップを有する半導体ウェハの製造方法。 - 前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有する請求項１５記載の半導体ウェハの製造方法。
- 前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有する請求項１５又は１６いずれかに記載の半導体ウェハの製造方法
- 請求項１５乃至１６いずれか記載の半導体ウェハの製造方法の後に、当該半導体ウェハをダイシングするステップを有する半導体チップの製造方法。
- 基板上に半導体チップが搭載された半導体装置の製造方法であって、
前記半導体チップの回路形成面上に第１の絶縁層を形成するステップと、
前記半導体チップに形成された半導体回路に信号を入出力する端子と電気的に接続された再配線層を形成するステップと、
前記再配線層を覆う第２の絶縁層を形成するステップと、
前記第２の絶縁層の開口部に前記再配線層と接続されるめっき層を設けるステップと、
前記基板上の接続パッドに半田ペーストを塗布するステップと、
前記半導体チップにおいて前記めっき層が設けられた面と前記基板において前記半田ペーストが設けられた面を対向させ、前記半田ペーストと前記めっき層を接続するステップを有する半導体装置の製造方法。 - 前記半田ペーストを塗布するステップがスクリーン印刷により行われることを特徴とする請求項１９記載の半導体装置の製造方法。
- 前記再配線層を形成するステップにおいて、当該再配線層の最下層に導電層をスパッタ法又は蒸着法により形成するステップをさらに有する請求項１９又は２０いずれかに記載の半導体装置の製造方法。
- 前記再配線層を形成するステップにおいて、当該再配線層の最上層にバリア層を形成するステップをさらに有する請求項１９乃至２１いずれかに記載の半導体装置の製造方法
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |