KR20090088068A - 웨이퍼 레벨 칩 스케일 패키지의 제조방법 - Google Patents

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KR20090088068A
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Abstract

본 발명은 웨이퍼 레벨 칩 스케일 패키지의 제조 공정을 단순화하여 웨이퍼 레벨 패키지의 제조비용을 절감하고 생산성을 향상하기 위한 것이다.
이를 위해, 본 발명은, (a) 전극 패드를 덮도록 웨이퍼의 상면에 금속층을 형성하는 단계; (b) 상기 금속층의 상면에 식각 보호층을 형성하는 단계; (c) 상기 식각 보호층에 임프린팅 몰드(imprinting mold)를 가압하여 재분배선의 회로패턴을 형성하기 위한 식각 패턴을 형성하는 단계; (d) 상기 식각 보호층의 식각 패턴 및 상기 금속층을 식각하여 재분배선의 회로패턴을 형성하는 단계; (e) 상기 재분배선의 회로패턴을 덮도록 상기 웨이퍼의 상면에 인캡슐레이션층을 형성하는 단계; (f) 상기 인캡슐레이션층에 템플레이트(template)를 가압하여 상기 재분배선의 회로패턴 일부를 노출시키는 단계; (g) 상기 노출된 재분배선의 회로패턴에 지지 포스트(post)를 형성하는 단계; 및 (h) 상기 지지 포스트에 외부 접속 범프를 형성하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 제공한다.
웨이퍼 레벨 칩 스케일 패키지, 웨이퍼, 전극 패드, 금속층, 식각 보호층, 임프린팅 몰드, 재분배선, 인캡슐레이션층, 템플레이트, 지지 포스트, 외부 접속 범프, 식각

Description

웨이퍼 레벨 칩 스케일 패키지의 제조방법{Method for manufacturing wafer level chip scale package}
본 발명은 웨이퍼 칩 스케일 레벨 패키지에 관한 것으로서, 보다 상세하게는 제조 공정을 단순화하여 제조비용을 절감할 수 있고 생산성을 향상할 수 있는 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 관한 것이다.
최근의 전자산업 기술 개발의 주요 추세 중 하나는 소형화와 경량화이다. 이러한 추세속에 반도체 칩 패키지에 있어서도 패키지의 크기를 칩 수준으로 축소하기 위한 이른바 칩 스케일 패키지(chip scale package:CSP)라 불리는 패키징 기술이 계속적으로 개발되고 있으며, 그 중 웨이퍼 상태에서 회로 재배선(redistri -bution)기술 또는 플립 칩 범핑(flip-chip bumping) 기술 등을 수행하여 제조되는 패키지를 흔히 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package:WLCSP)라 한다.
이러한 웨이퍼 레벨 칩 스케일 패키지는 집적회로 공정(wafer processing) 후에 웨이퍼를 절단하지 않고 곧바로 회로 재배선 또는 플립 칩 범프 등의 패턴 형성을 위해 코팅, 노광, 현상 공정을 포함하는 광 식각 공정 및 스퍼터링(sputtering) 공정 등을 거치게 된다.
이하, 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 나타낸 단면도로서, 도 1에 도시된 바와 같이, 종래 웨이퍼 레벨 칩 스케일 패키지는, 상면에 전극 패드(2)를 갖는 웨이퍼(1)와, 상기 웨이퍼(1)의 상면에 형성되고 상기 전극 패드(2)를 노출시키는 절연층(3)과, 상기 절연층(3)의 상면에 형성되고 일단이 상기 전극 패드(2)와 연결되는 재분배층(4)과, 상기 절연층(3)과 상기 재분배층(4)의 상면에 형성되고 상기 재분배층(4)의 타단을 노출시키는 수지층(5)과, 상기 수지층(5)의 상면에 형성되고 상기 재분배층(4)의 타단과 연결되는 접합보조층(6)과, 상기 접합보조층(6)에 형성되는 솔더볼(7)을 포함하여 구성된다.
상기와 같이 구성된 종래 웨이퍼 레벨 칩 스케일 패키지의 제조방법은 다음과 같다.
먼저, 웨이퍼(1)의 상면에 전극 패드(2)를 형성하고, 상기 웨이퍼(1)의 상면에 절연층(3)을 도포한다.
그리고, 상기 절연층(3)을 포토리소그라피 공정을 통해 식각하여 상기 전극 패드(2)가 노출되도록 한다.
그 다음, 상기 절연층(3)의 상면에 금속층을 진공 증착 공정을 통해 도포한 후, 상기 금속층을 포토리소그라피 공정을 통해 식각하여 상기 절연층(3)을 통해 노출된 전극 패드(2)와 연결된 금속 패턴으로 사용되는 재분배층(4)을 형성한다.
그리고, 상기 절연층(3) 및 상기 재분배층(4)의 상면에 수지층(5)을 도포한 후, 상기 수지층(5)을 포토리소그라피 공정을 통해 식각하여 상기 재분배층(4) 중 상기 전극 패드(2)와 연결된 쪽의 반대쪽 일부가 노출되도록 한다.
그 다음, 상기 수지층(5)의 상면에 금속층을 진공 증착 공정을 통해 도포한 후, 상기 금속층을 포토리소그라피 공정을 통해 식각하여 상기 재분배층(4)의 노출된 부위와 연결되고 솔더볼(7)이 형성되는 접합부로 사용되는 접합보조층(6)을 형성한다.
마지막으로, 상기 접합보조층(6)에 리플로우 공정을 통해 솔더볼(7)을 형성하면 종래 웨이퍼 레벨 칩 스케일 패키지의 제작이 완료된다.
그러나, 종래 웨이퍼 레벨 칩 스케일 패키지는 다음과 같은 문제점이 있었다.
종래 웨이퍼 레벨 칩 스케일 패키지는 제조 공정이 복잡하고 제조 시간이 오래 걸려 제조비용이 상승하고 생산성이 저하되는 문제점이 있었다.
즉, 종래 웨이퍼 레벨 칩 스케일 패키지는 상기 전극 패드(2)를 노출시키기 위하여 상기 절연층(3)을 포토리소그라피 공정을 통해 식각하고 재분배층(4)을 형성하기 위해 금속층을 포토리소그라피 공정을 통해 식각하는 공정 이외에, 상기 재분배층(4)을 노출시키기 위하여 수지층(5)을 포토리소그라피 공정을 통해 식각하고 상기 접합보조층(6)을 형성하기 위하여 금속층을 포토리소그라피 공정을 통해 식각 하는 과정이 수행되어야 하기 때문에, 제조 공정이 복잡하고 제조 시간이 오래 걸려 제조비용이 증가함은 물론 생산성이 떨어지는 문제점이 있었다.
그리고, 포토리소그라피 공정을 수행하기 위해서는 한 대당 수십억씩하는 노광 장비 또는 그에 상응하는 얼라이너 노광 장비 등의 고가의 장비가 필요함에 따라 웨이퍼 레벨 칩 스케일 패키지의 제조비용을 더욱 증대시켜 가격 경쟁력이 떨어지는 문제점이 있었다.
특히, 대구경의 웨이퍼에 적용할 경우 이에 사용되는 포토 마스크의 사이즈 역시 증가함에 따라 포토 마스크 비용의 급격한 증가를 초래하는 문제점이 있었다.
따라서, 본 발명은 상술한 종래 기술에서 제기되고 있는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 본 발명의 목적은 제조 공정을 단순화하여 제조비용을 절감할 수 있고 생산성을 향상할 수 있는 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 형태에 의하면, (a) 전극 패드를 덮도록 웨이퍼의 상면에 금속층을 형성하는 단계; (b) 상기 금속층의 상면에 식각 보호층을 형성하는 단계; (c) 상기 식각 보호층에 임프린팅 몰드(imprinting mold)를 가압하여 재분배선의 회로패턴을 형성하기 위한 식각 패턴을 형성하는 단계; (d) 상기 식각 보호층의 식각 패턴 및 상기 금속층을 식각하여 재분배선의 회로패턴을 형성하는 단계; (e) 상기 재분배선의 회로패턴을 덮도록 상기 웨이퍼의 상면에 인캡슐레이션층을 형성하는 단계; (f) 상기 인캡슐레이션층에 템플레이트(template)를 가압하여 상기 재분배선의 회로패턴 일부를 노출시키는 단계; (g) 상기 노출된 재분배선의 회로패턴에 지지 포스트(post)를 형성하는 단계; 및 (h) 상기 지지 포스트에 외부 접속 범프를 형성하는 단계;를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법이 제공된다.
여기서, 상기 식각 보호층 및 상기 인캡슐레이션층은 에폭시와 같은 고분자 물질의 절연 수지로 형성되는 것이 바람직하다.
그리고, 상기 금속층은 스퍼터링(sputtering) 또는 플레이팅(plating) 공법을 통해 형성될 수 있다.
또한, 상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있다.
한편, 상기 식각 보호층에 임프린팅 몰드를 가압하거나 상기 인캡슐레이션층에 템플레이트를 가압할 경우, 상기 식각 보호층 또는 상기 인캡슐레이션층에 열이나 자외선을 제공하여 상기 식각 보호층 또는 상기 인캡슐레이션층을 경화시키는 것이 바람직하다.
상기 임프린팅 몰드는 상기 재분배선의 회로패턴과 대조되는 패턴이 양각형태로 형성될 수 있다.
또한, 상기 템플레이트는 상기 노출 패턴과 대응되는 패턴이 양각형태로 형성될 수 있다.
한편, 상기 금속층과 상기 지지 포스트는 구리와 같은 전도성이 높은 금속인 것이 바람직하다.
이때, 상기 지지 포스트는 전해 도금 공법으로 형성될 수 있다.
한편, 상기 (d) 단계는, 상기 재분배선의 회로패턴 이외에 형성된 식각 패턴을 제거하는 단계; 상기 금속층 중 상기 재분배선의 회로패턴을 제외한 부위를 제거하는 단계; 및 상기 재분배선의 회로패턴에 형성된 식각 패턴을 제거하는 단계를 포함하여 이루어질 수 있다.
이때, 상기 재분배선의 회로패턴 이외에 형성된 식각 패턴을 제거하는 단계는 건식 식각 공법에 의해 수행되고, 상기 금속층 중 상기 재분배선의 회로패턴을 제외한 부위를 제거하는 단계는 금속 식각 공법에 의해 수행되는 것이 바람직하다.
그리고, 상기 (f) 단계는, 상기 인캡슐레이션층에 템플레이트를 가압하여 상기 재분배선의 회로패턴 중 외부로 노출될 노출패턴을 형성하기 위한 식각 패턴을 형성하는 단계; 및 상기 재분배선의 노출패턴에 형성된 식각 패턴을 제거하는 단계를 포함하여 이루어질 수 있다.
이때, 상기 재분배선의 노출패턴에 형성된 식각 패턴을 제거하는 단계는 건식 식각 공법에 의해 수행되는 것이 바람직하다.
한편, 상기 외부 접속 범프는 볼 형태의 솔더 범프로 이루어질 수 있다.
본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 의하면, 복잡한 광 식각 공정 대신 인프린팅 몰드와 템플레이트를 이용하여 물리적으로 재배선층의 회로패턴 및 노출패턴을 형성함에 따라 기존 노광 및 현상 공정을 포함하는 포토리소그라피 공정을 생략하여 불량 발생률을 감소할 수 있고, 제조공정을 단순화하여 제조비용의 절감 및 생산성을 향상할 수 있는 효과가 있다.
이하, 본 발명에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법에 대한 실 시예가 첨부된 도면을 참조하여 보다 상세하게 설명된다.
웨이퍼 레벨 칩 스케일 패키지의 실시예
도 2 내지 도 11을 참조하여 본 발명의 일실시예에 따른 웨이퍼 레벨 칩 스케일 패키지에 대하여 상세하게 설명한다.
도 2 내지 도 11은 본 발명의 일실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 단면도들이다.
본 발명의 일실시예에 따른 웨이퍼 레벨 칩 스케일 패키지는 먼저, 도 2에서와 같이, 웨이퍼(10)의 상면에 형성된 전극 패드(20)를 덮도록 웨이퍼(10)의 상면에 금속층(30)을 형성한다.
이때, 상기 금속층(30)은 스퍼터링(sputtering) 또는 플레이팅(plating) 공법을 통해 형성될 수 있으며, 구리와 같은 전도성이 높은 금속으로 형성되는 것이 바람직하다.
또한, 상기 웨이퍼(10)는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성될 수 있다.
그리고, 상기 금속층(30)의 상면에 식각 보호층(40)을 형성한다.
이때, 상기 식각 보호층(40)은 에폭시와 같은 고분자 물질의 절연 수지로 형성되는 것이 바람직하다.
다음, 도 3에 도시된 바와 같이, 상기 금속층(30)을 패터닝하여 형성되는 재분배선의 회로패턴(31:도 7 참조)과 대조되는 패턴이 양각형태로 형성된 임프린팅 몰드(50)를 상기 웨이퍼(10)의 상부에 구비한다.
그리고, 상기 임프린팅 몰드(50)로 상기 웨이퍼(10)의 상부에 형성된 식각 보호층(40)을 가압하면, 도 4에서와 같이 상기 식각 보호층(40)에 재분배선의 회로패턴(31:도 7 참조)을 형성하기 위한 식각 패턴(41, 42)이 형성된다.
이때, 상기 식각 보호층(40)에 임프린팅 몰드(50)를 가압할 경우, 상기 식각 보호층(40)에 열이나 자외선을 제공하여 상기 식각 보호층(40)을 가압함과 동시에 경화시키는 것이 바람직하다.
다음, 도 5 내지 도 7에 도시된 바와 같이, 상기 재분배선의 회로패턴(31) 이외에 형성된 식각 패턴(41)을 제거하고, 상기 금속층(30) 중 상기 재분배선의 회로패턴(31)을 제외한 부위를 제거하며, 상기 재분배선의 회로패턴(31)에 형성된 식각 패턴(42)을 제거한다.
이때, 상기 재분배선의 회로패턴(31) 이외에 형성된 식각 패턴을 제거하는 공정은 건식 식각 공법에 의해 수행되고, 상기 금속층(30) 중 상기 재분배선의 회로패턴(31)을 제외한 부위를 제거하는 공정은 금속 식각 공법에 의해 수행되는 것이 바람직하다.
다음으로, 도 8에 도시된 바와 같이, 상기 재분배선의 회로패턴(31)을 덮도록 상기 웨이퍼(10)의 상면에 인캡슐레이션층(60)을 형성하고, 상기 인캡슐레이션층(60)의 상부에 템플레이트(70)를 구비한다.
이때, 상기 인캡슐레이션층(60)은 에폭시와 같은 고분자 물질의 절연 수지로 형성되는 것이 바람직하며, 상기 템플레이트(70)는 상기 재분배선의 회로패턴(31) 중 지지 포스트(80:도 10 참조)가 형성되도록 노출되는 노출 패턴(32:도 9 참조)과 대응되는 패턴이 양각형태로 형성될 수 있다.
그리고, 도 9에 도시된 바와 같이, 상기 인캡슐레이션층(60)에 템플레이트(70)를 가압하여 상기 재분배선의 회로패턴(31) 중 외부로 노출될 노출패턴(32)을 형성하기 위한 식각 패턴을 형성한 후, 상기 재분배선의 노출패턴(32)에 형성된 잔류된 식각 패턴(미도시)을 제거한다.
이때, 상기 재분배선의 노출패턴(32)에 잔류된 식각 패턴을 제거하는 공정은 건식 식각 공법에 의해 수행되는 것이 바람직하다.
또한, 상기 인캡슐레이션층(60)에 템플레이트(70)를 가압할 경우, 상기 인캡슐레이션층(60)에 열이나 자외선을 제공하여 상기 인캡슐레이션층(60)을 경화시키는 것이 바람직하다.
다음으로, 도 10에 도시된 바와 같이, 상기 노출된 재분배선의 회로패턴(32:노출패턴)에 지지 포스트(80:post)를 형성한다.
이때, 상기 지지 포스트(80)는 구리와 같은 전도성이 높은 금속인 것이 바람직하며, 전해 도금 공법에 의해 형성될 수 있다.
마지막으로, 도 11에 도시된 바와 같이, 상기 지지 포스트(80)에 외부 접속 범프(90)를 형성하면 본 발명의 일실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제작이 완료된다.
이때, 상기 외부 접속 범프(90)는 볼 형태의 솔더 범프로 이루어질 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 웨이퍼 레벨 칩 스케일 패키지를 개략적으로 나타낸 단면도.
도 2 내지 도 11은 본 발명의 일실시예에 따른 웨이퍼 레벨 칩 스케일 패키지의 제조방법을 순차적으로 설명하기 위한 단면도들로서,
도 2는 전극 패드가 형성된 웨이퍼의 상면에 금속층과 식각 보호층이 형성된 상태를 나타낸 단면도
도 3은 도 2의 웨이퍼의 상부에 임프린팅 몰드가 구비된 상태를 나타낸 단면도
도 4는 도 3의 임프린팅 몰드에 의해 식각 보호층이 가압된 후의 상태를 나타낸 단면도
도 5는 도 4의 재분배선의 회로패턴과 대응되는 영역 이외의 식각 패턴을 건식 식각하는 상태를 나타낸 단면도
도 6은 도 5의 금속층 중 재분배선의 회로패턴을 제외한 부위를 제거한 후의 상태를 나타낸 단면도
도 7은 도 6의 재분배선의 회로패턴에 형성된 식각 패턴을 제거한 상태를 나타낸 단면도
도 8은 도 7의 웨이퍼의 상부에 템플레이트가 구비된 상태를 나타낸 단면도
도 9는 도 8의 템플레이트에 의해 인캡슐레이션층이 가압된 후의 상태를 나타낸 단면도
도 10은 도 9의 재분배선의 노출패턴에 지지 포스트가 형성된 상태를 나타낸 단면도
도 11은 도 10의 지지 포스트에 외부 접속 범프가 형성된 상태를 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 웨이퍼 20: 전극 패드
30: 금속층 31: 재분배선의 회로패턴
32: 재분배선의 노출패턴 40: 식각 보호층
41: 재분배선의 회로패턴과 대응되는 영역 이외의 식각 패턴
42: 재분배선의 회로패턴에 형성된 식각 패턴
50: 인프린팅 몰드 60: 인캡슐레이션층
61: 가압된 인캡슐레이션층 70: 템플레이트
80: 지지 포스트 90: 외부 접속 범프

Claims (14)

  1. (a) 전극 패드를 덮도록 웨이퍼의 상면에 금속층을 형성하는 단계;
    (b) 상기 금속층의 상면에 식각 보호층을 형성하는 단계;
    (c) 상기 식각 보호층에 임프린팅 몰드(imprinting mold)를 가압하여 재분배선의 회로패턴을 형성하기 위한 식각 패턴을 형성하는 단계;
    (d) 상기 식각 보호층의 식각 패턴 및 상기 금속층을 식각하여 재분배선의 회로패턴을 형성하는 단계;
    (e) 상기 재분배선의 회로패턴을 덮도록 상기 웨이퍼의 상면에 인캡슐레이션층을 형성하는 단계;
    (f) 상기 인캡슐레이션층에 템플레이트(template)를 가압하여 상기 재분배선의 회로패턴 일부를 노출시키는 단계;
    (g) 상기 노출된 재분배선의 회로패턴에 지지 포스트(post)를 형성하는 단계; 및
    (h) 상기 지지 포스트에 외부 접속 범프를 형성하는 단계;
    를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 식각 보호층 및 상기 인캡슐레이션층은 에폭시와 같은 고분자 물질의 절연 수지로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  3. 제1항에 있어서,
    상기 금속층은 스퍼터링(sputtering) 또는 플레이팅(plating) 공법을 통해 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  4. 제1항에 있어서,
    상기 웨이퍼는 실리콘, 석영, 유리, 사파이어, LiTa03, LiNb03, GaN 중 어느 하나의 재질로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  5. 제1항에 있어서,
    상기 식각 보호층에 임프린팅 몰드를 가압하거나 상기 인캡슐레이션층에 템플레이트를 가압할 경우, 상기 식각 보호층 또는 상기 인캡슐레이션층에 열이나 자외선을 제공하여 상기 식각 보호층 또는 상기 인캡슐레이션층을 경화시키는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  6. 제1항에 있어서,
    상기 임프린팅 몰드는 상기 재분배선의 회로패턴과 대조되는 패턴이 양각형태로 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  7. 제1항에 있어서,
    상기 템플레이트는 상기 노출 패턴과 대응되는 패턴이 양각형태로 형성된 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  8. 제1항에 있어서,
    상기 금속층과 상기 지지 포스트는 구리와 같은 전도성이 높은 금속인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  9. 제1항 또는 제8항에 있어서,
    상기 지지 포스트는 전해 도금 공법으로 형성되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  10. 제1항에 있어서,
    상기 (d) 단계는,
    상기 재분배선의 회로패턴 이외에 형성된 식각 패턴을 제거하는 단계;
    상기 금속층 중 상기 재분배선의 회로패턴을 제외한 부위를 제거하는 단계; 및
    상기 재분배선의 회로패턴에 형성된 식각 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 재분배선의 회로패턴 이외에 형성된 식각 패턴을 제거하는 단계는 건식 식각 공법에 의해 수행되고, 상기 금속층 중 상기 재분배선의 회로패턴을 제외한 부위를 제거하는 단계는 금속 식각 공법에 의해 수행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  12. 제1항에 있어서,
    상기 (f) 단계는,
    상기 인캡슐레이션층에 템플레이트를 가압하여 상기 재분배선의 회로패턴 중 외부로 노출될 노출패턴을 형성하기 위한 식각 패턴을 형성하는 단계; 및
    상기 재분배선의 노출패턴에 형성된 식각 패턴을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 재분배선의 노출패턴에 형성된 식각 패턴을 제거하는 단계는 건식 식각 공법에 의해 수행되는 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
  14. 제1항에 있어서,
    상기 외부 접속 범프는 볼 형태의 솔더 범프인 것을 특징으로 하는 웨이퍼 레벨 칩 스케일 패키지의 제조방법.
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