KR20220060915A - 오버레이 측정용 tsv 키, 및 그 tsv 키를 포함한 반도체 소자 및 반도체 패키지 - Google Patents

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KR20220060915A
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ring
substrate
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오세일
김은지
박광욱
유지학
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Abstract

본 발명의 기술적 사상은 TSV의 오버레이를 정확하게 측정할 수 있는 오버레이 측정용 TSV 키, 및 그 TSV 키를 포함한 반도체 소자를 제공한다. 그 오버레이 측정용 TSV 키는 기판의 상면에 수직한 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV; 및 상기 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴;를 포함하고, 상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이(Overlay)의 측정에 이용된다.

Description

오버레이 측정용 TSV 키, 및 그 TSV 키를 포함한 반도체 소자 및 반도체 패키지{TSV(Through Silicon Via) key for measuring overlay, and semiconductor device and semiconductor package comprising the TSV key}
본 발명의 기술적 사상은 오버레이 측정용 키, 및 그 키를 포함하는 반도체 소자에 관한 것으로, 특히, TSV의 오버레이를 측정하기 위한 오버레이 측정용 TSV 키, 및 그 TSV 키를 포함한 반도체 소자에 관한 것이다.
통상의 오버레(overlay)이 측정은, 웨이퍼 상면 상에 미리 준비된 오버레이 측정용 키를 측정하여, 상부층의 패턴과 하부층의 패턴 간의 오버레이 정도, 또는 미스얼라인(misalign) 정도를 검출하는 것을 의미한다. 예컨대, 미스얼라인 정도는 하부층 패턴과 동시에 미리 형성된 외부 박스(outer box)를 기준으로 하여 상부층 패턴과 동시에 형성되는 내부 박스(inner box)가 상,하 또는 좌,우 방향으로 떨어진 거리의 차이를 측정하여 얻어질 수 있다. 한편, 최근에 반도체 패키지에 TSV(Through Silicon Via)를 포함한 반도체 소자가 많이 이용되고 있는데, 이러한 반도체 소자에서 TSV와 하부층 사이에 오버레이 측정이 수행될 수 있다.
본 발명의 기술적 사상은, TSV의 오버레이를 정확하게 측정할 수 있는 오버레이 측정용 TSV 키, 및 그 TSV 키를 포함한 반도체 소자를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은, 기판의 상면에 수직한 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV; 및 상기 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴;을 포함하고, 상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이(Overlay)의 측정에 이용되는, 오버레이 측정용 TSV 키를 제공한다.
또한, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판; 상기 기판 내에 형성된 집적 회로층; 상기 집적 회로층 상에 형성된 다중 배선층; 상기 기판의 상면에 수직한 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV와 상기 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴을 구비한 오버레이 측정용 TSV 키; 및 상기 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 복수의 제2 TSV;를 포함하고, 상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 반도체 소자를 제공한다.
더 나아가, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 패키지 기판; 및 상기 패키지 기판 상에 적층된 적어도 하나의 반도체 칩;을 포함하고, 상기 적어도 하나의 반도체 칩은, 반도체 기판; 상기 반도체 기판 내에 형성된 집적 회로층; 상기 집적 회로층 상에 형성된 다중 배선층; 상기 반도체 기판의 상면에 수직한 제1 방향으로 상기 반도체 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV와 상기 반도체 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴을 구비한 오버레이 측정용 TSV 키; 및 상기 제1 방향으로 상기 반도체 기판의 적어도 일부분을 관통하여 연장하는 복수의 제2 TSV;를 포함하며, 상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 반도체 패키지를 제공한다.
한편, 본 발명의 기술적 사상은, 상기 과제를 해결하기 위하여, 기판 상에 형성된 제1 TSV; 및 상기 기판 상에 형성되고, 상기 제1 TSV로부터 이격되며 상기 제1 TSV를 둘러싸는 형태를 갖는 적어도 하나의 링 패턴;을 포함하고, 상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 오버레이 측정용 TSV 키를 제공한다.
본 발명의 기술적 사상에 의한 오버레이 측정용 TSV 키는, 제1 TSV와, 제1 TSV로부터 소정 거리만큼 이격되어 제1 TSV를 둘러싸는 제1 링 패턴을 포함하고, 오버레이 측정에서, 제1 TSV가 내측 계측 포인트로, 그리고 제1 링 패턴이 외측 계측 포인트로 측정되도록 함으로써, 직경 7㎛ 미만의 제1 TSV의 사이즈에도 불구하고, 제1 TSV의 오버레이를 정확하게 측정할 수 있다. 또한, 제1 TSV의 오버레이 측정 결과에 기초하여, 실질적으로 동일한 구조로 형성된 동작 TSV인 제2 TSV의 오버레이를 정확하게 판단할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키에 대한 평면도들, 및 단면도이다.
도 2a 내지 도 2d는 BIB 오버레이 키, 및 다양한 사이즈의 TSV를 포함한 셀 패턴에 대한 사진들이다.
도 3은 BIB 오버레이 키 대비하여 다양한 사이즈의 TSV를 포함한 셀 패턴에서 TSV 오버레이 측정의 열화 정도를 설명하기 위한 그래프이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키에 대한 평면도들, 및 단면도들이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키를 포함한 반도체 소자에 대한 평면도, 및 일부 단면도이다.
도 15는 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키를 포함한 반도체 패키지에 대한 단면도이다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키를 포함한 반도체 패키지에 대한 사시도, 및 단면도이다.
도 17은 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키를 포함한 반도체 패키지에 대한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 오버레이 측정용 TSV 키에 대한 평면도들, 및 단면도로서, 도 1b는 도 1a의 I-I' 부분을 절단하여 보여주는 단면도이고, 도 1c는 도 1a에서 내부 계측 포인트와 외부 계측 포인트를 표시한 평면도이다. 한편, 도 1a 및 도 1c는 편의상 층간 절연층이 생략된 모습을 보여주고 있고, 이하의 다른 평면도들의 경우도 마찬가지이다.
도 1a 내지 도 1c를 참조하면, 본 실시예의 오버레이 측정용 TSV 키(OTK1, 이하 간단히 'TSV 키'라 한다)는 제1 TSV(110), 내측 링 패턴(120), 및 외측 링 패턴(130)을 포함할 수 있다.
제1 TSV(110)는, 기판(101)의 상면에 평행한 수평 단면의 형태가 원형일 수 있다. 여기서, 수평 단면은 제1 방향(x 방향)과 제2 방향(y 방향)에 의해 정의된 평면(x-y 평면)에 해당할 수 있다. 그러나 제1 TSV(110)의 수평 단면의 형태가 원형에 한정되는 것은 아니다. 예컨대, 제1 TSV(110)의 수평 단면의 형태는 타원형 또는 다각형일 수도 있다.
제1 TSV(110)의 수평 단면은 제1 직경(D1)을 가지며, 제1 직경(D1)은 7㎛ 미만일 수 있다. 예컨대, 본 실시예의 TSV 키(OTK1)에서, 제1 TSV(110)의 수평 단면은 5㎛ 또는 4㎛ 정도의 제1 직경(D1)을 가질 수 있다. 물론, 제1 TSV(110)의 수평 단면의 제1 직경(D1)이 상기 수치들에 한정되는 것은 아니다. 한편, 제1 TSV(110)의 수평 단면의 형태가 원형이 아닌 경우, 제1 TSV(110)의 수평 단면의 사이즈는, 단축, 단변, 대각선, 넓이 등과 같이 다른 개념으로 정의될 수 있다. 덧붙여, 제1 TSV(110)가 기판(101)의 어느 한쪽 면에 다른 한쪽 면으로 식각을 통해 파는 형태로 형성됨에 따라, 실시예에 따라, 제1 TSV(110)의 상부쪽과 하부쪽의 직경이 서로 약간 다를 수 있다.
제1 TSV(110)는, 도 1b에 도시된 바와 같이, x-y 평면에 수직하는 제3 방향(z 방향)으로 연장하여, 기판(101)의 적어도 일부를 관통할 수 있다. 또한, 제1 TSV(110)는, 기판(101) 상의 층간 절연층(160) 부분을 관통하여 연장할 수도 있다. 그에 따라, 제1 TSV(110)의 상면은 층간 절연층(160)의 상면과 동일 평면을 이룰 수 있다. 예컨대, 제1 TSV(110)와 층간 절연층(160)의 상면의 높이는 제2 높이(H2)로서 실질적으로 동일할 수 있다. 한편, 제1 TSV(110)는 다중 배선층(도 14b의 170 참조)의 어느 하나의 배선(도 14b의 174 참조), 예컨대, M1 배선에 연결될 수 있다. 실시예에 따라, 제1 TSV(110)는 다중 배선층(170)을 관통할 수도 있다.
본 실시예의 TSV 키(OTK1)에서, 제1 TSV(110)는, 반도체 소자에서 관통 전극으로 실제로 동작하는 제2 TSV(도 15의 110a 등 참조)가 형성될 때, 함께 형성될 수 있다. 그에 따라, 제1 TSV(110)는 제2 TSV(110a)와 실질적으로 동일한 구조를 가질 수 있고, 또한, 동일한 재질로 형성될 수 있다. 구체적으로, 제1 TSV(110)는 3차원적으로 기둥 형상을 가지며, 외곽 표면의 배리어막과 내부의 매립 도전층을 포함할 수 있다. 배리어막은 Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 및 NiB 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 매립 도전층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 물론, 배리어막과 매립 도전층의 재질이 전술한 물질들에 한정되는 것은 아니다. 한편, 제1 TSV(110)와 기판(101) 사이, 또는 제1 TSV(110)와 층간 절연층(160) 사이에는 비아 절연층이 개재될 수 있다. 비아 절연층은, 예컨대, 산화막, 질화막, 탄화막, 폴리머막 또는 이들의 조합으로 이루어질 수 있다.
내측 링 패턴(120)은 기판(101) 상에 형성될 수 있다. 도 1a에 도시된 바와 같이, 내측 링 패턴(120)은 제1 TSV(110)를 둘러싸는 링 형태를 가질 수 있다. 본 실시예의 TSV 키(OTK1)에서, 내측 링 패턴(120)은 직사각형 링 형태를 가질 수 있다. 그러나 내측 링 패턴(120)의 형태가 직사각형 링 형태에 한정되는 것은 아니다. 예컨대, 내측 링 패턴(120)은 원형 링, 타원형 링, 다각형 링 등 다양한 형태를 가질 수 있다.
내측 링 패턴(120)은 제1 TSV(110)으로부터 수평 방향으로 이격되어 배치될 수 있다. 예컨대, 내측 링 패턴(120)은 제1 방향(x 방향) 또는 제2 방향(y 방향)으로 제1 TSV(110)으로부터 제1 간격(S1)만큼 이격되어 배치될 수 있다. 제1 간격(S1)은 2㎛ 이상일 수 있다. 본 실시예의 TSV 키(OTK1)에서, 제1 간격(S1)은, 예컨대, 2.175㎛ 정도일 수 있다. 물론, 내측 링 패턴(120)이 제1 TSV(110)으로부터 이격된 간격이 상기 수치들에 한정되는 것은 아니다. 한편, 내측 링 패턴(120)은 2㎛ 이상의 제1 폭(W1)을 가질 수 있다. 본 실시예의 TSV 키(OTK1)에서, 제1 폭(W1)은, 예컨대, 2.170㎛ 정도일 수 있다. 그러나 내측 링 패턴(120)의 제1 폭(W1)이 그에 한정되는 것은 아니다.
내측 링 패턴(120)은 기판(101) 내에 매립된 구조로 형성될 수 있다. 내측 링 패턴(120)의 상면과 기판(101)의 상면은 실질적으로 동일할 수 있다. 그에 따라, 내측 링 패턴(120)과 기판(101)의 상면의 높이는 기저 높이(H0)로 실질적으로 동일할 수 있다. 물론, 내측 링 패턴(120)의 형태가 매립 구조에 한정되는 것은 아니다. 예컨대, 내측 링 패턴(120)은 기판(101) 상에 돌출된 구조로 형성될 수도 있다.
내측 링 패턴(120)은, 예컨대, 실리콘산화막(SiO2)와 같은 산화막으로 형성될 수 있다. 물론, 내측 링 패턴(120)의 재질이 산화막에 한정되는 것은 아니다. 예컨대, 내측 링 패턴(120)은 질화막, 탄화막, 폴리머막 등의 절연층으로 형성될 수도 있다.
한편, 기판(101)은, 예컨대, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함할 수 있다. 또한, 기판(101)은 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 기판(101)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 예컨대, 기판(101)은 BOX층(Buried Oxide Layer)을 포함할 수 있다. 기판(101)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 기판(101)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다.
내측 링 패턴(120)은 일종의 소자분리 구조에 해당할 수 있다. 따라서, 내측 링 패턴(120)은 소자분리 구조가 형성될 때 함께 형성될 수 있고, 또한, 소자분리 구조와 동일한 재질로 형성될 수 있다. 그러나 실시예에 따라, 내측 링 패턴(120)은 소자분리 구조와 별개로 형성될 수 있다. 그러한 경우, 내측 링 패턴(120)은 소자분리 구조와 다른 재질로 형성될 수 있다.
외측 링 패턴(130)은 기판(101) 상에 형성될 수 있다. 도 1a에 도시된 바와 같이, 외측 링 패턴(130)은 내측 링 패턴(120)을 둘러싸는 링 형태를 가지며, 또한, 내측 링 패턴(120)의 외곽 측면에 접하여 배치될 수 있다. 그에 따라, 외측 링 패턴(130)은 내측 링 패턴(120)과 유사한 직사각형 링 형태를 가질 수 있다. 물론, 외측 링 패턴(130)의 형태가 직사각형 링 형태에 한정되는 것은 아니다. 예컨대, 외측 링 패턴(130)은 원형 링, 타원형 링, 다각형 링 등 다양한 형태를 가질 수 있다. 본 실시예의 TSV 키(OTK1)에서, 외측 링 패턴(130)은 1㎛ 내외의 제2 폭(W2)을 가질 수 있다. 그러나 외측 링 패턴(130)의 제2 폭(W2)이 상기 수치에 한정되는 것은 아니다.
외측 링 패턴(130)은 기판(101) 상에 돌출된 구조로 형성될 수 있다. 그에 따라, 외측 링 패턴(130)의 상면은 제1 높이(H1)를 가지며, 기판(101)의 상면의 기저 높이(H0)보다 높을 수 있다. 물론, 외측 링 패턴(130)의 형태가 돌출 구조에 한정되는 것은 아니다. 예컨대, 외측 링 패턴(130)은 내측 링 패턴(120)과 유사하게 기판(101) 내에 매립된 구조로 형성될 수 있다. 외측 링 패턴(130)은, 예컨대, 폴리실리콘막으로 형성될 수 있다. 물론, 외측 링 패턴(130)의 재질이 폴리실리콘막에 한정되는 것은 아니다. 실시예에 따라, 외측 링 패턴(130)은 폴리실리콘 다중막으로 형성되거나, 폴리실리콘막과 절연막의 다중막으로 형성될 수도 있다. 여기서, 절연막은 산화막, 질화막, 산질화막, 또는 그들의 복합막일 수 있다.
내측 링 패턴(120)과 외측 링 패턴(130)은 오버레이 측정을 위한 제1 링 패턴(RP1)을 구성할 수 있다. 한편, 도 1c를 통해 알 수 있듯이, 본 실시예의 TSV 키(OTK1)에서, 제1 TSV(110)의 외곽 부분이 내측 계측 포인트(IMP)가 되고 제1 링 패턴(RP1) 부분이 외측 계측 포인트(OMP)가 될 수 있다. 좀더 구체적으로 설명하면, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 내측 링 패턴(120)의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(OMP)에 해당할 수 있다. 본 실시예의 TSV 키(OTK1)에서, 오버레이 측정은, 기존에 오버레이 키에 해당하는 외부 박스 마크와 내부 박스 마크를 이용한 BIB(Box in Box) 키 패턴 측정법과 동일한 원리로 이루어질 수 있다. 예컨대, 내측 계측 포인트(IMP) 부분이 내부 박스 마크에 대응하고, 외측 계측 포인트(OMP) 부분이 외부 박스 마크에 대응할 수 있다. 또한, 내측 계측 포인트(IMP)와 외측 계측 포인트(OMP) 각각은, 오버레이 측정의 측면에서, 인테서티가 가장 높은 부분이고, 또한, 서로 잘 구별될 수 있는 부분에 해당할 수 있다. 따라서, 본 실시예의 TSV 키(OTK1)에서, 내측 계측 포인트(IMP)와 외측 계측 포인트(OMP)를 측정함으로써, 제1 TSV(110)의 오버레이를 측정할 수 있다. 또한, 제1 TSV(110)의 오버레이에 기초하여 실제로 동작하는 제2 TSV들(110a)의 오버레이를 정확하게 판단할 수 있다.
한편, 제1 링 패턴(RP1)에서 오버레이 측정에 이용하는 부분은 내측 링 패턴(120)일 수 있다. 외측 링 패턴(130)은 오버레이 측정의 목적보다는, 오버레이 측정에서 노이즈 신호 방지를 위해 형성될 수 있다. 그에 따라, 실시예에 따라, 외측 링 패턴(130)은 생략될 수도 있다.
본 실시예의 TSV 키(OTK1)에서, 외측 링 패턴(130) 부분을 함께 포함시키고, 제1 직경(D1)을 4㎛, 제1 간격(S1)을 2.175㎛, 제1 폭(W1)을 2.175㎛, 그리고 제2 폭(W2)을 1㎛한다고 할 때, TSV 키(OTK1)의 전체 사이즈(TKS)는 14.69㎛ 정도일 수 있다. 한편, 외측 링 패턴(130) 부분을 제외시키는 경우, TSV 키(OTK1)의 더미 제외 사이즈(DES)는 12.69㎛ 정도일 수 있다. 또한, 내측 링 패턴(120) 안쪽에 제1 TSV(110)를 둘러싼 액티브층의 사이즈(ACTS)는 8.35㎛ 정도일 수 있다. 여기서, 액티브층은 기판(101)의 실리콘층에서 불순물이 도핑된 실리콘층을 의미할 수 있다. 물론, TSV 키(OTK1)의 전체 사이즈(TKS), TSV 키(OTK1)의 더미 제외 사이즈(DES), 및 액티브층의 사이즈(ACTS)가 상기 수치들에 한정되는 것은 아니다.
본 실시예의 TSV 키(OTK1)는, 제1 TSV(110)와 제1 링 패턴(RP1)을 포함함으로써, 제1 TSV(110)의 사이즈가 미세한 경우에도, 제1 TSV(110)의 오버레이를 정확하게 측정할 수 있도록 한다. 예컨대, 제1 TSV(110)의 직경이 7㎛ 미만인 경우에도, 제1 TSV(110)와 제1 링 패턴(RP1)을 이용하여 제1 TSV(110)의 오버레이를 정확하게 측정할 수 있고, 그에 따라, 실제 동작 TSV인 제2 TSV(110a)의 오버레이를 정확하게 판단할 수 있다.
참고로, 기존의 반도체 소자에서, TSV의 오버레이의 측정은 실제 동작에 이용되는 TSV와 하부층의 패턴과의 거리, 즉 TSV와 하부층 패턴 사이의 액티브층의 폭을 측정하는 식으로 수행되었다. 그러나 TSV의 사이즈가 감소함에 따라, 액티브층 폭이 작아서 TSV와 하부층 패턴 사이의 거리를 계측 장비로 측정하기 어렵고, 또한, 측정하더라도 많은 에러가 발생하고 있다. TSV 사이즈 감소에 따른 오버레이 측정 열화에 대해서는 도 2a 내지 도 3의 설명 부분에서 좀더 상세히 설명한다.
본 실시예의 TSV 키(OTK1)는, 제1 TSV(110)와, 제1 TSV(110)로부터 소정 거리, 예컨대, 제1 간격(S1)을 가지고 이격되어 제1 TSV(110)를 둘러싸는 제1 링 패턴(RP1)을 포함하고, 오버레이 측정에서, 제1 TSV(110)가 내측 계측 포인트로, 그리고 제1 링 패턴(PR1)이 외측 계측 포인트로 측정되도록 함으로써, 미세한 제1 TSV(110)의 사이즈, 예컨대, 직경 7㎛ 미만의 제1 TSV(110)의 사이즈에도 불구하고, 제1 TSV(110)의 오버레이를 정밀하게 측정할 수 있다. 또한, 제1 TSV의 오버레이 측정 결과에 기초하여, 실질적으로 동일한 구조로 형성된 동작 TSV인 제2 TSV의 오버레이를 정확하게 판단할 수 있다.
도 2a 내지 도 2d는 BIB 오버레이 키, 및 다양한 사이즈의 TSV를 포함한 셀 패턴에 대한 사진들로서, 도 2a는 일반적인 BIB 오버레이 키에 대한 사진이고, 도 2b 내지 도 2d는 각각 7㎛, 5㎛, 및 4㎛ 직경의 TSV를 포함하는 셀 패턴에 대한 사진이다. 도 3은 BIB 오버레이 키 대비하여 다양한 사이즈의 TSV를 포함한 셀 패턴에서 TSV 오버레이 측정의 열화 정도를 보여주는 그래프로서, x축은 BIB 오버레이 키, 및 해당 사이즈의 TSV을 나타내고, y축은 키 전체 사이즈를 나타내며 단위는 ㎛일 수 있다.
도 2a 내지 도 3을 참조하면, 일반적인 패턴 층의 경우, 스크라이브 레인(S/L)에 오버레이 키를 형성하여 오버레이 포토 진행 후 정상적으로 얼라인이 확인된 경우, 후속 랏(lot)으로 피드백하여 타겟 공정이 진행될 수 있다. 그러나 TSV의 경우, S/L에 오버레이 키 패턴의 생성이 불가하여 실제 사용하는 TSV를 측정하여 오버레이를 측정하고 있으나, TSV의 사이즈가 미세해짐에 따라, 하부 층의 패턴과 TSV와의 간격이 적어서 정상적인 얼라인 측정이 어려워지고 있다.
좀더 구체적으로 설명하면, 도 2a의 BIB 오버레이 키의 전체 사이즈는 16.6㎛ * 16.6㎛ 정도일 수 있다. 여기서, BIB 오버레이 키의 전체 사이즈는 외부 박스의 사이즈로 정의될 수 있다. 한편, 도 2b 내지 도 2d의 7㎛, 5㎛, 및 4㎛ 직경의 TSV를 포함하는 셀 패턴에서, TSV 오버레이 측정에 이용될 수 있는 주변 패턴(이하, 'TSV 주변 패턴'이라 한다)의 전체 사이즈는 각각 15.8㎛ * 15.8㎛, 9㎛ * 9㎛, 및 6.3㎛ * 6.3㎛ 정도일 수 있다. 여기서, TSV 주변 패턴의 전체 사이즈는 최외곽 부분에 구별이 가능한 직사각형의 사이즈로 정의될 수 있다.
도 2b 및 도 3의 그래프를 통해 알 수 있듯이, 7㎛ 직경의 TSV를 포함하는 셀 패턴의 경우, TSV 주변 패턴의 전체 사이즈가 BIB 오버레이 키와 유사한 사이즈를 가지며, 또한, TSV와 외곽의 직사각형들이 선명하게 구별될 수 있다. 따라서, TSV 주변 패턴을 이용하여 BIB 오버레이 키와 유사하게 오버레이 측정이 가능할 수 있다. 그에 반해, 도 2c, 도 2d, 및 도 3의 그래프를 통해 알 수 있듯이, 5㎛와 4㎛ 직경의 TSV를 포함하는 셀 패턴의 경우, BIB 오버레이 키 사이즈에 대비하여, TSV 주변 패턴은 46.8%, 62.1%만큼 사이즈가 감소하고, 또한, TSV와 외곽의 직사각형들이 선명하게 구별되지 않는다. 따라서, 5㎛와 4㎛ 직경의 TSV를 포함하는 셀 패턴의 경우, TSV 주변 패턴을 이용하여 오버레이 측정이 불가능하거나, 또는 측정이 가능하더라도 에러를 포함할 가능성이 크다.
그에 따라, 동작 TSV인 제2 TSV(110a)의 사이즈가 작은 경우, 예컨대, 제2 TSV(110a)의 사이즈가 7㎛ 미안인 경우, TSV의 오버레이 측정을 위해, 제2 TSV(110a)와는 별도로 제1 TSV(110)를 포함한 본 실시예의 TSV 키(OTK1)가 반도체 소자 칩 내에 의도적으로 형성될 수 있다. 또한, 본 실시예의 TSV 키(OTK1)는 반도체 소자 칩의 다양한 위치에 배치될 수 있다. TSV 키(OTK1)의 반도체 소자 칩 내의 배치 위치에 대해서는 도 14a 및 도 14b의 설명 부분에서 좀더 상세히 설명한다.
도 4a 내지 도 13은 본 발명의 일 실시예에 따른 TSV 키에 대한 평면도들, 및 단면도들이다. 도 4b, 도 5b, 도 6b, 도 7b, 및 도 12b는 각각 도 4a의 Ⅱ-Ⅱ' 부분을, 도 5a의 Ⅲ-Ⅲ' 부분을, 도 6a의 Ⅳ-Ⅳ' 부분을, 도 7a의 Ⅴ-Ⅴ' 부분을, 그리고 도 12a의 Ⅵ-Ⅵ' 부분을 절단하여 보여주는 단면도들이다. 도 1a 내지 도 3의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 및 도 4b를 참조하면, 본 실시예의 TSV 키(OTK2)는, 외측 링 패턴(130, 150)의 구조에서, 도 1a의 TSV 키(OTK1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK2)는, 제1 TSV(110), 내측 링 패턴(120), 및 외측 링 패턴(130, 150)을 포함할 수 있다. 외측 링 패턴(130, 150)는 하부 외측 링 패턴(130)과 상부 외측 링 패턴(150)을 포함할 수 있다. 하부 외측 링 패턴(130)은 도 1a의 TSV 키(OTK1)의 외측 링 패턴(130)과 실질적으로 동일할 수 있다. 그에 따라, 하부 외측 링 패턴(130)은 폴리실리콘막으로 형성될 수 있다. 물론, 하부 외측 링 패턴(130)의 재질이 폴리실리콘막에 한정되는 것은 아니다.
상부 외측 링 패턴(150)은 하부 외측 링 패턴(130) 상에 형성되고, 도 4b에 도시된 바와 같이, 제3 방향(z 방향)으로 층간 절연층(160)을 관통하여 연장할 수 있다. 상부 외측 링 패턴(150)의 상면은 층간 절연층(160)으로부터 노출될 수 있다. 도 4a에 도시된 바와 같이, 상부 외측 링 패턴(150)이 3겹의 라인 형태를 가지지만, 상부 외측 링 패턴(150)의 형태가 그에 한정되는 것은 아니다. 예컨대, 상부 외측 링 패턴(150)은 1겹의 라인 형태를 가질 수도 있다. 상부 외측 링 패턴(150)은 메탈, 예컨대, 텅스텐(W)으로 형성될 수 있다. 그러나 상부 외측 링 패턴(130)의 재질이 W에 한정되는 것은 아니다.
내측 링 패턴(120)과 외측 링 패턴(130, 150)은 제2 링 패턴(RP2)를 구성할 수 있다. 도 1a의 TSV 키(OTK1)에서와 유사하게, 제1 TSV(110)가 내측 계측 포인트(IMP)가 되고, 제2 링 패턴(RP2)에서 내측 링 패턴(120)이 외측 계측 포인트(OMP)가 될 수 있다. 또한, 외측 링 패턴(130, 150)은 노이즈 신호를 방지하는 기능을 하며, 실시예에 따라, 외측 링 패턴(130, 150)은 생략될 수 있다.
도 5a 및 도 5b를 참조하면, 본 실시예의 TSV 키(OTK3)는, 제3 링 패턴(RP3)의 구조에서, 도 1a의 TSV 키(OTK1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK3)는, 제1 TSV(110), 및 제3 링 패턴(RP3)을 포함할 수 있다. 제3 링 패턴(RP3)은 내측 링 패턴과 및 외측 링 패턴의 구별없이 하나의 링 패턴으로 형성될 수 있다.
제3 링 패턴(RP3)은 제1 TSV(110)으로부터 제1 간격(S1)만큼 이격되어 배치되고, 직사각형 링 형태를 가질 수 있다. 제1 간격(S1)은, 예컨대, 2㎛ 이상일 수 있다. 또한, 제3 링 패턴(RP3)은 제3 폭(W3)을 가질 수 있다. 본 실시예의 TSV 키(OTK3)에서, 예컨대, 제1 간격(S1)과 제3 폭(W3)은, 각각 2.175㎛일 수 있다. 그러나 제1 간격(S1)과 제3 폭(W3)이 상기 수치에 한정되는 것은 아니다.
제3 링 패턴(RP3)은 하부 제3 링 패턴(120a)와 상부 제3 링 패턴(130a)을 포함할 수 있다. 하부 제3 링 패턴(120a)은 기판(101) 내에 매립된 구조를 가질 수 있다. 하부 제3 링 패턴(120a)은, 예컨대, 산화막으로 형성될 수 있다. 그러나 하부 제3 링 패턴(120a)의 구조 및 재질이 전술한 매립 구조와 산화막에 한정되는 것은 아니다. 상부 제3 링 패턴(130a)은 기판(101) 상에 돌출된 구조를 가질 수 있다. 상부 제3 링 패턴(130a)은, 예컨대, 폴리실리콘막으로 형성될 수 있다. 물론, 상부 제3 링 패턴(130a)의 구조 및 재질이 전술한 돌출 구조와 폴리실리콘막에 한정되는 것은 아니다. 한편, 실시예에 따라, 제3 링 패턴(RP3)은 3중층 이상의 링 패턴을 포함할 수도 있다.
본 실시예의 TSV 키(OTK3)에서, 제1 TSV(110)이 내측 계측 포인트(IMP)가 되고, 제3 링 패턴(RP3)이 외측 계측 포인트(OMP1)가 될 수 있다. 구체적으로, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 제3 링 패턴(RP3)의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(0MP1)에 해당할 수 있다. 또한, 제3 링 패턴(RP3)이 하나의 링 패턴으로 형성되고, 외측 계측 포인트(OMP1)로 기능하므로, 제3 링 패턴(RP3)은 기능적으로 도 1a의 TSV 키(OTK1)의 내측 링 패턴(120)에 대응하며, TSV 키(OTK3)는 도 1a의 TSV 키(OTK1)의 외측 링 패턴(130)에 대응하는 부분은 포함하지 않을 수 있다. 그에 따라, 본 실시예의 TSV 키(OTK3)에서, TSV 키(OTK3)의 전체 사이즈(TKS1)와 TSV 키(OTK3)의 더미 제외 사이즈(DES1)는 12.69㎛로 실질적으로 동일할 수 있다. 물론, TSV 키(OTK3)의 전체 사이즈(TKS1)와 TSV 키(OTK3)의 더미 제외 사이즈(DES1)가 상기 수치에 한정되는 것은 아니다.
도 6a 및 도 6b를 참조하면, 본 실시예의 TSV 키(OTK4)는, 제4 링 패턴(RP4)의 구조에서, 도 1a의 TSV 키(OTK1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK4)는, 제1 TSV(110), 및 제4 링 패턴(RP4)을 포함할 수 있다. 제4 링 패턴(RP4)은 내측 링 패턴과 및 외측 링 패턴의 구별없이 하나의 링 패턴으로 형성될 수 있다.
제4 링 패턴(RP4)은 제1 TSV(110)으로부터 제2 간격(S2)만큼 이격되어 배치되고, 직사각형 링 형태를 가질 수 있다. 제2 간격(S2)은, 예컨대, 4㎛ 이상일 수 있다. 또한, 제4 링 패턴(RP4)은 제2 폭(W2)을 가질 수 있다. 본 실시예의 TSV 키(OTK4)에서, 예컨대, 제2 간격(S2)은 4.345㎛이고, 제2 폭(W2)은 1㎛일 수 있다. 그러나 제2 간격(S2)과 제2 폭(W2)이 상기 수치에 한정되는 것은 아니다.
제4 링 패턴(RP4)은 단일층으로 형성되고, 기판(101) 상에 돌출된 구조를 가질 수 있다. 제4 링 패턴(RP4)은, 예컨대, 폴리실리콘막으로 형성될 수 있다. 물론, 제4 링 패턴(RP4)의 구조 및 재질이 전술한 돌출 구조와 폴리실리콘막에 한정되는 것은 아니다.
본 실시예의 TSV 키(OTK4)에서, 제1 TSV(110)이 내측 계측 포인트(IMP)가 되고, 제4 링 패턴(RP4)이 외측 계측 포인트(OMP2)가 될 수 있다. 구체적으로, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 제4 링 패턴(RP4)의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(0MP2)에 해당할 수 있다. 다만, 제4 링 패턴(RP4)의 폭이 좁으므로 제4 링 패턴(RP4) 전체가 외측 계측 포인트(OMP2)에 해당한다고 봐도 무방할 수 있다.
본 실시예의 TSV 키(OTK4)에서도, 제4 링 패턴(RP4)이 기능적으로 도 1a의 TSV 키(OTK1)의 내측 링 패턴(120)에 대응하며, 도 1a의 TSV 키(OTK1)의 외측 링 패턴(130)에 대응하는 부분은 포함하지 않을 수 있다. 그에 따라, 본 실시예의 TSV 키(OTK4)에서, TSV 키(OTK4)의 전체 사이즈(TKS)와 TSV 키(OTK4)의 더미 제외 사이즈(DES2)는 14.69㎛로 실질적으로 동일할 수 있다. 물론, TSV 키(OTK4)의 전체 사이즈(TKS)와 TSV 키(OTK4)의 더미 제외 사이즈(DES2)가 상기 수치에 한정되는 것은 아니다.
도 7a 및 도 7b를 참조하면, 본 실시예의 TSV 키(OTK5)는, 제5 링 패턴(RP5)의 구조에서, 도 6a 및 도 6b의 TSV 키(OTK4)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK5)는, 제1 TSV(110), 및 제5 링 패턴(RP5)을 포함할 수 있다. 제5 링 패턴(RP5)은 내측 링 패턴과 및 외측 링 패턴의 구별없이 하나의 링 패턴으로 형성될 수 있다.
제5 링 패턴(RP5)은 제1 TSV(110)으로부터 제2 간격(S2)만큼 이격되어 배치되고, 직사각형 링 형태를 가질 수 있다. 제2 간격(S2)은, 예컨대, 4㎛ 이상일 수 있다. 또한, 제4 링 패턴(RP4)은 제2 폭(W2)을 가질 수 있다. 본 실시예의 TSV 키(OTK4)에서, 예컨대, 제2 간격(S2)은 4.345㎛이고, 제2 폭(W2)은 1㎛일 수 있다. 그러나 제2 간격(S2)과 제2 폭(W2)이 상기 수치에 한정되는 것은 아니다.
제5 링 패턴(RP5)은 하부 제5 링 패턴(120b)과 상부 제5 링 패턴(130b)을 포함할 수 있다. 하부 제5 링 패턴(120b)는 기판(101) 내에 매립된 구조를 가질 수 있다. 하부 제5 링 패턴(120b)는, 예컨대, 산화막으로 형성될 수 있다. 물론, 하부 제5 링 패턴(120b)의 구조 및 재질이 전술한 매립 구조와 산화막에 한정되는 것은 아니다. 상부 제5 링 패턴(130b)은 기판(101) 상에 돌출된 구조를 가질 수 있다. 상부 제5 링 패턴(130b)은, 예컨대, 폴리실리콘막으로 형성될 수 있다. 물론, 상부 제5 링 패턴(130b)의 구조 및 재질이 전술한 돌출 구조와 폴리실리콘막에 한정되는 것은 아니다. 한편, 실시예에 따라, 제5 링 패턴(RP5)은 3중층 이상의 링 패턴을 포함할 수도 있다.
본 실시예의 TSV 키(OTK5)에서, 제1 TSV(110)이 내측 계측 포인트(IMP)가 되고, 제5 링 패턴(RP5)이 외측 계측 포인트(OMP2)가 될 수 있다. 구체적으로, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 제5 링 패턴(RP5)의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(0MP2)에 해당할 수 있다. 다만, 제5 링 패턴(RP5)의 폭이 좁으므로 제5 링 패턴(RP5) 전체가 외측 계측 포인트(OMP2)에 해당한다고 봐도 무방할 수 있다.
본 실시예의 TSV 키(OTK5)에서도, 제5 링 패턴(RP5)이 기능적으로 도 1a의 TSV 키(OTK1)의 내측 링 패턴(120)에 대응하며, 도 1a의 TSV 키(OTK1)의 외측 링 패턴(130)에 대응하는 부분은 포함하지 않을 수 있다. 그에 따라, 본 실시예의 TSV 키(OTK5)에서, TSV 키(OTK5)의 전체 사이즈(TKS)와 TSV 키(OTK5)의 더미 제외 사이즈(DES2)는 14.69㎛로 실질적으로 동일할 수 있다. 물론, TSV 키(OTK5)의 전체 사이즈(TKS)와 TSV 키(OTK5)의 더미 제외 사이즈(DES2)가 상기 수치에 한정되는 것은 아니다.
도 8을 참조하면, 본 실시예의 TSV 키(OTK6)는, 제6 링 패턴(RP6)의 재질에서, 도 6a, 또는 도 7a의 TSV 키(OTK4, OTK5)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK6)는, 제1 TSV(110), 및 제6 링 패턴(RP6)을 포함할 수 있다. 또한, 제6 링 패턴(RP6)은 내측 링 패턴과 및 외측 링 패턴의 구별없이 하나의 링 패턴으로 형성될 수 있다.
제6 링 패턴(RP6)은, 도 6a의 TSV 키(OTK4)의 제4 링 패턴(RP4)과 같이 단일층으로 형성되고, W과 같은 메탈막로 형성될 수 있다. 또한, 제6 링 패턴(RP6)은, 도 7a의 TSV 키(OTK5)의 제5 링 패턴(RP5)과 같이 이중층으로 형성될 수도 있다. 그러한 경우, 하부 제6 링 패턴은 산화막으로 형성되고, 상부 제6 링 패턴은 W과 같은 메탈막로 형성될 수 있다. 또한, 실시예에 따라, 제6 링 패턴(RP6)은, 3중층 이상의 링 패턴을 포함할 수도 있다. 그러한 경우, 최상부의 링 패턴이 W과 같은 메탈막로 형성될 수 있다. 물론, 메탈막의 재질이 W에 한정되는 것은 아니다.
한편, 본 실시예의 TSV 키(OTK6)의 제6 링 패턴(RP6)은 층간 절연층(160)에 의해 덮인 구조를 가질 수도 있다. 그러나 실시예에 따라, 제6 링 패턴(RP6)은 층간 절연층(160)을 관통하여 연장할 수 있다. 그에 따라, 제6 링 패턴(RP6)의 상면이 층간 절연층(160)으로부터 노출될 수 있다.
그 외 제6 링 패턴(RP6)의 제1 TSV(110)으로부터의 간격, 폭, 매립 또는 돌출 구조, 내측 계측 포인트, 외측 계측 포인트, 전체 사이즈, 더미 제외 사이즈 등은 도 6a, 또는 도 7a의 TSV 키(OTK4, OTK5)의 설명 부분에서 설명한 바와 같다.
도 9를 참조하면, 본 실시예의 TSV 키(OTK7)는, 제7 링 패턴(RP7)의 구조에서, 도 8의 TSV 키(OTK6)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK7)는, 제1 TSV(110), 및 제7 링 패턴(RP7)을 포함할 수 있다. 제7 링 패턴(RP7)은, 네모 형태의 미세 패턴들이 서로 이격되어 배치되어 직사각형 링 형태를 구성한 구조를 가질 수 있다. 제7 링 패턴(RP7)을 구성하는 미세 패턴들 각각은 W와 같은 메탈막으로 형성될 수 있다. 그러나 미세 패턴들의 재질이 메탈막에 한정되는 것은 아니다. 한편, 미세 패턴들은 네모 형태에 한하지 않고, 원형이나 타원형, 또는 다각형 형태를 가질 수도 있다.
제7 링 패턴(RP7)은 제1 TSV(110)으로부터 제2 간격(S2)만큼 이격되어 배치될 수 있다. 제2 간격(S2)은, 예컨대, 4㎛ 이상일 수 있다. 또한, 제7 링 패턴(RP7)을 구성하는 미세 패턴들 각각은 제2 폭(W2)을 가질 수 있고, 제2 폭(W2)은 예컨대, 1㎛일 수 있다. 제2 간격(S2) 및 제2 폭(W2)이 상기 수치에 한정되는 것은 아니다. 한편, 본 실시예의 TSV 키(OTK7)의 제7 링 패턴(RP7)은 층간 절연층(160)에 의해 덮인 구조를 가질 수도 있다. 그러나 실시예에 따라, 제7 링 패턴(RP7)은 층간 절연층(160)을 관통하여 연장할 수 있다. 그에 따라, 제7 링 패턴(RP7)의 상면, 즉 미세 패턴들의 상면이 층간 절연층(160)으로부터 노출될 수 있다.
그 외 제7 링 패턴(RP7)의 매립 또는 돌출 구조, 내측 계측 포인트, 외측 계측 포인트, 전체 사이즈, 더미 제외 사이즈 등은 도 6a, 또는 도 7a의 TSV 키(OTK4, OTK5)의 설명 부분에서 설명한 바와 같다.
도 10을 참조하면, 본 실시예의 TSV 키(OTK8)는, 제8 링 패턴(RP8)의 구조에서, 도 9의 TSV 키(OTK7)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK8)는, 제1 TSV(110), 및 제8 링 패턴(RP8)을 포함할 수 있다. 제8 링 패턴(RP8)은 네모 형태의 미세 패턴들이 서로 이격되어 배치되어 직사각형 링 형태를 구성한 구조를 가질 수 있다. 또한, 제8 링 패턴(RP8)에서, 미세 패턴들은 3겹의 직사각형 링 형태를 구성할 수 있다. 그러나 제8 링 패턴(RP8)에서, 미세 패턴들에 의한 직사각형 링 형태는 3겹에 한하지 않고, 2겹 또는 4겹 이상의 구조를 가질 수도 있다. 제8 링 패턴(RP8)을 구성하는 미세 패턴들 각각은 W와 같은 메탈막으로 형성될 수 있다. 그러나 미세 패턴들의 재질이 메탈막에 한정되는 것은 아니다. 한편, 미세 패턴들은 네모 형태에 한하지 않고, 원형이나 타원형, 또는 다각형 형태를 가질 수도 있다. 또한, 미세 패턴들이 매우 미세한 경우에는 형태 구별없이 점들(dots)로 취급될 수도 있다.
제8 링 패턴(RP8)은 제1 TSV(110)으로부터 제3 간격(S3)만큼 이격되어 배치될 수 있다. 제3 간격(S3)은, 예컨대, 3㎛ 이상일 수 있다. 또한, 제8 링 패턴(RP8)의 전체 폭은 제4 폭(W4)을 가질 수 있고, 제4 폭(W4)은, 예컨대, 2㎛일 수 있다. 또한, 제8 링 패턴(RP8)을 구성하는 미세 패턴들 각각은 0.5㎛ 미만의 폭을 가질 수 있다. 그러나 제3 간격(S3), 제4 폭(W4), 및 미세 패턴들의 폭이 상기 수치에 한정되는 것은 아니다. 한편, 본 실시예의 TSV 키(OTK9)의 제8 링 패턴(RP8)은 층간 절연층(160)에 의해 덮인 구조를 가질 수도 있다. 그러나 실시예에 따라, 제8 링 패턴(RP8)은 층간 절연층(160)을 관통하여 연장할 수 있다. 그에 따라, 제8 링 패턴(RP8)의 상면, 즉 미세 패턴들의 상면이 층간 절연층(160)으로부터 노출될 수 있다.
본 실시예의 TSV 키(OTK8)에서, 제1 TSV(110)이 내측 계측 포인트(IMP)가 되고, 제8 링 패턴(RP8)이 외측 계측 포인트(OMP3)가 될 수 있다. 구체적으로, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 제8 링 패턴(RP8)의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(0MP3)에 해당할 수 있다.
그 외 제8 링 패턴(RP8)의 매립 또는 돌출 구조, 전체 사이즈, 더미 제외 사이즈 등은 도 6a, 또는 도 7a의 TSV 키(OTK4, OTK5)의 설명 부분에서 설명한 바와 같다.
도 11을 참조하면, 본 실시예의 본 실시예의 TSV 키(OTK9)는, 제9 링 패턴(RP9)의 구조에서, 도 6a, 도 7a, 또는 도 8의 TSV 키(OTK4, OTK5, OTK6)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK9)는, 제1 TSV(110), 및 제9 링 패턴(RP9)을 포함할 수 있다. 제9 링 패턴(RP9)은 직선 형태의 라인 패턴들이 서로 이격되어 배치되어 직사각형 링 형태를 구성한 구조를 가질 수 있다. 제9 링 패턴(RP9)을 구성하는 라인 패턴들 각각은 산화막, 질화막, 산질화막, 폴리실리콘막, 또는 W와 같은 메탈막으로 형성될 수 있다. 제9 링 패턴(RP9)을 구성하는 라인 패턴들의 재질이 전술한 재질에 한정되는 것은 아니다. 한편, 제9 링 패턴(RP9)을 구성하는 라인 패턴들 각각은 단일층으로 구성될 수도 있고, 다중층으로 구성될 수도 있다.
제9 링 패턴(RP9)은 제1 TSV(110)으로부터 제2 간격(S2)만큼 이격되어 배치되고, 제9 링 패턴(RP9)을 구성하는 라인 패턴들 각각은 제2 폭(W2)을 가질 수 있될 수 있다. 제2 간격(S2)은, 예컨대, 4㎛ 이상일 수 있고, 제2 폭(W2)은 예컨대, 1㎛일 수 있다. 그러나 제2 간격(S2) 및 제2 폭(W2)이 상기 수치에 한정되는 것은 아니다. 한편, 본 실시예의 TSV 키(OTK9)의 제9 링 패턴(RP9)은 층간 절연층(160)에 의해 덮인 구조를 가질 수 있다. 그러나 실시예에 따라, 제9 링 패턴(RP9)은 층간 절연층(160)을 관통하여 연장할 수 있다. 그에 따라, 제9 링 패턴(RP0)의 상면, 즉 라인 패턴들의 상면이 층간 절연층(160)으로부터 노출될 수 있다.
그 외 제9 링 패턴(RP9)의 매립 또는 돌출 구조, 내측 계측 포인트, 외측 계측 포인트, 전체 사이즈, 더미 제외 사이즈 등은 도 6a, 또는 도 7a의 TSV 키(OTK4, OTK5)의 설명 부분에서 설명한 바와 같다.
도 12a 및 도 12b를 참조하면, 본 실시예의 TSV 키(OTK10)는, 제10 링 패턴(RP10)의 구조에서, 도 1a의 TSV 키(OTK1)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK10)는, 제1 TSV(110), 내측 제10 링 패턴(RP10in), 및 외측 제10 링 패턴(RP10out)을 포함할 수 있다. 또한, 도 12a에 도시된 바와 같이, 내측 제10 링 패턴(RP10in), 및 외측 제10 링 패턴(RP10out) 각각은 직사각형 링 형태를 가지되 서로 이격되어 배치될 수 있다. 예컨대, 내측 제10 링 패턴(RP10in)은 제1 TSV(110)으로부터 제1 간격(S1)을 가지고 이격되어 배치될 수 있다. 또한, 외측 제10 링 패턴(RP10out)은 내측 제10 링 패턴(RP10in)을 둘러싸는 형태를 가지되, 내측 제10 링 패턴(RP10in)으로부터 제1 간격(S1)만큼 이격되어 배치될 수 있다. 제1 간격(S1)은 2㎛ 이상일 수 있다. 한편, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out) 각각은 제2 폭(W2)을 가질 수 있다. 본 실시예의 TSV 키(OTK10)에서, 제1 간격(S1)은 2.175㎛이고, 제2 폭(W2)은 1㎛ 정도일 수 있다. 그러나 제1 간격(S1)과 제2 폭(W2)이 상기 수치들에 한정되는 것은 아니다.
도 12b에 도시된 바와 같이, 내측 제10 링 패턴(RP10in)은 하부 내측 제10 링 패턴(120in)과 상부 내측 제10 링 패턴(130in)을 포함할 수 있다. 또한, 외측 제10 링 패턴(RP10out)은 하부 외측 제10 링 패턴(120out)과 상부 외측 제10 링 패턴(130out)을 포함할 수 있다.
하부 내측 제10 링 패턴(120in)과 하부 외측 제10 링 패턴(120out)은 단면상 동일 구조를 가지며, 동일한 재질로 형성될 수 있다. 예컨대, 하부 내측 제10 링 패턴(120in)과 하부 외측 제10 링 패턴(120out) 각각은 매립 구조로 형성되고 산화막으로 형성될 수 있다. 그러나 하부 내측 제10 링 패턴(120in)과 하부 외측 제10 링 패턴(120out)의 구조 및 재질이 매립 구조와 산화막에 한정되는 것은 아니다. 또한, 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out) 각각은 대응하는 하부 내측 제10 링 패턴(120in)과 하부 외측 제10 링 패턴(120out) 상부에 돌출 구조로 형성되고 폴리실리콘막으로 형성될 수 있다. 그러나 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out)의 구조 및 재질이 매립 구조와 폴리실리콘막에 한정되는 것은 아니다.
실시예에 따라, 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out)은 W과 같은 메탈막으로 형성될 수 있다. 실시예에 따라, 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out)은 층간 절연층(160)을 관통하여 연장될 수 있고, 그에 따라, 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out)의 상면은 층간 절연층(160)으로부터 노출될 수 있다. 실시예에 따라, 상부 내측 제10 링 패턴(130in)과 상부 외측 제10 링 패턴(130out)은 층간 절연층(160)에 의해 덮힌 구조를 가질 수도 있다. 한편, 실시예에 따라, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out) 각각은 3중층 이상의 링 패턴 구조를 가질 수도 있다. 그러한 구조의 경우, 최상부의 링 패턴은 층간 절연층(160)에 의해 덮힐 수도 있고, 층간 절연층(160)을 관통하여 연장하여 상면이 층간 절연층(160)으로부터 노출될 수 있다.
본 실시예의 TSV 키(OTK10)에서, 제1 TSV(110)가 내측 계측 포인트(IMP)가 되고, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out) 사이의 중간 부분이 외측 계측 포인트(OMP4)가 될 수 있다. 좀더 구체적으로 설명하면, 제1 TSV(110)를 둘러싸는 2점 쇄선의 직사각형 부분이 내측 계측 포인트(IMP)에 해당하고, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out) 사이의 중간 부분에 표시된 2점 쇄선의 직사각형 부분이 외측 계측 포인트(OMP4)에 해당할 수 있다.
전술한 바와 같이, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out)이 제10 링 패턴(RP10)를 구성할 수 있다. 또한, 내측 제10 링 패턴(RP10in)과 외측 제10 링 패턴(RP10out) 사이 부분이 외측 계측 포인트(OMP4)가 되고, 외측 제10 링 패턴(RP10out) 부분은 노이즈 신호를 방지하는 기능을 할 수 있다. 실시예에 따라, 외측 제10 링 패턴(RP10out) 부분이 생략될 수 있다.
한편, 본 실시예의 TSV 키(OTK10)에서, 외측 제10 링 패턴(RP10out)을 함께 포함시키고, 제1 직경(D1)을 4㎛, 제1 간격(S1)을 2.175㎛, 그리고 제2 폭(W2)을 1㎛한다고 할 때, TSV 키(OTK10)의 전체 사이즈(TKS)는 16.69㎛ 정도일 수 있다. 한편, 외측 제10 링 패턴(RP10out)을 제외시키는 경우, TSV 키(OTK10)의 더미 제외 사이즈(DES3)는 14.69㎛ 정도일 수 있다. 또한, 내측 제10 링 패턴(RP10in) 안쪽에 제1 TSV(110)를 둘러싼 액티브층의 폭(ACTS)은 8.35㎛ 정도일 수 있다. 물론, TSV 키(OTK10)의 전체 사이즈(TKS), TSV 키(OTK10)의 더미 제외 사이즈(DES3), 및 액티브층의 폭(ACTS)이 상기 수치들에 한정되는 것은 아니다.
도 13을 참조하면, 본 실시예의 본 실시예의 TSV 키(OTK11)는, 제11 링 패턴(RP11)의 구조에서, 도 12a의 TSV 키(OTK10)와 다를 수 있다. 좀더 구체적으로 설명하면, 본 실시예의 TSV 키(OTK11)는, 제1 TSV(110), 내측 제11 링 패턴(RP11in), 및 외측 제11 링 패턴(RP11out)을 포함할 수 있다. 또한, 도 13에 도시된 바와 같이, 내측 제11 링 패턴(RP11in), 및 외측 제11 링 패턴(RP11out) 각각은 직선 형태의 라인 패턴들이 서로 이격되어 배치되어 직사각형 링 형태를 구성한 구조를 가질 수 있다. 예컨대, 내측 제11 링 패턴(RP11in)을 구성하는 라인 패턴들은 제1 TSV(110)으로부터 제1 간격(S1)을 가지고 이격되어 배치될 수 있다. 또한, 외측 제11 링 패턴(RP11out)을 구성하는 라인 패턴들은 내측 제10 링 패턴(RP10in)을 둘러싸는 형태를 가지되, 내측 제10 링 패턴(RP10in)을 구성하는 대응하는 라인 패턴들으로부터 제1 간격(S1)만큼 이격되어 배치될 수 있다. 제1 간격(S1)은 2㎛ 이상일 수 있다. 한편, 내측 제11 링 패턴(RP11in)과 외측 제11 링 패턴(RP11out) 각각을 구성하는 라인 패턴들은 제2 폭(W2)을 가질 수 있다. 본 실시예의 TSV 키(OTK11)에서, 제1 간격(S1)은 2.175㎛이고, 제2 폭(W2)은 1㎛ 정도일 수 있다. 그러나 제1 간격(S1)과 제2 폭(W2)이 상기 수치들에 한정되는 것은 아니다.
제11 링 패턴(RP11)을 구성하는 라인 패턴들 각각은 산화막, 질화막, 산질화막, 폴리실리콘막, 또는 W와 같은 메탈막으로 형성될 수 있다. 제11 링 패턴(RP11)을 구성하는 라인 패턴들의 재질이 전술한 재질에 한정되는 것은 아니다. 제11 링 패턴(RP11)을 구성하는 라인 패턴들 각각은 단일층 또는 다중층으로 형성될 수 있다.
한편, 본 실시예의 TSV 키(OTK11)의 제11 링 패턴(RP11)은 층간 절연층(160)에 의해 덮인 구조를 가질 수 있다. 그러나 실시예에 따라, 제11 링 패턴(RP11)은 층간 절연층(160)을 관통하여 연장할 수 있다. 그에 따라, 제11 링 패턴(RP11)의 상면, 즉 라인 패턴들의 상면이 층간 절연층(160)으로부터 노출될 수 있다.
그 외 제11 링 패턴(RP11)의 매립 또는 돌출 구조, 내측 계측 포인트, 외측 계측 포인트, 전체 사이즈, 더미 제외 사이즈 등은 도 12a의 TSV 키(OTK10)의 설명 부분에서 설명한 바와 같다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 TSV 키를 포함한 반도체 소자에 대한 평면도, 및 일부 단면도이다. 도 1a 내지 도 13의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 14a 및 도 14b를 참조하면, 본 실시예의 TSV 키를 포함한 반도체 소자(100, 이하 간단히 '반도체 소자'라 한다)는 셀 영역(CA)와 페리 영역(PA)을 포함할 수 있다. 셀 영역(CA)에는 다양한 메모리 소자들이 배치될 수 있다. 예컨대, 셀 영역(CA)에는 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 다양한 메모리 소자들이 배치될 수 있다.
페리 영역(PA)에는 메모리 셀들의 동작을 위한 주변 회로 및/또는 연산 등을 위한 코어 회로가 배치될 수 있다. 셀 영역(CA)를 제외한 나머지 영역들 전체를 페리 영역(PA)이라고 할 수 있다. 그러나 실시예에 따라, 페리 영역(PA)을 주변 회로들이 배치된 주변 회로 영역과 코어 회로가 배치된 코어 회로 영역으로 구별할 수도 있다. 또한, 보통 주변 회로 영역은 칩의 외곽 부분이나 중심 부분에 배치되고, 코어 회로 영역은 셀 영역들(CA) 사이에 배치될 수 있다. 이하에서는, 주변 회로 영역과 코어 회로 영역을 구별하지 않고 페리 영역(PA)으로 통칭하여 사용한다.
본 실시예의 반도체 소자(100)는 페리 영역(PA)에 다수의 TSV(110, 110a)를 포함할 수 있다. TSV(110, 110a)는 TSV 키에 포함되는 제1 TSV(110)와 관통 전극으로 실제로 동작하는 제2 TSV(110a)를 포함할 수 있다. 제1 TSV(110)는, 도 1a의 TSV 키(OTK1)에 대해 설명한 바와 같이, 링 패턴과 함께 TSV의 오버레이 측정에 이용될 수 있다. 도 14a에서, *로 표시된 바와 같이, 제1 TSV(110)는 페리 영역(PA)의 임의의 영역에 배치될 수 있다. 그에 따라, 제1 TSV(110)는 칩의 중앙 부분의 페리 영역(PA), 셀 영역들(CA) 사이의 페리 영역(PA), 또는 칩의 최외곽의 페리 영역(PA) 등에 배치될 수 있다. 그에 반해, 제2 TSV(110a)는 칩의 중앙 부분의 페리 영역(PA)에 2차원 어레이 구조로 배치될 수 있다. 물론, 제2 TSV(110a)의 배치 위치가 칩의 중앙 부분의 페리 영역(PA)에 한정되는 것은 아니다.
본 실시예의 반도체 소자(100)는, 기판(101), 집적 회로층(105), 다중 배선층(170), 보호 절연층(180), 외부 연결 단자(195), 및 TSV 키(OTK)을 포함할 수 있다. 기판(101)은 도 1a의 TSV 키(OTK1)의 설명 부분에서 설명한 바와 같다. 집적 회로층(105)에는 다양한 메모리 소자들이 배치될 수 있다. 예컨대, 본 실시예의 반도체 소자(100)는 DRAM 메모리 소자이고, 집적 회로층(105)에는 다수의 DRAM들이 배치될 수 있다. 다중 배선층(170)은 층간 절연층(172), 및 배선(174)을 포함할 수 있다. 보호 절연층(180)은 상부 보호 절연층(182)과 하부 보호 절연층(184)을 포함할 수 있다. 외부 연결 단자(195)는 배선(174)에 연결된 패드(192) 상에 배치될 수 있다. 외부 연결 단자(195)는 필라와 솔더를 포함하거나, 또는 솔더만을 포함할 수도 있다.
TSV 키(OTK)는 TSV(110 or 110a)와 제1 링 패턴(RP1)을 포함할 수 있다. TSV(110 or 110a)는 기판(101)을 관통하여 연장할 수 있다. TSV(110 or 110a)는 제1 TSV(110) 또는 제2 TSV(110a)일 수 있다. 다시 말해서, TSV 키(OTK)는 동작하지 않는 제1 TSV(110)와 링 패턴(RP1)을 의도적으로 형성하여 구현할 수도 있고, 동작 TSV인 제2 TSV(110a) 주변에 제1 링 패턴(RP1)만을 형성하여 구현할 수도 있다. 한편, TSV(110 or 110a)의 한쪽 끝단은 배선(171), 예컨대 M1 배선이 연결되고, 다른 한쪽 끝단은 하부 패드(115)에 연결될 수 있다. 실시예에 따라, TSV(110 or 110a)가 제1 TSV(110)인 경우, 하부 패드(115)는 생략될 수 있고, 또한 M1 배선과 연결되지 않을 수도 있다. 제1 링 패턴(RP1)에 대해서는 도 1a의 TSV 키(OTK1)의 설명 부분에서 설명한 바와 같다. 덧붙여, TSV 키(OTK)는 제1 링 패턴(RP1) 대신 도 4a 내지 도 13b의 TSV 키(OTK2 ~ OTK11)의 제2 내지 제 11 링 패턴(RP2 ~ RP11)을 포함할 수도 있다.
전술한 바와 같이, 제1 TSV(110)는 동작 TSV인 제2 TSV(110a)와 함께 형성될 수 있다. 그에 따라, 제1 TSV(110)는 제2 TSV(110a)와 구조, 사이즈, 및 재질 등이 실질적으로 동일할 수 있다. 그러나 실시예에 따라, 제1 TSV(110)는 제2 TSV(110a)와 별개로 형성되고, 그에 따라, 제1 TSV(110)는 구조, 사이즈, 재질 중에서 적어도 하나는 제2 TSV(110a)와 다를 수 있다. 좀더 구체적으로 설명하면, 최근 동작 TSV인 제2 TSV(110a)의 사이즈는 갈수록 초미세화되고 있는 추세이고, 그러한 제2 TSV(110a)의 구조 및 사이즈와 동일하게 제1 TSV(110)을 형성하는 경우에, 제1 TSV(110)가 TSV 키로서 기능을 하지 못할 수 있다. 따라서, TSV 키로서 기능할 수 있도록, 제1 TSV(110)는 제2 TSV(110a)와 별도로 설정된 사이즈를 가지고 형성될 수 있다. 구체적인 예로, 제2 TSV(110a)의 직경이 4㎛ 미만으로 작아지는 경우에도, 제1 TSV(110)는 여전히 4㎛ 이상의 직경을 가지도록 형성될 수 있다.
도 15는 본 발명의 일 실시예에 따른 TSV 키를 포함한 반도체 패키지에 대한 단면도이다. 도 1a 내지 도 14b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 15를 참조하면, 본 실시예의 반도체 패키지(1000)는 베이스 칩(200), 베이스 칩(200) 상에 4개의 반도체 칩들(100-1 ~ 100-4), 및 밀봉재(400)을 포함할 수 있다.
베이스 칩(200)은 실리콘(Si) 웨이퍼 등과 같은 반도체 물질을 기반으로 형성될 수 있다. 그러나 실시예에 따라, 베이스 칩(200)은 반도체 물질을 포함하지 않은 PCB나 유리 기판 등일 수도 있다. 이하, 반도체 물질을 기반으로 한 베이스 칩(200)을 위주로 설명한다. 베이스 칩(200)은 기판(201), 상부 보호층(203), 상부 패드(205), 소자층(210), 및 외부 연결 단자(220)를 포함할 수 있다. 다만, 베이스 칩(200)이 반도체 물질을 포함하지 않는 PCB나 유리 기판 등인 경우에, 베이스 칩(200)은 소자층을 포함하지 않을 수 있다.
본 실시예의 반도체 패키지(1000)에서, 베이스 칩(200)은, 예컨대, 소자층(210)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 인터페이스 칩일 수 있다. 그에 따라, 베이스 칩(200)은 상부에 적층된 4개의 반도체 칩(100-1 ~ 100-4)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 4개의 반도체 칩(100-1 ~ 100-4)으로 전달할 수 있다. 한편, 베이스 칩(200)은 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있다. 그러나 실시예에 따라, 베이스 칩(200)은 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다.
한편, 본 실시예의 반도체 패키지(1000)에서, 베이스 칩(200)은 제2 TSV(230)을 포함할 수 있다. 그에 따라, 베이스 칩(200)은 TSV 키를 포함할 수 있고, 베이스 칩(200)에는 TSV 키의 제1 TSV(110)가 형성될 수 있다. 다만, 도 15에서, 편의상 동작 TSV에 해당하는 제2 TSV(230)만이 도시되고 있다.
4개의 반도체 칩들(100-1 ~ 100-4) 각각은 도 14a의 반도체 소자(100)일 수 있다. 4개의 반도체 칩들(100-1 ~ 100-4)은 접착 필름(300) 및 외부 연결 단자(195)를 통해 베이스 칩(200), 또는 대응하는 하부의 반도체 칩 상에 적층될 수 있다. 한편, 4개의 반도체 칩들(100-1 ~ 100-4) 중에 최상부의 제4 반도체 칩(100-4)은 제2 TSV(110a)를 포함하지 않을 수 있다. 따라서, 3개의 반도체 칩들(100-1 ~ 100-3)만이 제1 TSV(110)와 제1 링 패턴(RP1)을 구비한 TSV 키(OTK1)를 포함할 수 있다. 덧붙여, 3개의 반도체 칩들(100-1 ~ 100-3)은 제1 TSV(110)과 제2 TSV(110a)을 함께 포함하나, 편의상 제2 TSV(110a)만이 도시되고 있다.
본 실시예의 반도체 패키지(1000)에서, 베이스 칩(200) 상에 4개의 반도체 칩들(100-1 ~ 100-4)이 적층되고 있으나, 베이스 칩(200) 상에 적층되는 반도체 칩의 개수가 4개에 한정되는 것은 아니다. 예컨대, 베이스 칩(200) 상에 1개 내지 3개, 또는 5개 이상의 반도체 칩이 적층될 수도 있다. 본 실시예의 반도체 패키지(1000)에서, 베이스 칩(200)은 인터페이스 칩이고, 4개의 반도체 칩들(100-1 ~ 100-4) 각각은 DRAM 칩일 수 있다. 그에 따라, 본 실시예의 반도체 패키지(1000)는 HBM(High Broadband Memory) 패키지일 수 있다.
도 16a 및 도 16b는 본 발명의 일 실시예에 따른 TSV 키를 포함한 반도체 패키지에 대한 사시도, 및 단면도이다. 도 16b는 도 16a의 Ⅶ-Ⅶ' 부분을 절단하여 보여주는 단면도이다. 도 15의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 16a 및 도 16b를 참조하면, 본 실시예의 반도체 장치(10000)는 반도체 패키지(1000a), 인터포저(600), 프로세서 칩(700), 및 패키지 기판(500)을 포함할 수 있다.
반도체 패키지(1000a)는 도 15의 반도체 패키지(1000)일 수 있다. 그에 따라, 반도체 패키지(1000a)는 베이스 칩(200), 및 4개의 반도체 칩(100-1 ~ 100-4)를 포함하고, 베이스 칩(200), 및 3개의 반도체 칩(100-1 ~ 100-3) 각각은 제1 TSV(110)와 제1 링 패턴(RP1)을 구비한 TSV 키(OTK1)를 포함할 수 있다.
본 실시예의 반도체 장치(10000)에서, 4개의 반도체 패키지(1000a)는 인터포저(600) 상에 외부 연결 단자(220) 및 접착 필름(300)을 이용하여 적층될 수 있다. 그러나 인터포저(600) 상에 적층된 반도체 패키지(1000a)의 개수가 4개에 한정되는 것은 아니다. 예컨대, 반도체 패키지(1000a)는 인터포저(600) 상에 1개 내지 3개 또는 5개 이상 적층될 수 있다.
인터포저(600)는 기판(601), 상부 보호층(603), 상부 패드(605), 배선층(610), 범프(620), 관통 전극(630)을 포함할 수 있다. 반도체 패키지(1000a)와 프로세서 칩(700)은 인터포저(600)를 매개로 하여 패키지 기판(500) 상에 적층될 수 있다. 인터포저(600)는 반도체 패키지(1000a)와 프로세서 칩(700)을 패키지 기판(500)에 전기적으로 연결할 수 있다.
기판(601)은 예컨대, 실리콘, 유기물, 플라스틱, 및 유리 기판 중 어느 하나로 형성될 수 있다. 물론, 기판(601)의 재질이 전술한 물질들에 한정되는 아니다. 기판(601)이 실리콘 기판인 경우에, 인터포저(600)는 실리콘 인터포저로 언급될 수 있다. 또한, 기판(601)이 유기물 기판인 경우에, 인터포저(600)는 패널 인터포저로 언급될 수 있다.
관통 전극(630)은 기판(601)의 상면에서 하면까지 연장하여 기판(601)을 관통할 수 있다. 또한, 관통 전극(630)은 배선층(610)의 내부로 연장되어, 배선층(610)의 배선들과 전기적으로 연결될 수 있다. 기판(601)이 실리콘인 경우, 관통 전극(630)은 TSV로 언급될 수 있다. 한편, 실시예에 따라, 인터포저(600)는 내부에 배선층만을 포함하고, 관통 전극은 포함하지 않을 수도 있다.
본 실시예의 반도체 장치(10000)에서, 인터포저(600)는 패키지 기판(500)과 반도체 패키지(1000a) 또는 프로세서 칩(700) 사이에서 입력 전기신호를 변환하거나 전달하기 위한 목적으로 사용될 수 있다. 그에 따라, 인터포저(600)는 능동 소자나 수동 소자 등의 소자들을 포함하지 않을 수 있다.
프로세서 칩(700)은 GPU/CPU/SOC 칩일 수 있다. 프로세서 칩(700)의 내부에 포함된 소자들의 종류에 따라, 반도체 장치(10000)는 서버(sever)향 반도체 장치나 모바일(mobile)향 반도체 장치 등으로 구별될 수 있다.
도시하지 않았지만, 반도체 장치(10000)는 인터포저(600) 상에 반도체 패키지(1000a)와 프로세서 칩(700)의 측면과 상면을 덮는 내부 밀봉재를 포함할 수 있다. 또한, 반도체 장치(10000)는 패키지 기판(500) 상에 인터포저(600)와 내부 일봉재를 덮는 외부 밀봉재를 포함할 수 있다. 실시예에 따라, 외부 밀봉재와 내부 밀봉재는 함께 형성되어 구별되지 않을 수 있다. 또한, 실시예에 따라, 내부 밀봉재는 프로세서 칩(700)의 상면만을 덮고 반도체 패키지(1000a)의 상면은 덮지 않을 수 있다.
패키지 기판(500)의 하부에는 솔더 볼과 같은 외부 연결 단자(510)가 배치될 수 있다. 그에 따라, 반도체 장치(10000)는 외부 연결 단자(510)를 통해 시스템 보드나 마더 보드와 같은 다른 외부 보드 상에 실장될 수 있다.
참고로, 본 실시예와 같은 반도체 장치(10000)의 구조를 2.5D 패키지 구조라고 부르는데, 2.5D 패키지 구조는 모든 반도체 칩들이 함께 적층되고 인터포저가 없는 3D 패키지 구조에 대한 상대적인 개념일 수 있다. 2.5D 패키지 구조와 3D 패키지 구조는 모두 SIP(System In Package) 구조에 포함될 수 있다. 한편, 본 실시예의 반도체 장치(10000) 역시 일종의 반도체 패키지일 수 있다. 그러나 반도체 장치(10000)가 도 15의 반도체 패키지(1000) 등과 같은 반도체 패키지(1000a)를 포함하므로, 반도체 패키지(1000a)와 용어적으로 구별하기 위하여 반도체 장치라고 명명하고 있다. 이하, 도 17의 반도체 장치(10000a)에도 역시 동일한 개념이 적용될 수 있다.
도 17은 본 발명의 일 실시예에 따른 TSV 키를 포함한 반도체 패키지에 대한 단면도이다. 도 15의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 17을 참조하면, 본 실시예의 반도체 장치(10000a)는 반도체 패키지(1000a, 1000b), 로직 칩(700a), 패키지 기판(500), 및 밀봉재(400)를 포함할 수 있다.
2개의 반도체 패키지(1000a, 1000b)는 로직 칩(700a) 상에 외부 연결 단자(220) 및 접착 필름(300)을 이용하여 적층될 수 있다. 2개의 반도체 패키지(1000a, 1000b)는 동일한 반도체 패키지일 수 있다. 예컨대, 2개의 반도체 패키지(1000a, 1000b) 각각은 도 15의 반도체 패키지(1000)일 수 있다. 그에 따라, 2개의 반도체 패키지(1000a, 1000b) 각각은 베이스 칩(200), 및 4개의 반도체 칩(100-1 ~ 100-4)를 포함하고, 베이스 칩(200), 및 3개의 반도체 칩(100-1 ~ 100-3) 각각은 제1 TSV(110)와 제1 링 패턴(RP1)을 구비한 TSV 키(OTK1)를 포함할 수 있다. 한편, 실시예에 따라, 2개의 반도체 패키지(1000a, 1000b)는 서로 다른 반도체 패키지일 수도 있다. 예컨대, 2개의 반도체 패키지(1000a, 1000b) 중 적어도 하나는 DRAM 칩 이외의 SRAM 칩과 같은 다른 종류의 메모리 칩을 포함하는 반도체 패키지일 수 있다.
로직 칩(700a)은 패키지 기판(500) 상에 실장될 수 있다. 로직 칩(700a)은GPU/CPU/SOC 칩 등 다양한 종류의 프로세서 칩일 수 있다. 밀봉재(400)는 내부 밀봉재(400a)와 외부 밀봉재(400b)를 포함할 수 있다. 내부 밀봉재(400a)는 로직 칩(700a) 상의 반도체 패키지(1000a, 1000b)를 덮을 수 있다. 또한, 외부 밀봉재(400b)는 패키지 기판(500) 상의 로직 칩(700a), 반도체 패키지(1000a, 1000b), 및 내부 밀봉재(400a)를 덮을 수 있다. 패키지 기판(500)의 하부에는 솔더 볼과 같은 외부 연결 단자(510)가 배치될 수 있다. 그에 따라, 반도체 장치(10000a)는 외부 연결 단자(510)를 통해 시스템 보드나 마더 보드와 같은 다른 외부 보드 상에 실장될 수 있다. 본 실시예와 같은 반도체 장치(10000a)는 패키지 기판(500) 상에 로직 칩(700a)이 적층되고, 로직 칩(700a) 상에 반도체 패키지(1000a, 1000b)이 적층되므로 3D 패키지 구조에 해당할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 소자, 101: 기판, 105: 집적 소자층, 110: 제1 TSV, 110a: 제2 TSV, 120, 120in, 130in: 내측 링 패턴, 120out, 130, 130out, 150: 외측 링 패턴, 160: 층간 절연층, 170: 다중 배선층, 180: 보호 절연층, 195, 220, 510: 외부 연결 단자, 300: 접착 필름, 400, 400a, 400b: 밀봉재, 500: 패키지 기판, 600: 인터포저, 700, 700a: 프로세서 칩, 1000, 1000a, 1000b: 반도체 패키지, 10000, 10000a: 반도체 장치, RP1 ~ RP11: 링 패턴, OTK, OTK1 ~ OTK11: TSV 키

Claims (20)

  1. 기판의 상면에 수직한 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV; 및
    상기 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴;을 포함하고,
    상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이(Overlay)의 측정에 이용되는, 오버레이 측정용 TSV 키.
  2. 제1 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 적어도 하나의 링 패턴은, 상기 제1 TSV를 둘러싸는 원형 링, 타원형 링, 또는 다각형 링 형태를 갖는 것을 특징으로 하는 오버레이 측정용 TSV 키.
  3. 제2 항에 있어서,
    상기 적어도 하나의 링 패턴은 1개의 링 패턴을 포함하고,
    상기 제1 TSV의 외곽 부분이 상기 내측 계측 포인트에 해당하고,
    상기 링 패턴이 상기 외측 계측 포인트에 해당하는 것을 특징으로 하는 오버레이 측정용 TSV 키.
  4. 제2 항에 있어서,
    상기 적어도 하나의 링 패턴은, 상기 제2 방향으로 서로 이격되어 배치되거나, 또는 서로 접하여 배치된 2개의 링 패턴들을 포함하고,
    상기 제1 TSV의 외곽 부분이 상기 내측 계측 포인트에 해당하며,
    상기 2개의 링 패턴들이 서로 이격되어 배치된 경우, 상기 2개의 링 패턴들 사이의 부분이 상기 외측 계측 포인트에 해당하고,
    상기 2개의 링 패턴들이 서로 접하여 배치된 경우, 상기 제1 TSV에 가까운 내측 링 패턴이 상기 외측 계측 포인트에 해당하는 것을 특징으로 하는 오버레이 측정용 TSV 키.
  5. 제1 항에 있어서,
    상기 적어도 하나의 링 패턴은, 다수의 미세 패턴들이 상기 제1 TSV를 둘러싸는 형태를 가지며,
    상기 다수의 미세 패턴들은 1겹의 링 패턴 라인을 구성하거나, 2겹 이상의 링 패턴 라인을 구성한 것을 특징으로 하는 오버레이 측정용 TSV 키.
  6. 제1 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 원형의 직경은 7㎛ 미만인 것을 특징으로 하는 오버레이 측정용 TSV 키.
  7. 제1 항에 있어서,
    상기 제2 방향으로 상기 제1 TSV와 상기 적어도 하나의 링 패턴 간의 거리는 2㎛ 이상인 것을 특징으로 하는 오버레이 측정용 TSV 키.
  8. 제1 항에 있어서,
    상기 적어도 하나의 링 패턴은, 메탈막, 폴리실리콘막, 산화막, 질화막, 및 산질화막 중 적어도 하나로 형성된 것을 특징으로 하는 오버레이 측정용 TSV 키.
  9. 제1 항에 있어서,
    상기 제1 TSV는 전기적으로 동작하지 않으며,
    상기 오버레이 측정용 TSV 키는, 상기 기판 및 상기 기판의 적어도 일부를 관통하고 전기적으로 동작하는 다수의 제2 TSV를 포함하는 칩 내에 형성된 것을 특징으로 하는 오버레이 측정용 TSV 키.
  10. 기판;
    상기 기판 내에 형성된 집적 회로층;
    상기 집적 회로층 상에 형성된 다중 배선층;
    상기 기판의 상면에 수직한 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV와 상기 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴을 구비한 오버레이 측정용 TSV 키; 및
    상기 제1 방향으로 상기 기판의 적어도 일부분을 관통하여 연장하는 복수의 제2 TSV;를 포함하고,
    상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 반도체 소자.
  11. 제10 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 적어도 하나의 링 패턴은, 상기 원형을 둘러싸는 원형 링, 타원형 링, 또는 다각형 링 형태를 갖는 것을 특징으로 하는 반도체 소자.
  12. 제10 항에 있어서,
    상기 적어도 하나의 링 패턴은 1개의 링 패턴을 포함하거나, 또는 2개의 링 패턴들을 포함하고,
    상기 2개의 링 패턴들을 포함하는 경우, 상기 2개의 링 패턴들은, 상기 제2 방향으로 서로 이격되어 배치되거나, 또는 서로 접하여 배치된 것을 특징으로 하는 반도체 소자.
  13. 제10 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 원형의 직경은 7㎛ 미만이며,
    상기 제2 방향으로 상기 제1 TSV와 상기 적어도 하나의 링 패턴 간의 거리는 2㎛ 이상인 것을 특징으로 하는 반도체 소자.
  14. 제10 항에 있어서,
    상기 제1 TSV는 전기적으로 동작하지 않고,
    상기 제2 TSV는 상기 다중 배선층의 배선에 연결되고 전기적으로 동작하며,
    상기 제1 TSV는 상기 제2 TSV와 사이즈가 다른 것을 특징으로 하는 반도체 소자.
  15. 패키지 기판; 및
    상기 패키지 기판 상에 적층된 적어도 하나의 반도체 칩;을 포함하고,
    상기 적어도 하나의 반도체 칩은,
    반도체 기판;
    상기 반도체 기판 내에 형성된 집적 회로층;
    상기 집적 회로층 상에 형성된 다중 배선층;
    상기 반도체 기판의 상면에 수직한 제1 방향으로 상기 반도체 기판의 적어도 일부분을 관통하여 연장하는 제1 TSV와 상기 반도체 기판의 상면에 평행한 제2 방향으로 상기 제1 TSV로부터 이격되고 상기 제1 TSV를 둘러싸며, 상기 제1 방향으로 상기 제1 TSV의 상면보다 낮은 층에 배치된 적어도 하나의 링 패턴을 구비한 오버레이 측정용 TSV 키; 및
    상기 제1 방향으로 상기 반도체 기판의 적어도 일부분을 관통하여 연장하는 복수의 제2 TSV;를 포함하며,
    상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 적어도 하나의 링 패턴은, 상기 제1 TSV를 둘러싸는 원형 링, 타원형 링, 또는 다각형 링 형태를 가지며,
    상기 적어도 하나의 링 패턴은 1개의 링 패턴을 포함하거나, 또는 2개의 링 패턴들을 포함한 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 제1 방향에 수직하는, 상기 제1 TSV의 수평 단면은 원형이고,
    상기 원형의 직경은 7㎛ 미만이며,
    상기 제2 방향으로 상기 제1 TSV와 상기 적어도 하나의 링 패턴 간의 거리는 2㎛ 이상인 것을 특징으로 하는 반도체 패키지.
  18. 제15 항에 있어서,
    상기 패키지 기판 상에 인터포저 칩을 더 포함하고,
    상기 적어도 하나의 칩은 DRAM 칩이며,
    상기 반도체 패키지는 HBM(High Broadband Memory) 패키지인 것을 특징으로 하는 반도체 패키지.
  19. 기판 상에 형성된 제1 TSV; 및
    상기 기판 상에 형성되고, 상기 제1 TSV로부터 이격되며 상기 제1 TSV를 둘러싸는 형태를 갖는 적어도 하나의 링 패턴;을 포함하고,
    상기 제1 TSV에 의한 내측 계측 포인트와 상기 적어도 하나의 링 패턴에 의한 외측 계측 포인트가 TSV의 오버레이의 측정에 이용되는, 오버레이 측정용 TSV 키.
  20. 제19 항에 있어서,
    상기 제1 TSV는 원형이고,
    상기 적어도 하나의 링 패턴은, 상기 제1 TSV를 둘러싸는 원형 링, 타원형 링, 또는 다각형 링 형태를 갖는 것을 특징으로 하는 오버레이 측정용 TSV 키.
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